ITUB20159405A1 - Circuito e metodo di generazione di un segnale di clock con regolazione del duty cycle - Google Patents
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Description
"CIRCUITO E METODO DI GENERAZIONE DI UN SEGNALE DI CLOCK CON REGOLAZIONE DEL DUTY CYCLE"
La presente invenzione è relativa ad un circuito e ad un metodo di generazione di un segnale di orologio (cosiddetto "segnale di clock") con possibilità di regolazione del duty cycle.
Come noto, segnali di clock sono utilizzati per temporizzare le operazioni di svariati circuiti , sia analogici che digitali .
Come mostrato in figura 1, un segnale di clock ck presenta tipicamente un andamento ad onda guadra con un dato periodo T. Il duty cycle d rappresenta, in modo noto, la percentuale del periodo di tempo attivo, indicato con τ in figura 1, rispetto al periodo totale:
d = -T
In ambito digitale , i segnali di clock possono ad esempio essere utilizzati per sincronizzare le operazioni di comunicazione dei dati ; è ad esempio importante conoscere la durata dei livelli "alto" e "basso" del segnale di clock per garantire i cosiddetti tempi di "setup" e "hold" in logica combinatoria, ovvero i tempi minimi per cui deve rimanere stabile un dato prima e, rispettivamente, dopo un fronte, ad esempio di salita, dello stesso segnale di clock.
In ambito analogico, segnali di clock sono utilizzati ad esempio nei circuiti amplificatori a capacità commutate ( "switched capacitor"), in cui è tipicamente richiesta la presenza di due fasi, "alta" e "bassa", di durata opportuna, rappresentate dal livello "alto" e "basso" del segnale di clock. Ad esempio, tali fasi possono essere utilizzate per temporizzare operazioni di reset o di rilevamento di un segnale analogico di ingresso. Dato un certo periodo del segnale di clock, le durate delle fasi alta e bassa devono essere selezionate opportunamente, talvolta essendo differenti per garantire il corretto funzionamento ed assestamento del circuito.
Sono state proposte svariate soluzioni per la generazione di segnali di clock, aventi duty cycle regolabile; la presente Richiedente ha tuttavia constato che nessuna di tali soluzioni risulta del tutto soddisfacente in termini ad esempio della complessità e del consumo di energia elettrica.
Ad esempio, una possibile soluzione nota è mostrata in figura 2 ed è descritta in dettaglio nel documento : "Highspeed Programmable Counter Design for DLL Based on A Delay Partition Technique", Hui Zhang, Hai-gang Yang, Jia Zhang, Fei Liu - 2009 IEEE International Symposium on Radio-Frequency Integration Technology .
Secondo tale soluzione , un circuito generatore di segnale di clock 1 prevede l'utilizzo di un segnale di clock di ingresso, cosiddetto "master", indicato con ckin, avente elevata frequenza e fornito in ingresso ad un contatore digitale 2, a n-bit.
Il segnale di conteggio count generato dal contatore digitale 2 viene fornito in ingresso ad un primo ed ad un secondo comparatore digitale 3, 4, che lo confrontano con un primo valore di soglia M e, rispettivamente , con un secondo valore di soglia N.
1/ uscita del primo comparatore digitale 3 viene utilizzata come segnale di set S per un flip flop di uscita 5, mentre 1'uscita del secondo comparatore digitale 4 viene utilizzata come segnale di reset R per lo stesso flip flop di uscita 5; il segnale di set S viene inoltre utilizzato per resettare il conteggio count fornito dal contatore digitale 2.
1/ uscita Q del flip flop di uscita 5 fornisce il segnale di clock di uscita ckout, il cui duty cycle ed il cui periodo possono essere regolati mediante la selezione degli opportuni valori di soglia M e N (i guali regolano rispettivamente la fase alta e la fase bassa del segnale di clock) . In particolare , il duty cycle è in guesto caso funzione del rapporto N/M tra i suddetti valori di soglia.
La presente Richiedente ha tuttavia verificato che il circuito generatore di segnale di clock 1 , mostrato in figura 2, presenta alcuni svantaggi, tra cui i seguenti: è richiesto un segnale di clock master ckinavente elevata freguenza per la regolazione accurata del valore di duty cycle ; la risoluzione ottenibile per il duty cycle dipende dal numero di bit n del contatore digitale 2; una elevata risoluzione richiede una maggiore occupazione di area in realizzazione integrata ed un maggior dispendio di potenza; è possibile ottenere soltanto un certo numero di valori discreti per la regolazione del duty cycle.
Una ulteriore soluzione nota per un circuito generatore di segnale di clock 1' è mostrata in figura 3 e descritta in dettaglio nel documento: "A Duty-Cycle Control Circuit with high input-output Duty-Cycle Range" , R. Tajizadegan, A. Abrishamifar - 15th International Conference, MIXDES 2008, Polonia.
Tale ulteriore soluzione è basata in generale su un anello ad aggancio di ritardo, DLL (Delay Locked Loop), che prevede 1'utilizzo di una linea di ritardo (Delay Line) 6, ricevente un segnale di clock di ingresso, nuovamente indicato con ckin, e formata da un certo numero p di porte logiche di ritardo 7, a ritardo variabile e controllabile, collegate a catena in serie. 1/uscita di tale catena di porte logiche di ritardo 7 è chiusa in un percorso di retroazione ad anello verso 1'ingresso.
La differenza di fase fra il segnale di clock di ingresso ckined il segnale di clock di uscita ckout(data dal ritardo cumulativo delle varie porte logiche di ritardo 7) è nulla o nota a regime, per la presenza di un comparatore di fase PFD (Phase-Frequency Detector) 8, che misura lo sfasamento delle tensioni ai capi della catena serie e controlla, attraverso un generatore di polarizzazione 9, il ritardo delle singole porte logiche di ritardo 7, tramite 1'applicazione di un opportuno segnale di controllo.
Le tensioni presenti all'uscita di ogni porta logica di ritardo 7 rappresentano rispettive partizioni del segnale di clock di ingresso ckin.
La presente Richiedente ha verificato che anche tale ulteriore soluzione presenta alcuni svantaggi, tra cui i seguenti: la risoluzione ottenibile per il duty cycle dipende dalla lunghezza della linea di ritardo 6, così che una maggiore risoluzione richiede un maggiore numero p di porte logiche di ritardo 7 (ed un conseguente incremento di occupazione di area ed energia elettrica utilizzata); il DLL è basato sull'accoppiamento preciso tra le varie porte logiche di ritardo 7, così che l'utilizzo di un numero elevato di tali porte logiche di ritardo 7 (per ottenere una elevata risoluzione) espone a problemi di linearità; anche in tal caso, è possibile ottenere soltanto un certo numero di valori discreti per il duty cycle.
Scopo della presente invenzione è guello di risolvere, almeno in parte, i suddetti problemi e svantaggi, ed in particolare di fornire una soluzione per la generazione di un segnale di clock con duty cycle variabile e regolabile, che risulti più economica, meno dispendiosa in termini di occupazione di aerea e di consumo di energia elettrica. Secondo la presente invenzione vengono pertanto forniti un circuito, ed un corrispondente metodo, di generazione di segnale di clock , come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei guali:
- la figura 1 mostra un esempio di segnale di clock ed il relativo duty cycle;
- la figura 2 è uno schema circuitale di massima di un primo circuito di generazione di segnale di clock, di tipo noto;
- la figura 3 è uno schema circuitale di massima di un secondo circuito di generazione di segnale di clock, anch'esso di tipo noto;
- la figura 4 è uno schema circuitale di massima di un circuito di generazione di segnale di clock, secondo una forma di realizzazione della presente soluzione;
- la figura 5 mostra andamenti di grandezze elettriche nel circuito di figura 4;
- la figura 6 è uno schema circuitale di una possibile implementazione del circuito di generazione di segnale di clock di figura 4; e
le figure 7a e 7b mostrano grafici relativi all'andamento di grandezze elettriche nel circuito di figura 6.
Come sarà descritto in dettaglio in seguito, un aspetto della presente soluzione prevede 1'utilizzo, per la generazione di un segnale di clock con duty cycle regolabile, di un monostabile controllato da segnale, ricevente un segnale di temporizzazione di ingresso ed un segnale di controllo.
Il monostabile genera impulsi che formano un segnale di clock di uscita, in particolare un segnale ad onda guadra, avente la stessa frequenza del segnale di temporizzazione di ingresso, e duty cycle regolabile in funzione del segnale di controllo (che determina la durata degli impulsi del monostabile).
In particolare , il segnale di controllo per il monostabile è generato tramite un anello di retroazione, in funzione della rilevazione dell'attuale duty cycle del segnale di clock di uscita e di un segnale di riferimento, indicativo del valore desiderato per lo stesso duty cycle.
Come mostrato in figura 4, un circuito di generazione di segnale di clock 10, secondo una forma di realizzazione della presente soluzione , comprende dungue uno stadio monostabile 12, avente:
un ingresso di temporizzazione 12a, che riceve un segnale di temporizzazione di ingresso ckin, ad esempio un segnale di clock avente un periodo T, oppure un segnale impulsivo avente una data frequenza f (f=l/T);
un ingresso di controllo 12b, che riceve un segnale di controllo Sc;ed
un'uscita 12c, su cui genera un segnale di clock di uscita ckout.
In particolare, e come mostrato anche in figura 5, lo stadio monostabile è configurato per generare, in corrispondenza di ciascun fronte, ad esempio di salita, o di ciascun impulso, del segnale di temporizzazione di ingresso ckinun impulso avente durata τ, che è funzione del segnale di controllo Scricevuto in corrispondenza dell' ingresso di controllo 12b; il segnale di clock di uscita ckoutha lo stesso periodo/freguenza T/f del segnale di temporiz razione di ingresso ckin, e duty cycle d che è variabile in funzione del segnale di controllo Sc.
In altre parole, lo stadio monostabile 12 è innescato ( "triggerato") dal fronte , ad esempio di salita, o dall' occorrenza degli impulsi, del segnale di temporizz azione di ingresso ckin.
Lo stadio monostabile 12, in modo noto che sarà evidente ad un tecnico del ramo, può avere svariate implementazioni circuitali , sia di tipo digitale con porte logiche (tale implementazione è vantaggiosa in caso di alti valori della freguenza f) , sia di tipo analogico, ad esempio mediante noti circuiti RC o altri circuiti integrati (I/C).
Ad esempio, una soluzione nota per lo stadio monostabile 12, controllato da segnale, è descritta in: "A Novel Monostable Multivibrator Circuit" , P. Tuwanut, J. Koseeyaporn, P. Wardkein, TENCON 2005 IEEE Region 10, pag.
1-4, 21-24 Nov. 2005, Melbourne, Qld,
Il circuito di generazione di segnale di clock 10 comprende inoltre un anello di retroazione 13, configurato in modo da generare il segnale di controllo Scper lo stadio monostabile 12 , in funzione del segnale di clock di uscita ckoute di un segnale di riferimento Vref, in modo tale che il duty cycle d dello stesso segnale di clock di uscita ckoutassuma un valore desiderato, dipendente dallo stesso segnale di riferimento Vref-In dettaglio, 1'anello di retroazione 13 comprende uno stadio convertitore 14 , atto ad eseguire una conversione da duty cycle a tensione , avente un ingresso 14 a collegato all' uscita 12c dello stadio monostabile 12 e ricevente il segnale di clock di uscita ckout, ed un'uscita 14b fornente un segnale convertito Vc, di tipo analogico, il cui valore di tensione è funzione del (ad esempio proporzionale al) valore di duty cycle d dello stesso segnale di clock di uscita ckout-Lo stadio convertitore 14, in modo noto che sarà evidente ad un tecnico del ramo, può avere svariate implementazioni circuitali , ad esempio (e come sarà descritto in seguito) può essere realizzato in maniera analogica tramite un gruppo resistore/ condensatore (RC) o in generale un filtro passa-basso .
L'anello di retroazione 13 comprende inoltre uno stadio amplificatore operazionale 16, di tipo differenziale (o integratore) , avente un primo ingresso 16a collegato all'uscita 14b dello stadio convertitore 14 e ricevente il segnale convertito Vced un secondo ingresso 16b che riceve il segnale di riferimento Vref, ed una rispettiva uscita 16c, collegata all'ingresso di controllo 12b dello stadio monostabile 12, su cui fornisce il segnale di controllo Sc.
Lo stadio amplificatore operazionale 16 è configurato per generare il segnale di controllo Sc, che controlla il ritardo dello stadio monostabile 12 (ovvero la durata τ del relativo segnale impulsivo), a partire dalla differenza, che viene opportunamente elaborata (in particolare amplificata, tra il segnale convertito Vced il segnale di riferimento Vref.
Il funzionamento dell'anello di retroazione 13 prevede dungue che, in tempi rapidi, il duty cycle d del segnale di clock di uscita ckout(avente la stessa freguenza f del segnale di temporizzazione di ingresso ckin)si porti al valore desiderato, regolato dal valore del segnale di riferimento Vref-Lo stadio amplificatore operazionale 16, in modo noto che sarà evidente ad un tecnico del ramo, può avere svariate implementazioni circuitali, ad esempio una configurazione da integratore utilizzante un numero limitato di transistori MOS ed avente una banda ristretta, così da avere un limitato consumo di potenza.
Lo stadio amplificatore operazionale 16 può definire uno stadio di guadagno con polo dominante a bassa freguenza, di valore tale da stabilizzare 1'anello di retroazione 13 (in alternativa, tale polo dominante può essere realizzato mediante differenti ed ulteriori elementi circuitali).
Con riferimento alla figura 6, si descrive ora una possibile implementazione del circuito di generazione di segnale di clock 10.
In guesta forma di realizzazione, lo stadio monostabile 12 riceve, in corrispondenza dell'ingresso di temporizrazione 12a, un segnale di temporizrazione di ingresso ckindi tipo impulsivo, ad una frequenza f, ad esempio pari a 20 MHz, e fornisce sull'uscita 12c un segnale di clock di uscita ckoutalla stessa freguenza f, con duty cycle d nell'esempio pari al 50%.
In guesto caso, nello stadio monostabile 12 la durata τ degli impulsi generati è determinata dal valore di un segnale di polarizzazione Sb, che viene generato da un generatore di polarizzazione 19, a partire da una tensione di alimentazione VDDfornita al circuito di generazione di segnale di clock 10 in corrispondenza di un terminale di alimentazione .
Il valore del segnale di polarizzazione Sb, e dungue della suddetta durata τ, è funzione del segnale di controllo Scricevuto in corrispondenza dell'ingresso di controllo 12b, che controlla in tal caso il generatore di polarizzazione 19.
Inoltre, lo stadio convertitore 14 è in guesto caso realizzato da un gruppo RC, formato da un resistore di conversione 20, collegato tra l'ingresso 14a (coincidente con l'uscita 12c dello stadio monostabile 12) ed un primo nodo interno Ni, ed un condensatore di conversione 21, collegato tra lo stesso primo nodo interno NI ed un terminale di riferimento di massa GND del circuito di generazione di segnale di clock 10.
Il segnale di tensione di controllo Vcè gui dato dalla seguente espressione:
VC=VDD·d.
Il circuito di generazione di segnale di clock 10 comprende inoltre, in guesta forma di realizzazione, un partitore di tensione 22, formato da un primo resistore di partizione 22a, collegato tra il terminale di alimentazione ricevente la tensione di alimentazione VDDed un secondo nodo interno N≤, e da un secondo resistore di partizione 22b, collegato tra lo stesso secondo nodo interno N≤ed il terminale di riferimento di massa GND.
Il partitore di tensione 22 genera, in corrispondenza del secondo nodo interno N2, il segnale di riferimento Vref, in guesto caso dato dalla seguente espressione:
v -v _ _
<ΰΰ>κικ2<'>
Nell'esempio, i valori del primo e del secondo resistore di partizione 22a, 22b sono scelti in modo tale che Vrefsia pari a VDD/2, e di conseguenza il duty cycle d sia pari al valore desiderato del 501.
In maniera evidente, risulta possibile variare il valore di resistenza di uno, o di entrambi, i resistori di partizione 22a, 22b (vantaggiosamente, almeno uno degli stessi resistori di partizione 22a, 22b può essere un resistore regolabile) per variare in modo continuo il valore del duty cycle d.
In alternativa all'utilizzo del partitore di tensione 22, il segnale di riferimento Vrefpuò essere fornito da un qualungue altro circuito adatto allo scopo, come ad esempio un generatore di tensione di tipo bandgap.
La figura la mostra i grafici del segnale di temporizzazione di ingresso ckine del segnale di clock di uscita ckout, con riferimento alla forma di realizzazione discussa in precedenza ed illustrata in figura 6.
La figura 7b mostra, sempre con riferimento alla stessa forma di realizzazione, gli andamenti del segnale convertito Vce del segnale di controllo Sc, che evidenziano la velocità dell'anello di retroazione 13 nel portare il circuito di generazione di segnale di clock 10 ai valori di regime, dopo un breve transitorio iniziale.
I vantaggi della soluzione descritta emergono in maniera evidente dalla discussione precedente.
In particolare , si sottolinea che tale soluzione consente la generazione di un segnale di clock avente duty cycle che può essere regolato e selezionato in maniera arbitraria in un intervallo continuo di valori (con ampiezza e dinamica dipendenti dalle caratteristiche dello stadio monostabile 12 e dello stadio amplificatore 16), con ridotta complessità ed occupazione di area ed inoltre un ridotto consumo di potenza.
1/ utilizzo di uno stadio monostabile 12 consente di ottenere una precisione ed una risoluzione estremamente elevate , in generale limitate solamente dal rumore.
La soluzione descritta non prevede 1'utilizzo di un segnale di clock di ingresso ckin(master) ad elevata frequenza, dato che tale freguenza coincide con la freguenza del segnale di clock di uscita ckout.
Inoltre, il circuito di generazione di segnale di clock 10 può vantaggiosamente operare correttamente in un ampio intervallo di frequenze; ad esempio, come evidenziato in precedenza, nel caso di elevate frequenze operative, lo stadio monostabile 12 può prevedere una implementazione di tipo logico, mentre per basse frequenze lo stesso stadio monostabile 12 può prevedere una implementazione di tipo analogico .
Come discusso con riferimento, a titolo di esempio, alla figura 6, il circuito di generazione di segnale di clock 10 può vantaggiosamente fornire in maniera semplice ed efficace un segnale di clock di uscita ckoutcon duty cycle del 501, ad esempio operando su un segnale su cui sia necessario ricostruire o variare 1'informazione di dutycycle .
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall' ambito di protezione della presente invenzione , come definito nelle rivendicazioni allegate .
In particolare , si sottolinea nuovamente che possono essere previste svariate implementazioni circuitali per lo stadio monostabile 12, lo stadio convertitore 14 e lo stadio amplificatore operazionale 16, a seconda delle particolari esigenze di implementazione . Inoltre , come precedentemente indicato, il segnale di riferimento Vrefpuò essere generato in un qualsiasi modo noto.
Il circuito di generazione di segnale di clock 10 può vantaggiosamente essere impiegato sia per applicazioni di tipo digitale, ad esempio per la sincronizzazione nella comunicazione di dati logici, sia per applicazioni di tipo analogico, ad esempio per la generazione delle fasi per il funzionamento di circuiti amplificatori a capacità commutate .
Claims (1)
- RIVENDICAZIONI 1. Circuito di generazione di segnale di clock (10), configurato in modo da generare un segnale di clock di uscita (ckout) a partire da un segnale di temporizrazione di ingresso (ckin), comprendente: uno stadio monostabile (12) avente un ingresso di temporizz azione (12a) atto a ricevere il segnale di temporizzazione di ingresso (ckin), un ingresso di controllo (12b) atto a ricevere un segnale di controllo (Sc), ed un'uscita (12c) atta a fornire il segnale di clock di uscita (ckout) avente un duty cycle (d) variabile in funzione del segnale di controllo (Sc); ed un anello di retroazione (13), operativamente accoppiato allo stadio monostabile (12) e configurato in modo da generare detto segnale di controllo (Sc) in funzione di un valore rilevato, e di un valore desiderato, del duty cycle (d) del segnale di clock di uscita (ckout)-2. Circuito secondo la rivendicazione 1, in cui detto stadio monostabile (12) è configurato in modo da essere innescato da fronti di salita, o discesa, di detto segnale di temporizzazione di ingresso (ckin) ed in modo da generare , in corrispondenza di detti fronti di salita, o discesa, corrispondenti impulsi aventi una durata (τ) funzione di detto segnale di controllo (Sc). 3. Circuito secondo la rivendicazione 2, in cui detto stadio monostabile (12) è configurato in modo da ricevere un segnale di polarizzazione (Sb) e regolare detta durata (τ) sulla base del valore di detto segnale di polarizzazione (Sb); in cui il cui valore di detto segnale di polarizzazione (Sb) è regolato da detto segnale di controllo (Sc). 4. Circuito secondo una gualsiasi delle rivendicazioni precedenti , in cui detto anello di retroazione (13) è configurato in modo da generare detto segnale di controllo (Sc) in funzione di un confronto tra: un segnale indicativo del valore rilevato del duty cycle (d) del segnale di clock di uscita (ckout) ed un segnale di riferimento (Vref) indicativo del valore desiderato del duty cycle di detto segnale di clock di uscita (ckout). 5. Circuito secondo la rivendicazione 4, in cui detto anello di retroazione (13) comprende: uno stadio convertitore (14), da duty cycle a tensione , avente un ingresso (14a) atto a ricevere detto segnale di clock di uscita (ckout) e configurato in modo da generare in corrispondenza di una rispettiva uscita (14b) un segnale convertito (Vc) indicativo di detto duty cycle (d) ; ed uno stadio amplificatore operazionale (16) avente un primo ingresso (16a) atto a ricevere detto segnale convertito (Vc) ed un secondo ingresso (16b) atto a ricevere detto segnale di riferimento (Vref), e configurato in modo da fornire in corrispondenza di una rispettiva uscita (16c) detto segnale di controllo (Sc), funzione di una differenza tra detto segnale di tensione convertito (Vc) e detto segnale di riferimento (Vref). 6. Circuito secondo la rivendicazione 5, in cui detto stadio convertitore (14) comprende uno stadio di filtraggio passa basso, di tipo RC. 7. Circuito secondo una gualsiasi delle rivendicazioni 4-6 , comprendente inoltre un partitore di tensione (22) configurato in modo da generare detto segnale di riferimento (Vref) come partizione di una tensione di alimentazione (VDD). 8. Circuito secondo una qualsiasi delle rivendicazioni precedenti , in cui detto segnale di temporizz azione di ingresso (ckin) è un segnale impulsivo ad una data frequenza (f); ed in cui detto segnale di clock di uscita (ckout) è un segnale ad onda quadra avente detta frequenza (f) ed un duty cycle pari al 501. 9. Circuito secondo una qualsiasi delle rivendicazioni precedenti, in cui detto segnale di clock di uscita (ckout) presenta uno stesso valore di frequenza di detto segnale di temporizzazione di ingresso (ckin). 10. Metodo di generazione di segnale di clock (10), per generare un segnale di clock di uscita (ckout) a partire da un segnale di temporizzazione di ingresso (ckin), comprendente: ricevere il segnale di temporizzazione di ingresso (ekin); generare, a partire dal segnale di temporizzazione di ingresso (ckin), il segnale di clock di uscita (ckout )avente un duty cycle (d) variabile in funzione di un segnale di controllo (Sc); e generare in retroazione detto segnale di controllo (Sc)in funzione di un valore rilevato, e di un valore desiderato, del duty cycle (d) del segnale di clock di uscita (ckout)■ 11. Metodo secondo la rivendicazione 10, in cui detta fase di generare il segnale di clock di uscita (ckout)comprende generare, in corrispondenza di fronti di salita, o discesa, di detto segnale di temporizzazione di ingresso (ckin), corrispondenti impulsi aventi una durata (τ) funzione di detto segnale di controllo (Sc). 12. Metodo secondo la rivendicazione 10 o il, in cui detta fase di generare in retroazione comprende generare detto segnale di controllo (Sc)in funzione di un confronto tra: un segnale indicativo del valore rilevato del duty cycle (d) del segnale di clock di uscita (ckout )ed un segnale di riferimento (Vref)indicativo del valore desiderato del duty cycle di detto segnale di clock di uscita (ckout)■ 13. Metodo secondo la rivendicazione 12, in cui detta fase di generare in retroazione comprende : eseguire una conversione da duty cycle a tensione a partire da detto segnale di clock di uscita (ckout) per generare un segnale convertito (Vc) indicativo di detto duty cycle (d); e generare detto segnale di controllo (Sc) in funzione di una differenza tra detto segnale convertito (Vc) e detto segnale di riferimento (Vref). 14. Metodo secondo la rivendicazione 12 o 13, comprendente inoltre generare detto segnale di riferimento (Vref) come partizione di una tensione di alimentazione (VDD). 15. Metodo secondo una gualsiasi delle rivendicazioni 10-14, in cui detto segnale di clock di uscita (ckout) presenta uno stesso valore di freguenza di detto segnale di temporizzazione di ingresso (ckin).
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