JPH053936B2 - - Google Patents
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- JPH053936B2 JPH053936B2 JP61073456A JP7345686A JPH053936B2 JP H053936 B2 JPH053936 B2 JP H053936B2 JP 61073456 A JP61073456 A JP 61073456A JP 7345686 A JP7345686 A JP 7345686A JP H053936 B2 JPH053936 B2 JP H053936B2
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の小振幅信号出力回路に
係り、特にデジタル・テレビジヨン等のアナログ
信号を扱うシステムに使用されるCMOS集積回
路の小振幅信号出力回路に関する。
係り、特にデジタル・テレビジヨン等のアナログ
信号を扱うシステムに使用されるCMOS集積回
路の小振幅信号出力回路に関する。
（従来の技術）
従来のCMOS集積回路の小振幅信号出力回路
を第２図ａに示す。電源電圧VDと接地電圧VS（VS
＝OV）との間に、Ｐチヤンネル MOSトランジ
スタTR６、抵抗Ｒ４、抵抗Ｒ５およびＮチヤン
ネルMOSトランジスタTR７が直列に接続されて
いる。ＰチヤンネルMOSトランジスタTR６およ
びＮチヤンネルMOSトランジスタTR７のそれぞ
れのゲートは、入力端子INの入力信号VINに接続
されている。また電源電圧VDと接地電圧VSとの
間に、抵抗Ｒ６および抵抗Ｒ７が直列に接続され
ている。そして抵抗Ｒ４と抵抗Ｒ５との接続点
が、抵抗Ｒ６と抵抗Ｒ７との接続点に接続され、
さらにそこから出力端子OUTに出力信号VOUTを
出力している。
を第２図ａに示す。電源電圧VDと接地電圧VS（VS
＝OV）との間に、Ｐチヤンネル MOSトランジ
スタTR６、抵抗Ｒ４、抵抗Ｒ５およびＮチヤン
ネルMOSトランジスタTR７が直列に接続されて
いる。ＰチヤンネルMOSトランジスタTR６およ
びＮチヤンネルMOSトランジスタTR７のそれぞ
れのゲートは、入力端子INの入力信号VINに接続
されている。また電源電圧VDと接地電圧VSとの
間に、抵抗Ｒ６および抵抗Ｒ７が直列に接続され
ている。そして抵抗Ｒ４と抵抗Ｒ５との接続点
が、抵抗Ｒ６と抵抗Ｒ７との接続点に接続され、
さらにそこから出力端子OUTに出力信号VOUTを
出力している。
次に動作を説明する。いまＰチヤンネルMOS
トランジスタTR６およびＮチヤンネルMOSトラ
ンジスタTR７のそれぞれのオン（ON）抵抗が、
抵抗Ｒ４，Ｒ５，Ｒ６，Ｒ７のいずれよりも充分
小さいとする。入力信号VINがＨレベルであると
き、第２図ａに示される回路は、第２図ｂに示さ
れるような等価回路となる。従つて出力信号
VOUTは、 VOUT＝（Ｒ５Ｒ７）／（Ｒ５Ｒ７）＋Ｒ６・VD(1
) となる。
トランジスタTR６およびＮチヤンネルMOSトラ
ンジスタTR７のそれぞれのオン（ON）抵抗が、
抵抗Ｒ４，Ｒ５，Ｒ６，Ｒ７のいずれよりも充分
小さいとする。入力信号VINがＨレベルであると
き、第２図ａに示される回路は、第２図ｂに示さ
れるような等価回路となる。従つて出力信号
VOUTは、 VOUT＝（Ｒ５Ｒ７）／（Ｒ５Ｒ７）＋Ｒ６・VD(1
) となる。
また入力信号VINがＬレベルであるとき第２図
ａの回路は、第２図ｃに示されるような等価回路
となる。従つて出力信号VOUTは、 VOUT＝Ｒ７／（Ｒ４Ｒ６）＋Ｒ７・VD (2) となる。ここで、 Ｒ４＝Ｒ５，Ｒ６＝Ｒ７ (3) とすると、(1)、(2)式より 〔VOUT〕VIN=L＜１／２VD＜〔VOUT〕VIN=H (4) となる。
ａの回路は、第２図ｃに示されるような等価回路
となる。従つて出力信号VOUTは、 VOUT＝Ｒ７／（Ｒ４Ｒ６）＋Ｒ７・VD (2) となる。ここで、 Ｒ４＝Ｒ５，Ｒ６＝Ｒ７ (3) とすると、(1)、(2)式より 〔VOUT〕VIN=L＜１／２VD＜〔VOUT〕VIN=H (4) となる。
この第２図に示される回路が、その目的である
小振幅動作を行なう条件としては、(1)、(2)式から
抵抗Ｒ６，Ｒ７が抵抗Ｒ４，Ｒ５より小さいか、
あるいは同レベルであることが必要である。ま
た、この回路が高速動作を行なうためには、抵抗
Ｒ４，Ｒ５が小さく、容量負荷を駆動する力が大
さくなることが必要である。
小振幅動作を行なう条件としては、(1)、(2)式から
抵抗Ｒ６，Ｒ７が抵抗Ｒ４，Ｒ５より小さいか、
あるいは同レベルであることが必要である。ま
た、この回路が高速動作を行なうためには、抵抗
Ｒ４，Ｒ５が小さく、容量負荷を駆動する力が大
さくなることが必要である。
（発明が解決しようとする問題点）
しかしながら従来の出力回路においては、定常
状態でも出力信号VOUTがＬレベルのとき抵抗Ｒ
６による電流パスが発生し、また出力信号VOUT
がＨレベルのとき抵抗Ｒ７による電流パスが発生
する。このため小振幅でかつ高速の動作を行なう
信号を得ようとすると、必然的に電流パスが大き
なものとなり、従つて消費電力が大きくなる。こ
れは低消費電力が要求されるCMOS集積回路に
とつて大きな問題である。
状態でも出力信号VOUTがＬレベルのとき抵抗Ｒ
６による電流パスが発生し、また出力信号VOUT
がＨレベルのとき抵抗Ｒ７による電流パスが発生
する。このため小振幅でかつ高速の動作を行なう
信号を得ようとすると、必然的に電流パスが大き
なものとなり、従つて消費電力が大きくなる。こ
れは低消費電力が要求されるCMOS集積回路に
とつて大きな問題である。
本発明の目的は、消費電力が小さくかつ高速動
作を行なう小振幅出力回路を提供することにあ
る。
作を行なう小振幅出力回路を提供することにあ
る。
（問題点を解決するための手段）
本発明による小振幅出力回路は、入力信号に基
づいて、電圧発生回路から発せられる信号を伝え
るスイツチとしての第１のMOSトランジスタと、
この第１のMOSトランジスタからの信号に基づ
いて、第１のレベルの出力信号を出力する第２の
MOSトランジスタと、位相反転された入力信号
に基づいて、第２のレベルの出力信号を出力する
第３のMOSトランジスタとから構成されている
ことを特徴とする。
づいて、電圧発生回路から発せられる信号を伝え
るスイツチとしての第１のMOSトランジスタと、
この第１のMOSトランジスタからの信号に基づ
いて、第１のレベルの出力信号を出力する第２の
MOSトランジスタと、位相反転された入力信号
に基づいて、第２のレベルの出力信号を出力する
第３のMOSトランジスタとから構成されている
ことを特徴とする。
（作用）
本発明による小振幅出力回路は、出力信号が入
力信号レベルに追随する際に、電圧発生回路から
発せられる信号が入力信号より小さくなるため
に、出力信号の出力レベルが小さくなり、従つて
消費電力が小さくなるようにしたものである。
力信号レベルに追随する際に、電圧発生回路から
発せられる信号が入力信号より小さくなるため
に、出力信号の出力レベルが小さくなり、従つて
消費電力が小さくなるようにしたものである。
（実施例）
本発明による小振幅出力回路の回路図を第１図
に示す。第１の電源端子の電源電圧VDと第２の
電源端子の接地電圧VSとの間に、抵抗Ｒ１、抵
抗Ｒ２およびＮチヤンネルMOSトランジスタTR
１が直列に接続されている。このＮチヤンネル
MOSトランジスタTR１のドレインは自らのゲー
トおよび抵抗Ｒ２に接続され、ソースは接地電圧
VSに接続されている。これらの抵抗Ｒ１，Ｒ２
およびＮチヤンネルMOSトランジスタTR１から
電圧発生回路が構成されており、そして抵抗Ｒ１
と抵抗Ｒ２との接続点からこの電圧発生回路の発
生電圧VAが出力されている。
に示す。第１の電源端子の電源電圧VDと第２の
電源端子の接地電圧VSとの間に、抵抗Ｒ１、抵
抗Ｒ２およびＮチヤンネルMOSトランジスタTR
１が直列に接続されている。このＮチヤンネル
MOSトランジスタTR１のドレインは自らのゲー
トおよび抵抗Ｒ２に接続され、ソースは接地電圧
VSに接続されている。これらの抵抗Ｒ１，Ｒ２
およびＮチヤンネルMOSトランジスタTR１から
電圧発生回路が構成されており、そして抵抗Ｒ１
と抵抗Ｒ２との接続点からこの電圧発生回路の発
生電圧VAが出力されている。
ＮチヤンネルMOSトランジスタTR２のゲート
は、入力信号VINに接続され、ドレインは電圧発
生回路からの発生電圧VAに接続されている。Ｎ
チヤンネルMOSトランジスタTR３のゲートは、
ＮチヤンネルMOSトランジスタTR２のソースに
接続され、ドレインは電源電圧VDに接続されて
いる。またＮチヤンネルMOSトランジスタTR４
のゲートは位相反転器IVを介して、入力信号VIN
に接続され、ドレインはＮチヤンネルMOSトラ
ンジスタTR３のソースに接続され、ソースは接
地電圧VSに接続されている。そしてＮチヤンネ
ルMOSトランジスタTR３のソースとＮチヤンネ
ルMOSトランジスタTR４のドレインとの接続点
から出力端子OUTに出力信号VOUTが出力されて
いる。
は、入力信号VINに接続され、ドレインは電圧発
生回路からの発生電圧VAに接続されている。Ｎ
チヤンネルMOSトランジスタTR３のゲートは、
ＮチヤンネルMOSトランジスタTR２のソースに
接続され、ドレインは電源電圧VDに接続されて
いる。またＮチヤンネルMOSトランジスタTR４
のゲートは位相反転器IVを介して、入力信号VIN
に接続され、ドレインはＮチヤンネルMOSトラ
ンジスタTR３のソースに接続され、ソースは接
地電圧VSに接続されている。そしてＮチヤンネ
ルMOSトランジスタTR３のソースとＮチヤンネ
ルMOSトランジスタTR４のドレインとの接続点
から出力端子OUTに出力信号VOUTが出力されて
いる。
また、ＮチヤンネルMOSトランジスタTR５の
ゲートはＮチヤンネルMOSトランジスタTR４の
ゲートに接続され、ドレインはＮチヤンネル
MOSトランジスタTR３のゲートに接続され、ソ
ースは接地電圧VSに接続されている。さらに電
流設定用の抵抗Ｒ３がＮチヤンネルMOSトラン
ジスタTR３のソースと接地電圧VSとの間に接続
されている。
ゲートはＮチヤンネルMOSトランジスタTR４の
ゲートに接続され、ドレインはＮチヤンネル
MOSトランジスタTR３のゲートに接続され、ソ
ースは接地電圧VSに接続されている。さらに電
流設定用の抵抗Ｒ３がＮチヤンネルMOSトラン
ジスタTR３のソースと接地電圧VSとの間に接続
されている。
次に動作を説明する。入力信号VINがＬレベル
からＨレベルになると、ＮチヤンネルMOSトラ
ンジスタTR２がON状態となり、電圧発生回路
からの発生電圧VAがＮチヤンネルMOSトランジ
スタTR３のゲートに供給される。このとき電圧
VAは、電圧発生回路のＮチヤンネルMOSトラン
ジスタTR１のしきい値電圧VT1規定され、しき
い値電圧VT1が高いと、電圧VAも高くなるが、し
かし電源電圧VDのフルスウイングである入力信
号VINに比べて充分に小さいために、Ｎチヤンネ
ルMOSトランジスタTR３のゲートに印加される
ゲート電圧VBと等しくなる。すなわち、 VA＝VB (5) となる。
からＨレベルになると、ＮチヤンネルMOSトラ
ンジスタTR２がON状態となり、電圧発生回路
からの発生電圧VAがＮチヤンネルMOSトランジ
スタTR３のゲートに供給される。このとき電圧
VAは、電圧発生回路のＮチヤンネルMOSトラン
ジスタTR１のしきい値電圧VT1規定され、しき
い値電圧VT1が高いと、電圧VAも高くなるが、し
かし電源電圧VDのフルスウイングである入力信
号VINに比べて充分に小さいために、Ｎチヤンネ
ルMOSトランジスタTR３のゲートに印加される
ゲート電圧VBと等しくなる。すなわち、 VA＝VB (5) となる。
このゲート電圧VBにより、ＮチヤンネルMOS
トランジスタTR３がON状態となり、出力信号
VOUTは、当初のOVから上昇し始める。そして、
出力電圧VOUTが VOUT＝VA−VT (6) となつたとき、平衡状態となる。ただし、VTは
抵抗Ｒ３に電流を流せるようになるＮチヤンネル
MOSトランジスタTR3のゲート電圧値を意味す
る。
トランジスタTR３がON状態となり、出力信号
VOUTは、当初のOVから上昇し始める。そして、
出力電圧VOUTが VOUT＝VA−VT (6) となつたとき、平衡状態となる。ただし、VTは
抵抗Ｒ３に電流を流せるようになるＮチヤンネル
MOSトランジスタTR3のゲート電圧値を意味す
る。
このように出力信号VOUTは入力信号VINのＬレ
ベルからＨレベルへの変化に追随して動作する
が、ＮチヤンネルMOSトランジスタTR３には
VOUT／Ｒ３しか貫流電流が生じないために低消
費電流となる。
ベルからＨレベルへの変化に追随して動作する
が、ＮチヤンネルMOSトランジスタTR３には
VOUT／Ｒ３しか貫流電流が生じないために低消
費電流となる。
また入力信号VINがＨレベルからＬレベルにな
ると、ＮチヤンネルMOSトランジスタTR２が
OFF状態となる。そして入力信号VINが位相反転
器INによつて反転されてゲートに入力されるＮ
チヤンネルMOSトランジスタTR４，TR５がそ
れぞれON状態となる。ＮチヤンネルMOSトラ
ンジスタTR４がON状態となることにより、Ｎ
チヤンネルMOSトランジスタTR３のゲート電圧
VBは VB＝OV (7) となり、ＮチヤンネルMOSトランジスタTR３は
OFF状態となる。従つて、ＮチヤンネルMOSト
ランジスタTR４のON状態により、出力信号
VOUTは、 VOUT＝OV (8) となる。
ると、ＮチヤンネルMOSトランジスタTR２が
OFF状態となる。そして入力信号VINが位相反転
器INによつて反転されてゲートに入力されるＮ
チヤンネルMOSトランジスタTR４，TR５がそ
れぞれON状態となる。ＮチヤンネルMOSトラ
ンジスタTR４がON状態となることにより、Ｎ
チヤンネルMOSトランジスタTR３のゲート電圧
VBは VB＝OV (7) となり、ＮチヤンネルMOSトランジスタTR３は
OFF状態となる。従つて、ＮチヤンネルMOSト
ランジスタTR４のON状態により、出力信号
VOUTは、 VOUT＝OV (8) となる。
このように本実施例によれば、出力信号VOUT
の出力レベルを小さくしつつ、消費電流を小さく
することができる。例えば従来の回路において
は、振幅1Vで立上り時間trおよび立下り時間tfが
約10osecとなるためには、約10mAの消費電力が
必要とされたが、本実施例においては約1mA以
下という非常に小さい消費電流が達成できる。こ
のため高速度の小振幅動作を行なうことができ
る。
の出力レベルを小さくしつつ、消費電流を小さく
することができる。例えば従来の回路において
は、振幅1Vで立上り時間trおよび立下り時間tfが
約10osecとなるためには、約10mAの消費電力が
必要とされたが、本実施例においては約1mA以
下という非常に小さい消費電流が達成できる。こ
のため高速度の小振幅動作を行なうことができ
る。
また本実施例によれば、電源発生回路にＮチヤ
ンネルMOSトランジスタTR１が使用され、この
ＮチヤンネルMOSトランジスタTR１のしきい値
電圧VT1によつて発生電圧VA、ひいてはＮチヤン
ネルMOSトランジスタTR３のゲート電圧VBが
規定されるため、出力信号VOUTに対するＮチヤ
ンネルMOSトランジスタTR３のしきい値電圧
VT2の影響を小さくすることができる。
ンネルMOSトランジスタTR１が使用され、この
ＮチヤンネルMOSトランジスタTR１のしきい値
電圧VT1によつて発生電圧VA、ひいてはＮチヤン
ネルMOSトランジスタTR３のゲート電圧VBが
規定されるため、出力信号VOUTに対するＮチヤ
ンネルMOSトランジスタTR３のしきい値電圧
VT2の影響を小さくすることができる。
本発明は上記実施例に限定されず種々の変形が
可能である。例えばMOSトランジスタTR５のか
わりに抵抗を設けてもよい。また上記実施例はＮ
チヤンネルMOSトランジスタにより構成したが
ＰチヤンネルMOSトランジスタによつても同様
に構成することができる。
可能である。例えばMOSトランジスタTR５のか
わりに抵抗を設けてもよい。また上記実施例はＮ
チヤンネルMOSトランジスタにより構成したが
ＰチヤンネルMOSトランジスタによつても同様
に構成することができる。
（発明の効果）
以上説明したように本発明の小振幅信号出力回
路は、消費電力が小さく、高速の小振幅動作を行
うことが出来る。しかも、出力信号の振幅を
MOSトランジスタのしきい値の近傍あるいはこ
れよりも低いレベルに設定し得、デジタルテレビ
等のアナログ信号を扱うMOS集積回路に低レベ
ルの論理信号を導入してノイズの発生を防止する
ことが可能となる。また、回路パターンの微細化
に伴うVLSI回路の信号電圧の低電圧化に対応可
能である。更に、小振幅信号出力回路の出力端子
にMOSトランジスタのゲートが接続されない構
造であるので、静電破壊対策回路を特に必要とし
ない利点もある。
路は、消費電力が小さく、高速の小振幅動作を行
うことが出来る。しかも、出力信号の振幅を
MOSトランジスタのしきい値の近傍あるいはこ
れよりも低いレベルに設定し得、デジタルテレビ
等のアナログ信号を扱うMOS集積回路に低レベ
ルの論理信号を導入してノイズの発生を防止する
ことが可能となる。また、回路パターンの微細化
に伴うVLSI回路の信号電圧の低電圧化に対応可
能である。更に、小振幅信号出力回路の出力端子
にMOSトランジスタのゲートが接続されない構
造であるので、静電破壊対策回路を特に必要とし
ない利点もある。
第１図は本発明の一実施例による小振幅出力回
路を示す回路図、第２図は従来の小振幅出力回路
およびそれを説明するための回路図である。 IN……入力端子、OUT……出力端子、VIN…
…入力信号、VOUT……出力信号、TR１，TR２，
…，TR７……トランジスタ、Ｒ１，Ｒ２，…，
Ｒ７……抵抗、IV……位相反転器。
路を示す回路図、第２図は従来の小振幅出力回路
およびそれを説明するための回路図である。 IN……入力端子、OUT……出力端子、VIN…
…入力信号、VOUT……出力信号、TR１，TR２，
…，TR７……トランジスタ、Ｒ１，Ｒ２，…，
Ｒ７……抵抗、IV……位相反転器。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源電圧と第２の電源電圧間の所定の
電位を発生する電圧発生回路と、 ゲートが入力端子に接続され、ドレインがこの
電圧発生回路に接続された第１のMOSトランジ
スタと、 ゲートが前記第１のMOSトランジスタのソー
スに接続され、ドレインが前記第１の電源電圧を
供給する第１の電源端子に接続され、ソースが出
力端子に接続された第２のMOSトランジスタと、 ゲートが位相反転器を介して前記入力端子に接
続され、ドレインが前記第２のMOSトランジス
タのソースに接続され、ソースが前記第２の電源
電圧を供給する第２の電源端子に接続された第３
のMOSトランジスタと、 前記第３のMOSトランジスタの動作中前記第
２のMOSトランジスタを非動作状態にさせる動
作阻止手段とを備え、 前記出力端子の信号レベルを前記入力端子の信
号レベルに追随させることを特徴とする小振幅信
号出力回路。 ２ 特許請求の範囲第１項記載の小振幅信号出力
回路において、 前記動作阻止手段は、ゲートが前記第３の
MOSトランジスタのゲートに接続され、ドレイ
ンが前記第２のMOSトランジスタのゲートに接
続され、ソースが前記第２の電源端子に接続され
た第４のMOSトランジスタからなることを特徴
とする小振幅信号出力回路。 ３ 特許請求の範囲第１項記載の小振幅信号出力
回路において、 前記電圧発生回路が、前記第１の電源端子と前
記第２の電源端子との間に直列に接続された第１
の抵抗器、第２の抵抗器及び第５のMOSトラン
ジスタから構成され、 前記第５のMOSトランジスタのドレインが自
らのゲート及び前記第２の抵抗器に接続され、ソ
ースが前記第２の電源端子に接続され、発生電圧
が前記第１の抵抗器と前記第２の抵抗器との接続
点から出力されることを特徴とする小振幅信号出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073456A JPS62230219A (ja) | 1986-03-31 | 1986-03-31 | 小振幅信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073456A JPS62230219A (ja) | 1986-03-31 | 1986-03-31 | 小振幅信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230219A JPS62230219A (ja) | 1987-10-08 |
| JPH053936B2 true JPH053936B2 (ja) | 1993-01-18 |
Family
ID=13518761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073456A Granted JPS62230219A (ja) | 1986-03-31 | 1986-03-31 | 小振幅信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62230219A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2697196B2 (ja) * | 1989-10-25 | 1998-01-14 | 日本電気株式会社 | 出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274250A (en) * | 1975-12-17 | 1977-06-22 | Sanyo Electric Co Ltd | Output buffer circuit |
| JPS53138267A (en) * | 1977-05-09 | 1978-12-02 | Mitsubishi Electric Corp | Output driver circuit |
-
1986
- 1986-03-31 JP JP61073456A patent/JPS62230219A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274250A (en) * | 1975-12-17 | 1977-06-22 | Sanyo Electric Co Ltd | Output buffer circuit |
| JPS53138267A (en) * | 1977-05-09 | 1978-12-02 | Mitsubishi Electric Corp | Output driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62230219A (ja) | 1987-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |