JP2000013200A - 信号入力回路 - Google Patents
信号入力回路Info
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Abstract
(57)【要約】
【課題】 素子数の削減に伴いチップ面積を小さくし、
安定動作を図る。 【解決手段】 Ｐ型ＭＯＳＦＥＴ１１，１２及びＮ型Ｍ
ＯＳＦＥＴ１３，１４から第１バイアス回路を構成し、
Ｐ型ＭＯＳＦＥＴ１５，１６及びＮ型ＭＯＳＦＥＴ１
７，１８から第２バイアス回路を構成する。第２バイア
ス回路は交流入力信号Ｖｉｎの経路から全く独立したも
のであり、第１バイアス回路が第２バイアス回路の出力
を受けて動作し基準電圧Ｖ１を出力した時、この基準電
圧Ｖ１は交流入力信号Ｖｉｎの変化の影響を受けること
はない。よって、信号入力回路は安定動作する。
安定動作を図る。 【解決手段】 Ｐ型ＭＯＳＦＥＴ１１，１２及びＮ型Ｍ
ＯＳＦＥＴ１３，１４から第１バイアス回路を構成し、
Ｐ型ＭＯＳＦＥＴ１５，１６及びＮ型ＭＯＳＦＥＴ１
７，１８から第２バイアス回路を構成する。第２バイア
ス回路は交流入力信号Ｖｉｎの経路から全く独立したも
のであり、第１バイアス回路が第２バイアス回路の出力
を受けて動作し基準電圧Ｖ１を出力した時、この基準電
圧Ｖ１は交流入力信号Ｖｉｎの変化の影響を受けること
はない。よって、信号入力回路は安定動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、交流入力信号のレ
ベルに応じて、所定の信号処理を実行する為の基となる
２値信号を出力する信号入力回路に関する。
ベルに応じて、所定の信号処理を実行する為の基となる
２値信号を出力する信号入力回路に関する。
【０００２】
【従来の技術】図２は従来の信号処理回路を示す回路ブ
ロック図である。
ロック図である。
【０００３】図２において、抵抗（１）（２）、（３）
（４）、（５）（６）は各々電源ＶＤＤと接地ＶＳＳと
の間に直列接続され、各抵抗（１）（２）、（３）
（４）、（５）（６）の接続点から直流電圧Ｖ１、Ｖ
２、Ｖ３を出力するものである。尚、前記直流電圧はＶ
３＜Ｖ１＜Ｖ２の関係を有する。容量結合コンデンサ
（７）の一端は抵抗（１）（２）の接続点と接続され
る。即ち、容量結合コンデンサ（７）は、交流入力信号
Ｖｉｎの直流成分を除去して交流成分のみを通過させ
る。従って、交流入力信号Ｖｉｎは、抵抗（１）（２）
の接続点において直流電圧Ｖ１に重畳した状態で変化す
る。コンパレータ（８）は、−端子が抵抗（３）（４）
の接続点と接続され、＋端子が抵抗（１）（２）の接続
点と接続される。即ち、コンパレータ（８）は直流電圧
Ｖ１、Ｖ２の大小を相対比較し、直流電圧Ｖ１が直流電
圧Ｖ２より高くなった時にハイレベルを出力する。一
方、コンパレータ（９）は、−端子が抵抗（１）（２）
の接続点と接続され、＋端子が抵抗（５）（６）の接続
点と接続される。即ち、コンパレータ（９）は直流電圧
Ｖ１、Ｖ３の大小を相対比較し、直流電圧Ｖ１が直流電
圧Ｖ３より低くなった時にハイレベルを出力する。従っ
て、直流電圧Ｖ２、Ｖ３の電位差は交流入力信号Ｖｉｎ
に対するヒステリシスとなり、交流入力信号Ｖｉｎのレ
ベルが直流電圧Ｖ２以上、直流電圧Ｖ３以上直流電圧Ｖ
２未満、直流電圧Ｖ３未満の何れであるのかがコンパレ
ータ（８）（９）により検出される。ＲＳフリップフロ
ップ（１０）のＳ（セット）端子はコンパレータ（８）
の出力端子と接続され、Ｒ（リセット）端子はコンパレ
ータ（９）の出力端子と接続される。従って、交流入力
信号Ｖｉｎのレベルが直流電圧Ｖ２以上となった時、Ｒ
Ｓフリップフロップ（１０）はコンパレータ（８）のハ
イレベル出力でセットされＱ（出力）端子からハイレベ
ルを出力する。また、交流入力信号Ｖｉｎのレベルが直
流電圧Ｖ３未満となった時、ＲＳフリップフロップ（１
０）はコンパレータ（９）のハイレベル出力でリセット
されＱ端子からローレベルを出力する。また、交流入力
信号Ｖｉｎのレベルが直流電圧Ｖ３以上直流電圧Ｖ２未
満に存在する時、コンパレータ（８）（９）のローレベ
ル出力に伴い、ＲＳフリップフロップ（１０）はセット
もリセットもされることなくＱ端子出力は前の状態を保
持したままとなる。前記ヒステリシスは、交流入力信号
Ｖｉｎの振幅検出に使用される。
（４）、（５）（６）は各々電源ＶＤＤと接地ＶＳＳと
の間に直列接続され、各抵抗（１）（２）、（３）
（４）、（５）（６）の接続点から直流電圧Ｖ１、Ｖ
２、Ｖ３を出力するものである。尚、前記直流電圧はＶ
３＜Ｖ１＜Ｖ２の関係を有する。容量結合コンデンサ
（７）の一端は抵抗（１）（２）の接続点と接続され
る。即ち、容量結合コンデンサ（７）は、交流入力信号
Ｖｉｎの直流成分を除去して交流成分のみを通過させ
る。従って、交流入力信号Ｖｉｎは、抵抗（１）（２）
の接続点において直流電圧Ｖ１に重畳した状態で変化す
る。コンパレータ（８）は、−端子が抵抗（３）（４）
の接続点と接続され、＋端子が抵抗（１）（２）の接続
点と接続される。即ち、コンパレータ（８）は直流電圧
Ｖ１、Ｖ２の大小を相対比較し、直流電圧Ｖ１が直流電
圧Ｖ２より高くなった時にハイレベルを出力する。一
方、コンパレータ（９）は、−端子が抵抗（１）（２）
の接続点と接続され、＋端子が抵抗（５）（６）の接続
点と接続される。即ち、コンパレータ（９）は直流電圧
Ｖ１、Ｖ３の大小を相対比較し、直流電圧Ｖ１が直流電
圧Ｖ３より低くなった時にハイレベルを出力する。従っ
て、直流電圧Ｖ２、Ｖ３の電位差は交流入力信号Ｖｉｎ
に対するヒステリシスとなり、交流入力信号Ｖｉｎのレ
ベルが直流電圧Ｖ２以上、直流電圧Ｖ３以上直流電圧Ｖ
２未満、直流電圧Ｖ３未満の何れであるのかがコンパレ
ータ（８）（９）により検出される。ＲＳフリップフロ
ップ（１０）のＳ（セット）端子はコンパレータ（８）
の出力端子と接続され、Ｒ（リセット）端子はコンパレ
ータ（９）の出力端子と接続される。従って、交流入力
信号Ｖｉｎのレベルが直流電圧Ｖ２以上となった時、Ｒ
Ｓフリップフロップ（１０）はコンパレータ（８）のハ
イレベル出力でセットされＱ（出力）端子からハイレベ
ルを出力する。また、交流入力信号Ｖｉｎのレベルが直
流電圧Ｖ３未満となった時、ＲＳフリップフロップ（１
０）はコンパレータ（９）のハイレベル出力でリセット
されＱ端子からローレベルを出力する。また、交流入力
信号Ｖｉｎのレベルが直流電圧Ｖ３以上直流電圧Ｖ２未
満に存在する時、コンパレータ（８）（９）のローレベ
ル出力に伴い、ＲＳフリップフロップ（１０）はセット
もリセットもされることなくＱ端子出力は前の状態を保
持したままとなる。前記ヒステリシスは、交流入力信号
Ｖｉｎの振幅検出に使用される。
【０００４】図３は図２の動作を示すタイムチャートで
ある。例えば、ＲＳフリップフロップ（１０）の出力Ｖ
ｏｕｔのハイレベルを検出して信号処理を実行する場
合、交流入力信号Ｖｉｎのレベルが直流電圧Ｖ２以上と
なってから直流電圧Ｖ３未満となるまでの期間に、前記
信号処理が実行される。
ある。例えば、ＲＳフリップフロップ（１０）の出力Ｖ
ｏｕｔのハイレベルを検出して信号処理を実行する場
合、交流入力信号Ｖｉｎのレベルが直流電圧Ｖ２以上と
なってから直流電圧Ｖ３未満となるまでの期間に、前記
信号処理が実行される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
信号処理回路は、コンパレータ（８）（９）及びＲＳフ
リップフロップ（１０）の構成素子数（ＭＯＳトランジ
スタ数）が多い為、コストが高く、集積化してもチップ
面積が大きくなってしまう問題があった。また、交流入
力信号Ｖｉｎが重畳する直流電圧Ｖ１は直流電圧Ｖ２、
Ｖ３の中間であることが望ましいが、チップ上において
抵抗（１）（２）及びＭＯＳトランジスタの特性が各々
異なるばらつき方をする為、現状では、抵抗（１）
（２）の抵抗比を調整して直流電圧Ｖ１を直流電圧Ｖ
２、Ｖ３の中間値に設定することは困難であり、例え
ば、交流入力信号Ｖｉｎの或るレベルにノイズが重畳し
た場合、本来ならば出力信号Ｖｏｕｔが変化する筈のな
い時点で変化してしまう等、使用者の意図に反して誤動
作してしまう問題があった。
信号処理回路は、コンパレータ（８）（９）及びＲＳフ
リップフロップ（１０）の構成素子数（ＭＯＳトランジ
スタ数）が多い為、コストが高く、集積化してもチップ
面積が大きくなってしまう問題があった。また、交流入
力信号Ｖｉｎが重畳する直流電圧Ｖ１は直流電圧Ｖ２、
Ｖ３の中間であることが望ましいが、チップ上において
抵抗（１）（２）及びＭＯＳトランジスタの特性が各々
異なるばらつき方をする為、現状では、抵抗（１）
（２）の抵抗比を調整して直流電圧Ｖ１を直流電圧Ｖ
２、Ｖ３の中間値に設定することは困難であり、例え
ば、交流入力信号Ｖｉｎの或るレベルにノイズが重畳し
た場合、本来ならば出力信号Ｖｏｕｔが変化する筈のな
い時点で変化してしまう等、使用者の意図に反して誤動
作してしまう問題があった。
【０００６】そこで、本発明は、少ない素子数で安定動
作を実現できる信号処理回路を提供することを目的とす
る。
作を実現できる信号処理回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、第１の閾値電圧と前
記第１の閾値電圧より低い第２の閾値電圧を有し、交流
入力信号のレベルに応じて前記第１又は第２の閾値電圧
の何れか一方が設定される入力回路と、前記入力回路の
出力をハイレベル及びローレベルから成る２値信号に変
換する変換回路と、前記交流入力信号の経路と接続さ
れ、前記交流入力信号を重畳させる前記第１及び第２の
閾値電圧の中点直流電圧を発生する第１バイアス回路
と、前記交流入力信号の経路とは独立し、前記第１バイ
アス回路を動作させる第２バイアス回路と、を備えたこ
とを特徴とする。
解決する為に成されたものであり、第１の閾値電圧と前
記第１の閾値電圧より低い第２の閾値電圧を有し、交流
入力信号のレベルに応じて前記第１又は第２の閾値電圧
の何れか一方が設定される入力回路と、前記入力回路の
出力をハイレベル及びローレベルから成る２値信号に変
換する変換回路と、前記交流入力信号の経路と接続さ
れ、前記交流入力信号を重畳させる前記第１及び第２の
閾値電圧の中点直流電圧を発生する第１バイアス回路
と、前記交流入力信号の経路とは独立し、前記第１バイ
アス回路を動作させる第２バイアス回路と、を備えたこ
とを特徴とする。
【０００８】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【０００９】図１は本発明の信号処理回路を示す回路図
である。
である。
【００１０】図１において、Ｐ型ＭＯＳＦＥＴ（１１）
（１２）及びＮ型ＭＯＳＦＥＴ（１３）（１４）は第１
バイアス回路を構成し、ドレインソース路は電源ＶＤＤ
と接地ＶＳＳとの間に直列接続され、ゲートは共通接続
された状態となっている。Ｐ型ＭＯＳＦＥＴ（１５）
（１６）及びＮ型ＭＯＳＦＥＴ（１７）（１８）は第２
バイアス回路を構成し、ドレインソース路は電源ＶＤＤ
と接地ＶＳＳとの間に直列接続され、共通ゲートはＰ型
ＭＯＳＦＥＴ（１６）及びＮ型ＭＯＳＦＥＴ（１７）の
共通ドレインと短絡された状態となっている。Ｐ型ＭＯ
ＳＦＥＴ（１６）及びＮ型ＭＯＳＦＥＴ（１７）の共通
ドレインはＰ型ＭＯＳＦＥＴ（１１）（１２）及びＮ型
ＭＯＳＦＥＴ（１３）（１４）の共通ゲートと接続さ
れ、即ち、第１バイアス回路は第２バイアス回路の出力
で動作し、第１バイアス回路を構成するＰ型ＭＯＳＦＥ
Ｔ（１２）及びＮ型ＭＯＳＦＥＴ（１３）の共通ドレイ
ンから直流電圧Ｖ１を出力する。容量結合コンデンサ
（１９）は、交流入力信号Ｖｉｎの直流成分を除去し交
流成分を通過させるものである。即ち、Ｐ型ＭＯＳＦＥ
Ｔ（１２）及びＮ型ＭＯＳＦＥＴ（１３）の共通ドレイ
ンからは交流入力信号Ｖｉｎが直流電圧Ｖ１に重畳した
状態で出力される。
（１２）及びＮ型ＭＯＳＦＥＴ（１３）（１４）は第１
バイアス回路を構成し、ドレインソース路は電源ＶＤＤ
と接地ＶＳＳとの間に直列接続され、ゲートは共通接続
された状態となっている。Ｐ型ＭＯＳＦＥＴ（１５）
（１６）及びＮ型ＭＯＳＦＥＴ（１７）（１８）は第２
バイアス回路を構成し、ドレインソース路は電源ＶＤＤ
と接地ＶＳＳとの間に直列接続され、共通ゲートはＰ型
ＭＯＳＦＥＴ（１６）及びＮ型ＭＯＳＦＥＴ（１７）の
共通ドレインと短絡された状態となっている。Ｐ型ＭＯ
ＳＦＥＴ（１６）及びＮ型ＭＯＳＦＥＴ（１７）の共通
ドレインはＰ型ＭＯＳＦＥＴ（１１）（１２）及びＮ型
ＭＯＳＦＥＴ（１３）（１４）の共通ゲートと接続さ
れ、即ち、第１バイアス回路は第２バイアス回路の出力
で動作し、第１バイアス回路を構成するＰ型ＭＯＳＦＥ
Ｔ（１２）及びＮ型ＭＯＳＦＥＴ（１３）の共通ドレイ
ンから直流電圧Ｖ１を出力する。容量結合コンデンサ
（１９）は、交流入力信号Ｖｉｎの直流成分を除去し交
流成分を通過させるものである。即ち、Ｐ型ＭＯＳＦＥ
Ｔ（１２）及びＮ型ＭＯＳＦＥＴ（１３）の共通ドレイ
ンからは交流入力信号Ｖｉｎが直流電圧Ｖ１に重畳した
状態で出力される。
【００１１】尚、第１バイアス回路は、交流入力信号Ｖ
ｉｎの経路とは全く独立した第２バイアス回路の出力で
動作して直流電圧Ｖ１を出力する為、第１バイアス回路
は交流入力信号Ｖｉｎの変化の影響を受けることなく安
定した直流電圧Ｖ１を出力する。
ｉｎの経路とは全く独立した第２バイアス回路の出力で
動作して直流電圧Ｖ１を出力する為、第１バイアス回路
は交流入力信号Ｖｉｎの変化の影響を受けることなく安
定した直流電圧Ｖ１を出力する。
【００１２】Ｐ型ＭＯＳＦＥＴ（２０）（２１）、Ｎ型
ＭＯＳＦＥＴ（２２）（２３）、インバータ（２４）、
Ｐ型ＭＯＳＦＥＴ（２５）及びＮ型ＭＯＳＦＥＴ（２
６）は入力回路を構成する。Ｐ型ＭＯＳＦＥＴ（２０）
（２１）及びＮ型ＭＯＳＦＥＴ（２２）（２３）におい
て、共通ゲートはＰ型ＭＯＳＦＥＴ（１２）及びＮ型Ｍ
ＯＳＦＥＴ（１３）の共通ドレインと接続され、ドレイ
ンソース路は電源ＶＤＤ及び接地ＶＳＳの間に直列接続
され、Ｐ型ＭＯＳＦＥＴ（２１）及びＮ型ＭＯＳＦＥＴ
（２２）の共通ドレインはインバータ（２４）の入力端
子と接続される。Ｐ型ＭＯＳＦＥＴ（２５）はＰ型ＭＯ
ＳＦＥＴ（２０）と並列接続され、第１の閾値電圧を与
えるものである。Ｎ型ＭＯＳＦＥＴ（２６）はＮ型ＭＯ
ＳＦＥＴ（２３）と並列接続され、第２の閾値電圧を与
えるものである。インバータ（２４）の出力端子はＰ型
ＭＯＳＦＥＴ（２５）及びＮ型ＭＯＳＦＥＴ（２６）の
ゲートと接続される。
ＭＯＳＦＥＴ（２２）（２３）、インバータ（２４）、
Ｐ型ＭＯＳＦＥＴ（２５）及びＮ型ＭＯＳＦＥＴ（２
６）は入力回路を構成する。Ｐ型ＭＯＳＦＥＴ（２０）
（２１）及びＮ型ＭＯＳＦＥＴ（２２）（２３）におい
て、共通ゲートはＰ型ＭＯＳＦＥＴ（１２）及びＮ型Ｍ
ＯＳＦＥＴ（１３）の共通ドレインと接続され、ドレイ
ンソース路は電源ＶＤＤ及び接地ＶＳＳの間に直列接続
され、Ｐ型ＭＯＳＦＥＴ（２１）及びＮ型ＭＯＳＦＥＴ
（２２）の共通ドレインはインバータ（２４）の入力端
子と接続される。Ｐ型ＭＯＳＦＥＴ（２５）はＰ型ＭＯ
ＳＦＥＴ（２０）と並列接続され、第１の閾値電圧を与
えるものである。Ｎ型ＭＯＳＦＥＴ（２６）はＮ型ＭＯ
ＳＦＥＴ（２３）と並列接続され、第２の閾値電圧を与
えるものである。インバータ（２４）の出力端子はＰ型
ＭＯＳＦＥＴ（２５）及びＮ型ＭＯＳＦＥＴ（２６）の
ゲートと接続される。
【００１３】インバータ（２７）は前段のインバータ
（２４）の論理を反転するものである。即ち、交流入力
信号Ｖｉｎが直流電圧Ｖ１より高い時は、出力信号Ｖｏ
ｕｔはローレベルとなり、交流入力信号Ｖｉｎが直流電
圧Ｖ１より低い時は、出力信号Ｖｏｕｔはハイレベルと
なる。
（２４）の論理を反転するものである。即ち、交流入力
信号Ｖｉｎが直流電圧Ｖ１より高い時は、出力信号Ｖｏ
ｕｔはローレベルとなり、交流入力信号Ｖｉｎが直流電
圧Ｖ１より低い時は、出力信号Ｖｏｕｔはハイレベルと
なる。
【００１４】先ず、交流入力信号Ｖｉｎが直流電圧Ｖ１
より低い側に変化すると、Ｐ型ＭＯＳＦＥＴ（２０）
（２１）がオンし、インバータ（２４）の入力端子が電
源ＶＤＤ側と接続され、Ｐ型ＭＯＳＦＥＴ（２５）がイ
ンバータ（２４）のローレベル出力を受けてオンする。
従って、Ｐ型ＭＯＳＦＥＴ（２０）（２１）（２５）の
合成インピーダンスがＰ型ＭＯＳＦＥＴ（２０）（２
１）の合成インピーダンスより小さくなり、インバータ
（２４）の入力電圧が上昇する。即ち、入力回路には第
１の閾値電圧が設定される。また、交流入力信号Ｖｉｎ
が直流電圧Ｖ１より高い側に変化すると、Ｎ型ＭＯＳＦ
ＥＴ（２２）（２３）がオンし、インバータ（２４）の
入力端子が接地ＶＳＳ側と接続され、Ｎ型ＭＯＳＦＥＴ
（２６）がインバータ（２４）のハイレベル出力を受け
てオンする。従って、Ｎ型ＭＯＳＦＥＴ（２２）（２
３）（２６）の合成インピーダンスがＮ型ＭＯＳＦＥＴ
（２２）（２３）の合成インピーダンスより小さくな
り、インバータ（２４）の入力電圧が下降する。即ち、
入力回路には第２の閾値電圧が設定される。以上より、 第１又は第２の閾値電圧が設定される為、交流入力信
号Ｖｉｎの変動を第１及び第２の閾値電圧の範囲内のヒ
ステリシスで吸収できる。
より低い側に変化すると、Ｐ型ＭＯＳＦＥＴ（２０）
（２１）がオンし、インバータ（２４）の入力端子が電
源ＶＤＤ側と接続され、Ｐ型ＭＯＳＦＥＴ（２５）がイ
ンバータ（２４）のローレベル出力を受けてオンする。
従って、Ｐ型ＭＯＳＦＥＴ（２０）（２１）（２５）の
合成インピーダンスがＰ型ＭＯＳＦＥＴ（２０）（２
１）の合成インピーダンスより小さくなり、インバータ
（２４）の入力電圧が上昇する。即ち、入力回路には第
１の閾値電圧が設定される。また、交流入力信号Ｖｉｎ
が直流電圧Ｖ１より高い側に変化すると、Ｎ型ＭＯＳＦ
ＥＴ（２２）（２３）がオンし、インバータ（２４）の
入力端子が接地ＶＳＳ側と接続され、Ｎ型ＭＯＳＦＥＴ
（２６）がインバータ（２４）のハイレベル出力を受け
てオンする。従って、Ｎ型ＭＯＳＦＥＴ（２２）（２
３）（２６）の合成インピーダンスがＮ型ＭＯＳＦＥＴ
（２２）（２３）の合成インピーダンスより小さくな
り、インバータ（２４）の入力電圧が下降する。即ち、
入力回路には第２の閾値電圧が設定される。以上より、 第１又は第２の閾値電圧が設定される為、交流入力信
号Ｖｉｎの変動を第１及び第２の閾値電圧の範囲内のヒ
ステリシスで吸収できる。
【００１５】従来より素子数が少ない為、信号入力回
路を集積化した際にチップ面積を小さくできる。
路を集積化した際にチップ面積を小さくできる。
【００１６】抵抗を用いずＭＯＳトランジスタだけで
バイアス回路を構成する為、全ＭＯＳトランジスタのサ
イズを等しく設定することによりＭＯＳトランジスタの
特性ばらつきを均一とでき、基準電圧Ｖ１をヒステリシ
ス幅の中間値に設定でき、信号入力回路の誤動作を防止
できる。
バイアス回路を構成する為、全ＭＯＳトランジスタのサ
イズを等しく設定することによりＭＯＳトランジスタの
特性ばらつきを均一とでき、基準電圧Ｖ１をヒステリシ
ス幅の中間値に設定でき、信号入力回路の誤動作を防止
できる。
【００１７】交流入力信号Ｖｉｎの変化の影響を受け
ない基準電圧Ｖ１を出力できる為、信号入力回路の安定
動作を実現できる。といった効果を奏する。
ない基準電圧Ｖ１を出力できる為、信号入力回路の安定
動作を実現できる。といった効果を奏する。
【００１８】
【発明の効果】本発明によれば、第１又は第２の閾値電
圧が設定される為、交流入力信号の変動を第１及び第２
の閾値電圧の範囲内のヒステリシスで吸収できる。ま
た、従来より素子数が少ない為、信号入力回路を集積化
した際にチップ面積を小さくできる。また、抵抗を用い
ずＭＯＳトランジスタだけでバイアス回路を構成する
為、全ＭＯＳトランジスタのサイズを等しく設定するこ
とによりＭＯＳトランジスタの特性ばらつきを均一とで
き、交流入力信号の重畳電圧をヒステリシス幅の中間値
に設定でき、信号入力回路の誤動作を防止できる。ま
た、交流入力信号の変化の影響を受けない重畳電圧を出
力できる為、信号入力回路の安定動作を実現できる。と
いった利点が得られる。
圧が設定される為、交流入力信号の変動を第１及び第２
の閾値電圧の範囲内のヒステリシスで吸収できる。ま
た、従来より素子数が少ない為、信号入力回路を集積化
した際にチップ面積を小さくできる。また、抵抗を用い
ずＭＯＳトランジスタだけでバイアス回路を構成する
為、全ＭＯＳトランジスタのサイズを等しく設定するこ
とによりＭＯＳトランジスタの特性ばらつきを均一とで
き、交流入力信号の重畳電圧をヒステリシス幅の中間値
に設定でき、信号入力回路の誤動作を防止できる。ま
た、交流入力信号の変化の影響を受けない重畳電圧を出
力できる為、信号入力回路の安定動作を実現できる。と
いった利点が得られる。
【図１】本発明の信号入力回路を示す回路図である。
【図２】従来の信号入力回路を示す回路図である。
【図３】図２の動作を示すタイムチャートである。
（１１）（１２）（１３）（１４） 第１バイアス回路 （１５）（１６）（１７）（１８） 第２バイアス回路 （２０）（２１）（２２）（２３）（２４）（２５）
（２６） 入力回路
（２６） 入力回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山▲さき▼ 慎一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5J039 DA10 DA14 DB08 DC02 KK10 MM16
Claims (1)
- 【請求項１】 第１の閾値電圧と前記第１の閾値電圧よ
り低い第２の閾値電圧を有し、交流入力信号のレベルに
応じて前記第１又は第２の閾値電圧の何れか一方が設定
される入力回路と、 前記入力回路の出力をハイレベル及びローレベルから成
る２値信号に変換する変換回路と、 前記交流入力信号の経路と接続され、前記交流入力信号
を重畳させる前記第１及び第２の閾値電圧の中点直流電
圧を発生する第１バイアス回路と、 前記交流入力信号の経路とは独立し、前記第１バイアス
回路を動作させる第２バイアス回路と、 を備えたことを特徴とする信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17711598A JP3557097B2 (ja) | 1998-06-24 | 1998-06-24 | 信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17711598A JP3557097B2 (ja) | 1998-06-24 | 1998-06-24 | 信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000013200A true JP2000013200A (ja) | 2000-01-14 |
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100015A (ja) * | 1983-11-07 | 1985-06-03 | Tamagawa Seiki Kk | ロ−タリ−エンコ−ダ |
| JPS62103325U (ja) * | 1985-12-20 | 1987-07-01 | ||
| JPS6335011A (ja) * | 1986-07-30 | 1988-02-15 | Matsushita Electric Ind Co Ltd | クロツク信号処理回路 |
| JPH04331384A (ja) * | 1991-04-04 | 1992-11-19 | Chubu Seiki Kk | ロジックｉｃレベル判定回路 |
| JPH05283992A (ja) * | 1992-04-01 | 1993-10-29 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
| JPH0720165A (ja) * | 1993-07-05 | 1995-01-24 | Nec Ic Microcomput Syst Ltd | 電圧検出回路 |
| JPH10154924A (ja) * | 1996-11-25 | 1998-06-09 | Rohm Co Ltd | Ｃｍｏｓヒステリシス回路 |
| JPH10163826A (ja) * | 1996-12-03 | 1998-06-19 | Fujitsu Ltd | Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路 |
| JP2000013201A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
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1998
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100015A (ja) * | 1983-11-07 | 1985-06-03 | Tamagawa Seiki Kk | ロ−タリ−エンコ−ダ |
| JPS62103325U (ja) * | 1985-12-20 | 1987-07-01 | ||
| JPS6335011A (ja) * | 1986-07-30 | 1988-02-15 | Matsushita Electric Ind Co Ltd | クロツク信号処理回路 |
| JPH04331384A (ja) * | 1991-04-04 | 1992-11-19 | Chubu Seiki Kk | ロジックｉｃレベル判定回路 |
| JPH05283992A (ja) * | 1992-04-01 | 1993-10-29 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
| JPH0720165A (ja) * | 1993-07-05 | 1995-01-24 | Nec Ic Microcomput Syst Ltd | 電圧検出回路 |
| JPH10154924A (ja) * | 1996-11-25 | 1998-06-09 | Rohm Co Ltd | Ｃｍｏｓヒステリシス回路 |
| JPH10163826A (ja) * | 1996-12-03 | 1998-06-19 | Fujitsu Ltd | Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路 |
| JP2000013201A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
| JP2000013199A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016541154A (ja) * | 2013-11-05 | 2016-12-28 | クアルコム，インコーポレイテッド | 無基準電圧擬似差動入力回路 |
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