CN219552534U - 一种eft信号检测装置 - Google Patents

Abstract

本实用新型提供一种EFT信号检测装置，包括两个检测电路和一个逻辑单元，两个检测电路具有对偶关系，均对芯片电源的干扰信号进行检测，每一个检测电路的输出作为所述逻辑单元的输入，所述逻辑单元输出为芯片电源的干扰信号的类型。本实用新型采用两个对偶关系的检测电路，具有结构简单、功耗较小的特点，且具有优秀的可调性。

Description

一种EFT信号检测装置

技术领域

本实用新型涉及模拟集成电路领域，更具体地，涉及一种EFT信号检测装置。

背景技术

随着集成电路产业的快速发展，家用电子产品中所使用的MCU性能不断提升。目前，出于成本的考虑，应用于家用电子等领域的微控制主要为8/16位，它们价格低廉，占据着较大的市场份额，在低时钟频率的情况下依然较容易受到电磁干扰。随着数字化概念的普及，目前市面上使用32位微处理器的高端家用电子正日益增加。高性能的微控制器要求更高的集成度，在降低了沟道和栅氧化层尺寸带来高性能低功耗的同时，其抗电磁干扰的能力则会有一定程度的下降。传统的采用分立滤波器的方法不再适用高集成度的微处理器，目前急需可集成到芯片内部的电路设计方法。

实用新型内容

本实用新型针对现有技术中存在的技术问题，提供一种EFT信号检测装置，包括两个检测电路和一个逻辑单元，两个检测电路具有对偶关系，均对芯片电源的干扰信号进行检测，每一个检测电路的输出作为所述逻辑单元的输入，所述逻辑单元输出为芯片电源的干扰信号的类型。

在上述技术方案的基础上，本实用新型还可以作出如下改进。

可选的，每一个所述检测电路包括两个时延模块和一个检测模块，两个所述时延模块用来调节对应检测电路的输出时间，所述检测模块用于检测芯片电源的干扰信号。

可选的，两个所述检测电路中的其中一个检测电路包括第一时延模块、第二时延模块、第一检测模块和第一缓冲器，所述第一时延模块包括电阻R1和电容C1，所述第二时延模块包括电阻R2和电容C2，所述第一检测模块包括MOS管Mp1和上拉电阻Rs1；

所述电阻R1的一端连接电源VDD，另一端通过电容C1连接电源VSS，且所述电阻R1和电容C1的接点连接所述MOS管Mp1的栅极，所述MOS管Mp1的源极接电源VDD，所述MOS管Mp1的漏极分别通过上拉电阻Rs1接VSS和通过电阻R2接所述缓冲器B1的输入端，且所述电阻R2和所述第一缓冲器B1输入端的接点通过电容C2接VSS，所述第一缓冲器B1的输出端接所述逻辑单元的一个输入端。

可选的，两个所述检测电路中的另一个检测电路包括第三时延模块、第四时延模块、第二检测模块和第二缓冲器，所述第三时延模块包括电阻R3和电容C3，所述第四时延模块包括电阻R4和电容C4，所述第二检测模块包括MOS管Mp2和上拉电阻Rs2；

所述电阻R3的一端连接电源VDD，另一端通过电容C3连接电源VSS，且所述电阻R3和电容C3的接点连接所述MOS管Mp2的源极，所述MOS管Mp2的栅极接电源VDD，所述MOS管Mp2的漏极分别通过上拉电阻Rs2接VSS和通过电阻R4接所述第二缓冲器B2的输入端，且所述电阻R4和所述第二缓冲器B2输入端的接点通过电容C4接VSS，所述第二缓冲器B2的输出端接所述逻辑单元的另一个输入端。

可选的，所述逻辑单元为或门。

本实用新型提供的一种基于RC结构的EFT信号检测装置，包括两个检测电路和一个逻辑单元，两个检测电路具有对偶关系，均对芯片电源的干扰信号进行检测，每一个检测电路的输出作为所述逻辑单元的输入，所述逻辑单元输出为芯片电源的干扰信号的类型。本实用新型采用两个对偶关系的检测单元，具有结构简单、功耗较小的特点，且具有优秀的可调性。

附图说明

图1为本实用新型提供的一种基于RC结构的EFT信号检测装置的结构示意图；

图2为两个检测电路、逻辑单元的电路结构示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。另外，本实用新型提供的各个实施例或单个实施例中的技术特征可以相互任意结合，以形成可行的技术方案，这种结合不受步骤先后次序和/或结构组成模式的约束，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

图1为本实用新型提供的一种基于RC结构的EFT信号检测装置，包括两个检测电路和一个逻辑单元，两个检测电路具有对偶关系，均对芯片电源的干扰信号进行检测，每一个检测电路的输出作为所述逻辑单元的输入，所述逻辑单元输出为芯片电源的干扰信号的类型。

可理解的是，参见图1，本实用新型提供的EFT信号检测装置包括两个检测电路和一个逻辑单元，其中，两个检测电路均检测芯片电源的电磁干扰信号，并根据电磁干扰信号的类型输出高低电平，将输出的高低电平输入逻辑单元，逻辑单元根据两个检测电路输出的高低电平，输出芯片电源的干扰信号的类型。

参见图2，两个所述检测电路中的其中一个检测电路包括第一时延模块、第二时延模块、第一检测模块和第一缓冲器，所述第一时延模块包括电阻R1和电容C1，所述第二时延模块包括电阻R2和电容C2，所述第一检测模块包括MOS管Mp1和上拉电阻Rs1。

所述电阻R1的一端连接电源VDD，另一端通过电容C1连接电源VSS，且所述电阻R1和电容C1的接点连接所述MOS管Mp1的栅极，所述MOS管Mp1的源极接电源VDD，所述MOS管Mp1的漏极分别通过上拉电阻Rs1接VSS和通过电阻R2接所述缓冲器B1的输入端，且所述电阻R2和所述第一缓冲器B1输入端的接点通过电容C2接VSS，所述第一缓冲器B1的输出端接所述逻辑单元的一个输入端。

两个所述检测电路中的另一个检测电路包括第三时延模块、第四时延模块、第二检测模块和第二缓冲器，所述第三时延模块包括电阻R3和电容C3，所述第四时延模块包括电阻R4和电容C4，所述第二检测模块包括MOS管Mp2和上拉电阻Rs2。

所述电阻R3的一端连接电源VDD，另一端通过电容C3连接电源VSS，且所述电阻R3和电容C3的接点连接所述MOS管Mp2的源极，所述MOS管Mp2的栅极接电源VDD，所述MOS管Mp2的漏极分别通过上拉电阻Rs2接VSS和通过电阻R4接所述第二缓冲器B2的输入端，且所述电阻R4和所述第二缓冲器B2输入端的接点通过电容C4接VSS，所述第二缓冲器B2的输出端接所述逻辑单元的另一个输入端。

可理解的是，为方便描述，两个检测电路包括检测电路a和检测电路b，其中，检测电路a包括一个PMOS管Mp1、一个上拉电阻Rs1、一个缓冲器B1和两个RC滤波器F1和F2，PMOS管Mp1和上拉电阻Rs1构成检测模块；检测电路b包括一个PMOS管Mp2、一个上拉电阻Rs2、一个缓冲器B2和两个RC滤波器F3和F4，PMOS管Mp2和上拉电阻Rs2构成检测模块。

其中，RC滤波器F1由一个电阻R1和电容C1组成，RC滤波器F2由一个电阻R2和电容C2组成；RC滤波器F3由一个电阻R3和电容C4组成，RC滤波器F4由一个电阻R4和电容C4组成。每一个RC滤波器为一个时延模块。

在检测电路a中，Mp1和Rs1构成检测模块，C1、C2和R1、R2构成两个延时模块，通过设置R1和C1的乘积，以及R2和C2的乘积，可调节输出有效时间大小，本实例中，电阻和电容的截止频率设定R1、R2和C1、C2尽可能大，且R2和C2的乘积小于R1和C1的乘积，可获得更好的波形效果。

同样的，在检测电路b中，Mp2和Rs2构成检测模块，C3、C4和R3、R4构成延时模块，通过设置R3和C3的乘积，以及R4和C4的乘积，可调节输出有效时间大小，本实例中，电阻和电容的截止频率设定R3、R4和C4、C4尽可能大，且R4和C4的乘积小于R3和C3的乘积，可获得更好的波形效果。

对于检测电路a，通过第一时延模块，在EFT正电压耦合到电源线上或EFT负电压耦合到地线上时，检测模块中的PMOS管Mp1的源级和栅极将产生电压差，当电压差大于Mp1的阈值电压时Mp1将导通，导通电流流过上拉电阻Rs1，Mp1的漏极将输出高电平，再通过第二延时模块，延长导通时间，最后通过缓冲器B1输出高电平，导通时间可以通过调节第一时延模块和第二时延模块的截止频率进行调节。

同样的，对于检测电路b，通过第三延时模块，在EFT负电压耦合到电源线上或EFT正电压耦合到地线上时，检测模块中的PMOS管Mp2的源级和栅极将产生电压差，当电压差大于Mp2的阈值电压时Mp2将导通，导通电流流过上拉电阻Rs2，Mp2的漏极将输出高电平，再通过第四延时模块，延长导通时间，最后通过缓冲器B2输出高电平，导通时间可以通过调节第一延时模块和第二延时模块的截止频率进行调节。

其中，逻辑单元为或门，检测电路a和检测电路b的输出接到逻辑单元或门的输入上，当两个检测电路任意一个的输出为高电平时，所述逻辑单元的输出为高电平。

与现有技术相比，本实用新型所构思的以上技术方案具有以下有益效果：

1、本实用新型的基于RC结构的EFT信号检测装置的电路结构较为简单，版图面积小，可用于IO PAD上，集成度高，功耗较小；

2、电路输出时间可通过调节延时单元实现，可调性高；

3、使用了两个检测单元来同时检测芯片电源的干扰信号，提高了敏感度。

需要说明的是，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其它实施例的相关描述。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包括这些改动和变型在内。

Claims (5)

1.一种EFT信号检测装置，其特征在于，包括两个检测电路和一个逻辑单元，两个检测电路具有对偶关系，均对芯片电源的干扰信号进行检测，每一个检测电路的输出作为所述逻辑单元的输入，所述逻辑单元输出为芯片电源的干扰信号的类型。

2.根据权利要求1所述的EFT信号检测装置，其特征在于，每一个所述检测电路包括两个时延模块和一个检测模块，两个所述时延模块用来调节对应检测电路的输出时间，所述检测模块用于检测芯片电源的干扰信号。

3.根据权利要求2所述的EFT信号检测装置，其特征在于，两个所述检测电路中的其中一个检测电路包括第一时延模块、第二时延模块、第一检测模块和第一缓冲器，所述第一时延模块包括电阻R1和电容C1，所述第二时延模块包括电阻R2和电容C2，所述第一检测模块包括MOS管Mp1和上拉电阻Rs1；

所述电阻R1的一端连接电源VDD，另一端通过电容C1连接电源VSS，且所述电阻R1和电容C1的接点连接所述MOS管Mp1的栅极，所述MOS管Mp1的源极接电源VDD，所述MOS管Mp1的漏极分别通过上拉电阻Rs1接VSS和通过电阻R2接所述缓冲器B1的输入端，且所述电阻R2和所述第一缓冲器B1输入端的接点通过电容C2接VSS，所述第一缓冲器B1的输出端接所述逻辑单元的一个输入端。

4.根据权利要求2或3所述的EFT信号检测装置，其特征在于，两个所述检测电路中的另一个检测电路包括第三时延模块、第四时延模块、第二检测模块和第二缓冲器，所述第三时延模块包括电阻R3和电容C3，所述第四时延模块包括电阻R4和电容C4，所述第二检测模块包括MOS管Mp2和上拉电阻Rs2；

所述电阻R3的一端连接电源VDD，另一端通过电容C3连接电源VSS，且所述电阻R3和电容C3的接点连接所述MOS管Mp2的源极，所述MOS管Mp2的栅极接电源VDD，所述MOS管Mp2的漏极分别通过上拉电阻Rs2接VSS和通过电阻R4接所述第二缓冲器B2的输入端，且所述电阻R4和所述第二缓冲器B2输入端的接点通过电容C4接VSS，所述第二缓冲器B2的输出端接所述逻辑单元的另一个输入端。

5.根据权利要求1所述的EFT信号检测装置，其特征在于，所述逻辑单元为或门。