JP2016541154A - 無基準電圧擬似差動入力回路 - Google Patents
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Abstract
Description
本出願は、内容の全体が参照によって本明細書に組み込まれる、2013年11月5日に米国特許商標庁に出願された、米国非仮特許出願第14/072,431号の優先権および利益を主張する。
102 処理回路
106 通信トランシーバ
108 ASIC
112 メモリデバイス
114 ローカルデータベース
122 アンテナ
126 キーパッド
128 ボタン
200 装置
202 処理回路
204 メモリデバイス
206 通信リンク
206a ワイヤ
208 共通基準
210 共通基準電圧
300 図
302 通信リンク
304 基準電圧
308 出力信号
310 メモリデバイス
400 図
406 基準電圧
408 最高しきい値電圧
410 最低しきい値電圧
416 サンプルウィンドウ
500 タイミング図
502 第1の状態
504 第2の状態
508 最高基準電圧
510 最低基準電圧
512 しきい値電圧
514 しきい値電圧
516 ボックス
518a 遷移
518b エッジ
520b エッジ
522 縦縁部
524 縦縁部
600 アイパターン
602 有効データマスク
604 有効データマスク
610 レシーバ回路
700 回路
702 トランスミッタ
704 伝送線
706 レシーバ回路
708 インピーダンス
712 基準電圧
714 出力信号
716 入力
718 キャパシタ
720 第1のグラフ
722 抵抗器
724 基準電圧
728 抵抗
730 第2のグラフ
740 第2のグラフ
750 第3のグラフ
752 しきい値電圧
754 しきい値電圧
800 フローチャート
900 図
902 処理回路
904 モジュールおよび/または回路
906 モジュールおよび/または回路
908 モジュールおよび/または回路
910 モジュールおよび/または回路
912 調整論理
914 ワイヤ
916 プロセッサ
918 コンピュータ可読記憶媒体
920 バス
Claims (35)
- データ通信のための方法であって、
シングルエンドデータリンクから受信された入力信号の直流(DC)成分を前記入力信号の交流(AC)成分から分離するステップと、
再整合された信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるステップと、
前記再整合された信号を前記所定のバイアス電圧と比較することによって前記入力信号を表すデジタル出力を生成するステップとを含む方法。 - 前記デジタル出力は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態間で切り替わる、請求項1に記載の方法。
- 前記再整合された信号は、前記デジタル出力を受信する論理回路に適合する論理状態間で前記デジタル出力を切り替えるヒステリシス比較を使用して前記所定のバイアス電圧と比較される、請求項1に記載の方法。
- 前記論理状態は、CMOS論理レベルに適合する、請求項3に記載の方法。
- 前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項1に記載の方法。
- 前記AC成分にバイアスをかけるステップは、前記キャパシタの出力を前記所定のバイアス電圧に抵抗的に結合するステップを含む、請求項5に記載の方法。
- 前記キャパシタは、前記再整合された信号を各遷移間に所望の電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項6に記載の方法。
- 前記キャパシタの前記出力は、前記再整合された信号を各遷移間に所望の電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項6に記載の方法。
- 前記入力信号における遷移は、AC成分において強調される、請求項5に記載の方法。
- 前記AC成分にバイアスをかけるステップは、前記AC成分を前記所定のバイアス電圧を中心として調整するステップを含む、請求項9に記載の方法。
- 前記シングルエンドデータリンクは伝送線を備える、請求項1に記載の方法。
- 前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項11に記載の方法。
- シングルエンドデータリンクから受信された入力信号の直流(DC)成分を前記入力信号の交流(AC)成分から分離するための手段と、
再整合された信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるための手段と、
前記入力信号を表すデジタル出力を生成するための手段であって、前記再整合された信号を前記所定のバイアス電圧と比較することによって前記デジタル出力を生成するように構成される手段とを備える装置。 - 前記デジタル出力は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態間で切り替わる、請求項13に記載の装置。
- デジタル出力を生成するための前記手段は、前記デジタル出力を受信する論理回路に適合する論理状態間で前記デジタル出力を切り替えるヒステリシス比較によって前記デジタル出力を生成するように構成される、請求項13に記載の装置。
- 前記論理状態は、CMOS論理レベルに適合する、請求項15に記載の装置。
- 前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項13に記載の装置。
- 前記AC成分にバイアスをかけるための前記手段は、前記キャパシタの出力を前記所定のバイアス電圧に抵抗的に結合するように構成される、請求項17に記載の装置。
- 前記キャパシタは、前記再整合された信号を各遷移間に所望の電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項18に記載の装置。
- 前記キャパシタの前記出力は、前記再整合された信号を各遷移間に所望の電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項18に記載の装置。
- 前記入力信号における遷移は、前記AC成分において強調される、請求項17に記載の装置。
- 前記AC成分にバイアスをかけるための前記手段は、前記AC成分を前記所定のバイアス電圧を中心として調整するように構成される、請求項21に記載の装置。
- 前記シングルエンドデータリンクは伝送線を備える、請求項13に記載の装置。
- 前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項23に記載の装置。
- シングルエンド伝送線に結合された受信回路と、
前記伝送線から受信された入力信号における交流(AC)成分から直流(DC)成分を分離するように構成される分離回路と、
再整合された信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるように適合されたバイアス回路と、
前記再整合された信号を前記所定のバイアス電圧と比較することによって前記入力信号を表すデジタル出力を生成するように構成される比較論理とを備えるデジタルデバイス。 - 前記比較論理は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態において動作する、請求項25に記載のデジタルデバイス。
- 前記比較論理は、非ゼロ復帰(NRZ)デジタル出力を生成するヒステリシス比較論理を含む、請求項25に記載のデジタルデバイス。
- 前記NRZデジタル出力の論理状態は、CMOS論理レベルに適合する、請求項27に記載のデジタルデバイス。
- 前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項25に記載のデジタルデバイス。
- 前記バイアス回路は、前記キャパシタの出力を前記所定のバイアス電圧に結合する、請求項29に記載のデジタルデバイス。
- 前記キャパシタは、前記再整合された信号を各遷移間に所望の電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項30に記載のデジタルデバイス。
- 前記キャパシタの前記出力は、前記再整合された信号を各遷移間に所望の電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項30に記載のデジタルデバイス。
- 前記入力信号における遷移は、前記AC成分において強調される、請求項30に記載のデジタルデバイス。
- 前記バイアス回路は、前記AC成分を前記所定のバイアス電圧を中心として調整する、請求項33に記載のデジタルデバイス。
- 前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項25に記載のデジタルデバイス。
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