JP2009147004A - 固体撮像装置 - Google Patents

Abstract

【課題】並列に出力する信号のチャンネル数が非常に多い場合であっても、従来よりも簡単な構造で、ＣＣＤチップとＡＦＥチップとを接続することが可能な固体撮像装置を提供する。
【解決手段】複数のフォトダイオード１１と、複数のフォトダイオード１１の各々で発生した電荷を転送する垂直電荷転送部１２と、垂直ＣＣＤ１１で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路が内蔵されたＡＦＥチップ２とを備える固体撮像装置であって、垂直電荷転送部１２から転送されてきた電荷をその電荷量に応じた電圧に変換するＦＤＡ１３と、ＦＤＡ１３で変換された電圧を電流に変換するＶ−Ｉ変換トランジスタ１４と、Ｖ−Ｉ変換トランジスタ１４のドレイン−ソース電圧をＶ−Ｉ変換トランジスタ１４が３極管領域で動作するように一定に固定する電位固定回路２５とを備える。
【選択図】図２

Description

本発明は、複数の光電変換素子と、前記複数の光電変換素子の各々で発生した電荷を転送する電荷転送部と、前記電荷転送部で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路とを備える固体撮像装置に関する。

ＣＣＤ（Charge Coupled Device）型イメージセンサのような固体撮像素子は、例えばデジタルスチルカメラに撮像部として採用されている。近年、デジタルスチルカメラの小型化、高解像度化が進み、同一光学サイズでも画素数を増大させる傾向がある。また、光学サイズや画素数が同じでも高速連写などの要求もあるため、撮像部からの画像信号の読み出しを高速で行うニーズが強くなっている。しかし、画素数を増大させる、あるいは高速読み出しを行おうとすると、当然ながら単位時間内に読み出さなければならない信号数（画素数）が増大するため、必然的に読み出しの制御に用いるタイミング信号のクロック周波数が高くなり、読み出し回路の動作に支障をきたすことになるので、読み出し速度を上げるには限界がある。

例えば、特許文献４に示されているように、ＣＣＤイメージセンサからの信号電荷の読み出し速度を決めているのは、水平方向に信号電荷を転送する水平ＣＣＤの動作速度である。従って、ＣＣＤイメージセンサでは水平ＣＣＤのクロック周波数を如何に抑えるかが多画素化、高速読み出し化のキーポイントの１つとなる。

そこで、例えば特許文献４や特許文献５に示されているような対策が検討されている。すなわち、信号電荷を電圧信号に変換するフローティングディフュージョンアンプ(FDA)などの電荷検出器を複数用意して、垂直方向に信号電荷を転送する多数の垂直ＣＣＤのそれぞれについて、あるいは幾つかの垂直ＣＣＤ毎にそれぞれ独立した電荷検出器を接続し、複数の信号電荷に応じた電圧信号を並列に同時に読み出す。並列信号として信号を取り出すので、水平ＣＣＤは用いない。

このように、垂直ＣＣＤのそれぞれについて、あるいは幾つかの垂直ＣＣＤ毎に独立した電荷検出器を接続する場合には、チャンネル数（並列信号数）が垂直ＣＣＤの本数分あるいはその数分の１になり、数100チャンネル以上のマルチチャンネル出力ＣＣＤセンサとなる。

このようなＣＣＤイメージセンサから実際に画像信号を取り出すためには、その出力に相関二重サンプリング(CDS)を行う信号処理用の回路、その信号を増幅する可変増幅回路(VGA)、さらには増幅されたアナログ憎号をA/D変換する回路(ADC)などで構成された信号処理回路（一般にアナログフロントエンド(AFE)と呼ばれる）を接続する必要がある。また、マルチチャンネル出力ＣＣＤセンサから画像信号を取り出すためには、数100チャンネルのＣＣＤ出力信号を独立して処理するために、前記信号処理回路(AFE)をチャンネル数分だけ用意する必要がある。

このような信号処理回路についても、ＣＣＤイメージセンサと同一のチップ上に作り込むことが望ましいが、それは困難である。例えば、特許文献４に開示されているように、ＣＤＳ回路だけであればＣＣＤイメージセンサと同一のチップ上に形成することは可能である。しかし、Ａ／Ｄ変換回路などを含む前記信号処理回路(AFE)の全体を構成するためには、0.35μｍあるいはそれ以上に微細化されたCMOSプロセスが必要となるため、現在のテクノロジーでは全てを同一チップ上に形成することは困難である。

ところで、近年ではマルチチップモジュールなどの技術が進歩したため、それぞれが数100以上もの端子を有する独立したチップ同士を電気的に接続し、機械的に接合させることも可能となっている。そこで、これまでは困難と考えられてきた手法であるが、光電変換素子及びＣＣＤを搭載したチップの上に前記信号処理回路(AFE)、あるいはその一部を作り込むよりも、光電変換素子及びＣＣＤを搭載したチップ（以下、ＣＣＤチップと呼ぶ）と、前記信号処理回路(AFE)を搭載したチップ（以下、ＡＦＥチップと呼ぶ）とを別々に作成し、その後で２つのチップの間で、数100チャンネルの独立した端子を電気的に接続する手法を取ることが最適解と考えられる。

ＣＣＤチップとＡＦＥチップとを接続するために利用可能な従来技術については、例えば特許文献６に開示されている。すなわち、図１２に示すように、ＣＣＤチップとＡＦＥチップとの間にコンデンサ３２を入れて端子間をＡＣ結合で接続する。ＣＣＤチップから出力される信号の直流レベルは５Ｖ以上の高い電圧であるのに対し、ＡＦＥチップは信号が３Ｖ以下の低電圧で動作する微細化されたCMOSプロセスで作られるため、２つのチップを直接接続することはできず、直流的に分離するためにこれらの間にコンデンサ３２（容量Ｃｃ）を挿入する。

また、このＡＣ結合のコンデンサ３２の容量Ｃｃについては、半導体集積回路中に形成されるＣＤＳ回路３３のサンプリング容量（Ｃｘ，Ｃｙ）に対して誤差にならないように、この容量に比べて数100〜数1000倍の容量値となるように定める必要があり、例えば０．１μＦのような大きい容量になる。

このため、出力チャンネル数が数100を越えるマルチチャンネル出力ＣＣＤイメージセンサの場合には、ＣＣＤチップとＡＦＥチップに加えて、数100個の外付けのAC結合コンデンサ３２が必要となり、現実的ではない。このため、図１３に示すような回路構成を取ることでＡＣ結合用のコンデンサ３２をＡＦＥチップに内蔵するという案も考えられるが、その場合には寄生容量の影響によりゲインロスを招かないように十分大きな容量（サイズも大きい）をチップ内に形成する必要が生じ、ＡＦＥチップの面積増大によりコストアップを招いてしまう。

上記の問題点はＣＣＤチップの出力の直流レベルが高いということに端を発しているので、ＣＣＤチップの出力の直流レベルを下げることができれば、ＣＣＤチップとＡＦＥチップとを直接電気的に接続することも可能となり、容量の大きいＡＣ結合用のコンデンサＣｃを不要にすることができる。

そこで、例えば特許文献１に開示された従来技術を採用することが考えられる。すなわち、ＣＣＤイメージセンサから出力される信号電荷をフローティングディフュージョンアンプ（ＦＤＡ）により電圧信号に変換した後、電圧−電流変換を行って電流として信号を出力し、この電流信号に対して相関二重サンプリング(CDS)の信号処理を施してからＡ／Ｄ変換を行う。

この技術を用いる場合には、ＣＣＤチップから信号を電流として出力する出力端子の電圧を例えば３Ｖ以下の低い電圧に制御することが可能である。

しかし、特許文献１の従来技術においては、電圧−電流変換を行うためにＰチャネルのトランジスタを用いる必要があり、特許文献１の明細書中に記載されているように、「電流枯れ」の問題を回避する必要がある。そのため、レベルシフト回路とクリップ回路を設ける必要があり、ＣＣＤチップの回路規模が大きくなってしまう欠点がある。特にチャンネル数が数１００以上に及ぶ場合には、チップサイズヘの影響が看過できないほどになる。また、レベルシフト回路のシフト量をトランジスタの閾値電圧で決めるため、製造バラツキによる歩留まり低下の懸念も払拭出来ない。

また、例えば特許文献２や特許文献３には、ＣＭＯＳセンサを用いる場合に、信号を電流として出力すると共に、その電流出力端子を低い電位に固定して読み出す技術が開示されており、特に特許文献２には相関二重サンプリング(CDS)の信号処理についても開示されている。しかし、特許文献２や特許文献３はＣＭＯＳセンサに関する技術であり、この技術をそのままＣＣＤイメージセンサに適用することはできない。

特開２００６−２１７２４７号公報 特開２００３−２９８９４６号公報 特開２０００−３０７９５８号公報 再公表特許ＷＯ２００３／１０７６６１号公報 特開平６−９７４１４号公報 特開２００６−１２９２２１号公報

本発明は、上記の事情に鑑みてなされたものであって、並列に出力する信号のチャンネル数が非常に多い場合であっても、従来よりも簡単な構造で、ＣＣＤチップとＡＦＥチップとを接続することが可能な固体撮像装置を提供することを目的とする。

本発明の固体撮像装置は、前記複数の光電変換素子の各々で発生した電荷を転送する電荷転送部とを備える固体撮像装置であって、前記電荷転送部から転送されてきた電荷をその電荷量に応じた電圧に変換する電荷−電圧変換手段と、前記電荷−電圧変換手段で変換された電圧を電流に変換する電圧−電流変換トランジスタと、前記電圧−電流変換トランジスタのドレイン−ソース電圧を一定に固定する電位固定手段とを備える。

本発明の固体撮像装置は、前記電位固定手段が、前記電圧−電流変換トランジスタを３極管領域で動作するように、前記ドレイン−ソース電圧を一定に固定するものである。

本発明の固体撮像装置は、前記電荷−電圧変換手段がフローティングディフュージョンアンプであり、前記電圧−電流変換トランジスタで変換された電流から、前記フローティングディフュージョンアンプのフィードスルーレベルに相当する電流であるオフセット電流を除去するオフセット電流除去手段を備える。

本発明の固体撮像装置は、前記オフセット電流除去手段によってオフセット電流が除去された電流の積分値から前記フローティングディフュージョンアンプのリセットノイズに相当する電流の積分値を除去して、信号成分のみを出力する積分型相関二重サンプリング回路を備える。

本発明の固体撮像装置は、前記電位固定手段が、前記電圧−電流トランジスタの出力端子が反転入力端子に接統され、非反転入力端子に基準電圧が印加された潰算増幅器と、前記電圧−電流トランジスタの出力端子にソースが接続され、前記潰算増幅器の出力にゲートが接続されたＮＭＯＳトランジスタとから構成される。

本発明の固体撮像装置は、前記電圧−電流変換トランジスタがＮＭＯＳトランジスタである。

本発明の固体撮像装置は、前記電荷−電圧変換手段および前記電圧−電流変換トランジスタが、前記電荷転送部が形成される第１のチップに内蔵され、
前記電位固定手段が、前記電荷転送部で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路が形成される第２のチップに内蔵されている。

本発明の固体撮像装置は、前前記電荷転送部を複数備え、前記複数の電荷転送部毎に、前記電荷−電圧変換手段、前記電圧−電流変換トランジスタ、及び前記電位固定手段を備える。

本発明によれば、並列に出力する信号のチャンネル数が非常に多い場合であっても、従来よりも簡単な構造で、ＣＣＤチップとＡＦＥチップとを接続することが可能な固体撮像装置を提供することができる。

以下、本発明に係る固体撮像装置の実施形態について、図面を用いて説明する。

図１は、本発明の実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１に示す固体撮像装置は、大きく分けて、ＣＣＤチップ１とＡＦＥチップ２とそれらを接続するチップ間接続部３とで構成されている。

ＣＣＤチップ１上には、垂直方向（Ｙ方向）及び水平方向（Ｘ方向）に向かって一定の間隔で二次元状に並べた多数のフォトダイオード（ＰＤ）１１が形成してある。それぞれのフォトダイオード１１は、光電変換素子であり、受光した光に応じた信号電荷を発生して蓄積する。また、各フォトダイオード１１の受光面の上方に分光用の光学フィルタを配置することにより、ＲＧＢ等に分光された各色に対応する信号電荷を得ることができる。

垂直方向（Ｙ方向）に並ぶ多数のフォトダイオード１１の列と列との間には、それぞれ垂直電荷転送部１２（１）、１２（２）、１２（３）、・・・が形成されている。それぞれの垂直電荷転送部１２は、矢印Ｙ方向に細長く延びるように形成されたＣＣＤである。各フォトダイオード１１で発生した信号電荷を隣接する位置にある垂直電荷転送部１２のチャネルに読み出した後、各垂直電荷転送部１２の電極に印加する電圧を制御することにより、各フォトダイオード１１で発生した信号電荷を矢印Ｙ方向に向かって順次に転送することができる。

なお、一般的なＣＣＤイメージセンサの場合には、信号電荷を垂直方向に転送する垂直電荷転送部（ＶＣＣＤ）の他に、水平方向に転送する水平電荷転送部（ＨＣＣＤ）が設けられるが、図２に示すＣＣＤチップ１には水平電荷転送部は存在しない。

各列の垂直電荷転送部１２の下流側の端部１２ａには、列（カラム）毎に独立した多数の電荷−電圧変換部（以下、Ｑ−Ｖ変換部という）１３がそれぞれ接続されている。このＱ−Ｖ変換部１３は、例えばフローティングディフュージョンアンプ（ＦＤＡ）で構成されており、入力される信号電荷（Ｑ）に対応する電圧（Ｖ）を生成する。

垂直電荷転送部１２の列毎にＱ−Ｖ変換部１３が設けてあるので、列数と同じ数の多数の電圧信号が並列信号としてＣＣＤチップ１から出力される。これらの電圧信号は、ＣＣＤチップ１上に形成されているマイクロパッドＭＰ１を経由して外部のチップ間接続部３に出力される。

ＣＣＤチップ１の出力とＡＦＥチップ２の入力とを接続するチップ間接続部３は、これらを列毎に電気的に接続する手段であり、例えば狭ピッチのワイヤボンデイングなどが用いられる。

ＡＦＥチップ２上にも、ＣＣＤチップ１側の出力のマイクロパッドＭＰ１と同数の信号入力用のマイクロパッドＭＰ２が用意されており、チップ間接続部３を介してＣＣＤチップ１側のマイクロパッドＭＰ１と列毎に独立して電気的に接続されている。

ＡＦＥチップ２上には、垂直電荷転送部１２毎に独立して設けられたＣＤＳ回路２１、ＶＧＡ回路２２、及びＡ／Ｄ変換回路２３と、１つのデジタルマルチプレクサ２４とが形成されている。ＣＤＳ回路２１は、相関二重サンプリング（Correlated Double Sampling:CDS）処理を行う電気回路である。この相関二重サンプリングにより、ＣＣＤチップ１側のフローティングディフュージョンアンプ（ＦＤＡ）のリセットノイズを取り除くことができる。ＶＧＡ回路２２は、利得が可変の増幅回路（Variable Gain Amp:VGA）である。Ａ／Ｄ変換回路２３は、アナログ信号をデジタル信号に変換する。

従って、ＣＣＤチップ１の出力から列毎にチップ間接続部３を介してＡＦＥチップ２に入力された並列信号のそれぞれは、ＣＤＳ回路２１で相関二重サンプリング処理されてリセットノイズが取り除かれ信号成分のみが抽出され、ＶＧＡ回路２２で適切なレベルに増幅され、Ａ／Ｄ変換回路２３でデジタルデータに変換される。

デジタルマルチプレクサ（Digital MultiPlexer）２４は、多数のＡ／Ｄ変換回路２３の出力から列毎に独立した並列信号として入力される信号を同時に入力し、各列の信号を順次に切り替えて出力するので、各列の信号が時系列的に直列に並んだシリアル信号として、撮影した画像の１行分（Ｘ方向に並ぶ画素群）のデジタルデータがデジタルマルチプレクサ２４から出力される。また、各フォトダイオード１１からの信号電荷の読み出しと、各垂直電荷転送部１２におけるＹ方向の信号電荷の転送とを繰り返すことにより、全てのフォトダイオード１１に対応する画素データをデジタルマルチプレクサ２４から読み出すことができる。

図２は、図１に示したＣＣＤチップ１の出力回路の近傍からＡＦＥチップ２の入力回路の近傍までの範囲に関する１チャンネル（１列）分の回路４０の詳細を示した図である。
図２に示すように、ＣＣＤチップ１の出力回路には、垂直電荷転送部１２を転送されてきた信号電荷を電圧信号に変換するＱ−Ｖ変換部１３が設けてあり、その出力に電圧信号を電流信号に変換する電圧−電流変換トランジスタ（以下、Ｖ−Ｉ変換トンランジスタという）１４のゲートが接続してあり、Ｖ−Ｉ変換トランジスタ１４の出力がチップ間接続部３を経由してＡＦＥチップ２の入力と接続されている。

Ｑ−Ｖ変換部１３は、例えば周知のフローティングディフュージョンアンプ（Floating Diffusion Amp:FDA）であり、垂直電荷転送部１２から転送されてくる信号電荷の電荷量（Ｑ）に対応する電圧（Ｖ）を生成する。以下、Ｑ−Ｖ変換部１３をＦＤＡ１３と言う。ＦＤＡ１３に設けられたダイオード１３２は逆バイアスがかかった状態にあり、信号電荷を電圧に変えるキャパシタの機能を有している。また、ダイオード１３２を構成するＰＮ接合のＮ型領域は電気的に浮遊状態になっているので浮遊拡散層（フローティングディフュージョン；ＦＤ）と呼ばれる。

垂直電荷転送部１２側から入力される信号電荷はダイオード１３２のキャパシタに流入し電圧に変換される。また、ダイオード１３２のキャパシタの信号電荷をリセットするためにトランジスタ１３１が接続されている。すなわち、信号電荷がＦＤに転送される直前に、トランジスタ１３１のゲート（リセットゲート：ＲＧ）にＲＧパルスを印加することで、トランジスタ１３１を導通させ、ダイオード１３２のＦＤの電位をＲＤ電位にリセットする。

その後、トランジスタ１３１によるリセット動作を解除すると、ＦＤはＲＧとＦＤの間の容量結合による電位変動やＲＧのチャンネル下に蓄積された電荷の再分布などで決まるフィードスルーレベルに出力が一旦下がる。その後、信号電荷がＦＤに転送されると、転送された電荷量とＦＤの容量とで決まる信号電位分だけ下がった信号レベルに出力が変化し、結果的にフィードスルーレベルと信号レベルの電位差が、信号出力として得られる。

ＦＤの電位変化に応じて得られる出力信号は、トランジスタ１３３及び定電流源１３４により構成される周知の緩衝増幅器（Source Follower Amp:SFA）によりインピーダンス変換されて外部に出力される。

なお、図１に示したＣＣＤチップ１の場合には、水平方向の多数の画素の信号を並列信号として同時に出力するので、これらの信号の変化は比較的ゆっくりしているが、一般的なＣＣＤイメージセンサにおいては、水平電荷転送部（ＨＣＣＤ）を用いて直列信号として信号を出力するので、信号の変化は非常に高速になる。

従って、従来のＣＣＤイメージセンサの場合には、出力端子の寄生容量による帯域低下の影響を避けるため、例えば図１２，１３に示されるようにＳＦＡを多段に接続し、段階的にインピーダンスを下げる必要がある。

しかし、図１に示したＣＣＤチップ１の場合には、後述のようにＳＦＡの出力を直接外部に出力することが無いため、図１に示す回路４０のように１段のＳＦＡだけで十分である。また、数100チャンネルのパラレル出力のため帯域的な制限が緩いことから、図１に示す回路４０においてはＳＦＡの動作帯域を決めるバイアス電流も極端に絞って全体としての消費電力低下を図っている。

ＳＦＡの出力は、Ｖ−Ｉ変換トランジスタ１４のゲートに接統される。このＶ−Ｉ変換トランジスタ１４は、ＮＭＯＳトランジスタであり、ソースが接地され、ドレインが出力端子に接続される。出力端子は、ＡＦＥチップ２の電位固定回路２５によって１Ｖ以下の低い電圧に固定されている。ＲＤ電圧を１５Ｖとした時のＦＤＡ１３の出力レベルは、フィードスルーレベルで約１２Ｖ程度であり、信号振幅は６００ｍＶ程度となるため、飽和時でも１１Ｖ以上の高い電圧となる。また、Ｖ−Ｉ変換トランジスタ１４の閾値電圧Ｖｔｈは２Ｖ程度としている。

従って、Ｖｇ（Ｖ−Ｉ変換トランジスタのゲート電圧）−Ｖｔｈ＞１１Ｖ−２Ｖ＝９Ｖで、Ｖｄ（Ｖ−Ｉ変換トランジスタのドレイン電圧）＜１Ｖであるから、この時のＶ−Ｉ変換トランジスタ１４は、Ｖｇ−Ｖｔｈ＞Ｖｄとなり、３極管領域で動作することになる。

ＭＯＳトランジスタが３極管領域にある場合の電流の理諭式は、一般的に、
Ｉｄ＝μ・Ｃｏｘ・（Ｗ／Ｌ）×｛（Ｖｇ−Ｖｔｈ）・Ｖｄ−Ｖｄ^２／２｝・・・（１）
ここで、μは電子の移動度、Ｃｏｘは酸化膜容量、Ｗ及びＬはそれぞれＭＯＳトランジスタのチャンネル幅とチャンネル長である。
で表され、Ｖｄが一定の値に固定されている場合におけるＩｄの変化は、Ｖｇすなわち、ＦＤＡ１３の出力電圧の変化に完全に比例し、結果的に信号電荷による電圧変化が信号電流の変化として取り出せることになる。

図３は、Ｖ−Ｉ変換トランジスタ１４の特性を示す図であり、（ａ）はＶｄ−Ｉｄ特性、（ｂ）はＶｇ−Ｉｄ特性である。

図３（ａ）に示すように、Ｖｄが低い電圧で一定値を取る場合には３極管領域で動作することになり、その領域でＶｇが変化すると電流変化は、図３（ｂ）のように、線型な応答を示す。例えば、μ＝３００ｃｍ^２・ｓｅｃ／Ｖ、Ｃｏｘ＝５．８×１０^−８Ｆ／ｃｍ^２、Ｗ／Ｌ＝３／１０として、ＶｇにはＦＤＡ１３のフィードスルーレベルである１２Ｖを代入して計算すると、フィードスルーの出力電流はＶｄ電圧が０．５Ｖの時に２５μＡとなり、Ｖｄ電圧が１Ｖの時には５０μＡとなる。

次に、フィードスルーレベルの電圧の出力後に信号電荷がＦＤに転送されると、ＦＤＡ１３の出力はフィードスルーレベルに対して信号電荷量分だけ下がるが、その電圧変化に対する出力電流の変化の割合は、Ｖ−Ｉ変換トランジスタ１４の相互コンダクタンスｇｍで定義される次式（２）で与えられる。

ｇｍ＝μ・Ｃｏｘ・（Ｗ／Ｌ）×Ｖｄ・・・（２）

この式から明らかなように、Ｖ−Ｉ変換の係数を示すｇｍの式には、トランジスタ特性のばらつきの大きな要因となる閾値電圧の項が入らず、できあがったデバイスに対してはＶｄだけでｇｍが決まることになる。すなわち、Ｖｄ＝０．５Ｖの時には、ｇｍ＝２．６μＭｈｏ、Ｖｄ＝１．０Ｖの時には、ｇｍ＝５．２μＭｈｏとなる。

以上のことから、フィードスルーレベルに対する信号レベルの変化（△Ｖｓｉｇ）に対する信号電流Ｉｓｉｇは、次式（３）に示すように、フィードスルーレベルのＤＣ電流に対応するオフセット電流Ｉｆｔと、信号電圧の変化に対応する信号電流との和として与えられる。

Ｉｓｉｇ＝Ｉｆｔ−ｇｍ×△Ｖｓｉｇ・・・（３）

具体的には、例えばＶｄ＝０．５Ｖの時は、Ｉｆｔ＝２５μＡ、ｇｍ＝２．６μＭｈｏとなり、Ｖｄ＝１．０Ｖの時は、Ｉｆｔ＝５０μＡ、ｇｍ＝５．２μＭｈｏとなる。

図２に戻って、ＡＦＥチップ２の入力部分からＣＤＳ回路２１に至るまでは、Ｖ−Ｉ変換トランジスタ１４の出力端子の電位を固定する電位固定回路２５と、信号電流から、ＦＤＡ１３のフィードスルーレベルのＤＣ電流に対応するオフセット電流Ｉｆｔを除去するオフセット電流除去回路２６を有する構成となっている。

電位固定回路２５は、Ｖ−Ｉ変換トランジスタ１４のドレインにソースが接続されたＮＭＯＳトランジスタ２５１と、Ｖ−Ｉ変換トランジスタ１４のドレインに反転入力端子に接統され、非反転入力端子に基準電圧が印加されたオペアンプ（潰算増幅器）２５２とを備えて構成され、オペアンプ２５２の出力がＮＭＯＳトランジスタ２５１のゲートに接続されている。オペアンプ２５２のフィードバックにより、ＮＭＯＳトランジスタ２５１のソース電位が基準電圧と等しくなるように制御されるため、ＮＭＯＳトランジスタ２５１のソース電位は、基準電圧に仮想接地によって固定される。これによって、ＣＣＤチップ１内のＶ−Ｉ変換トランジスタ１４のＶｄが一定に保持される。

このとき、オペアンプ２５２の反転入力端子に流れる電流はないので、Ｖ−Ｉ変換トランジスタ１４に流れる信号電流は、そのままＮＭＯＳトランジスタ２５１のドレインからソースヘと流れることになり、信号電流をそのままＡＦＥチップ２に取り込むことができる。このようにしてＡＦＥチップ２に取り込まれた信号電流は、オフセット電流除去回路２６によってオフセット電流Ｉｆｔが除去され、理想的には、信号電流分だけが後段の電流積分型ＣＤＳ回路２１へ入力される。

図４は、オフセット電流除去回路２６の回路構成を示す図である。同図において、オペアンプ２６１の反転入力端子には、電位固定回路２５の出力に接続される信号電流線２６０が接統され、非反転入力端子にはアナログ中点（ＶＡＮＧ＝１．５Ｖ）が接続され、出力はクランプスイッチ２６２の一端に接統される。

クランプスイッチ２６２の他端はクランプコンデンサ２６３の一端と、ＮＭＯＳトランジスタ２６４のゲートに接統される。コンデンサ２６３の他端は接地され、スイッチ２６２とコンデンサ２６３でホールド回路が構成される。

ＮＭＯＳトランジスタ２６４のソースは抵抗２６５の一端に接続され、抵抗２６５の他端は接地される。ＮＭＯＳトランジスタ２６４と抵抗２６５はソースフォロワ回路を構成し、ソース電圧と抵抗２６５の抵抗値で決まる電流がＮＭＯＳトランジスタ２６４のドレインに流れ込むように動作する。

ＮＭＯＳトランジスタ２６４のドレインはＰＭＯＳトランジスタ２６６のドレインとゲートに接続され、ＰＭＯＳトランジスタ２６６のソースは電源電圧に接統される。ＮＭＯＳトランジスタ２６４のドレインは、他方のＰＭＯＳトランジスタ２６７のゲートにも接続され、いわゆるカレントミラー回路を構成する。ミラーされるＰＭＯＳトランジスタ２６７のドレインは信号電流線２６０に接続されるため、結果的に、ＮＭＯＳトランジスタ２６４と抵抗２６５で構成されるソースフォロワを流れる電流と等しい電流が信号電流線２６０に流れ込むことになる。

ＦＤＡ１３がフィードスルーレベルを出力している状態で、φｃｌｍｐパルスが入力されると、信号電流線２６０はスイッチ２６８によって後段の電流積分型ＣＤＳ回路２１への接統が断たれ、一方でクランプスイッチ２６２が導通するので、オペアンプ２６１のフィードバックによって信号電流線２６０の電位がアナログ中点（ＶＡＮＧ）の電位と等しくなり、結果的に信号電流線２６０に流れているオフセット電流Ｉｆｔと等しい電流ＩｏｆｓがＰＭＯＳトランジスタ２６７に流れて電流のバランスが取られる。

すなわち、ＦＤＡ１３の出力であるフィードスルーレベルに相当するオフセット電流Ｉｆｔと等しい大きさの電流ＩｏｆｓがＰＭＯＳトランジスタ２６７にクランプされ、その電流をホールドすることになる。これにより、信号電流線２６０を後段の電流積分型ＣＤＳ回路２１に接統したとき、その入力電流は、ＣＣＤチップ１のＶ−Ｉ変換トランジスタ１４に流れる電流からオフセット電流Ｉｆｔに等しいオフセット電流Ｉｏｆｔを差し引いた電流が流れることになり、実質的にオフセット電流Ｉｆｔの除去が行われる。

図５は、電流積分型ＣＤＳ回路２１の回路構成を示す図である。同図において、φｄｒａｉｎ信号が入力されている時に、入力となる信号電流線２６０の電位をアナログ中点（ＶＡＮＧ）の電位に固定し不要な電流を排出するための電流排出スイッチ２１０が、信号電流線２６０とアナログ中点（ＶＡＮＧ）との間に配置される。

信号電流線２６０は、差動信号で動作する２系統に分かれ、それぞれ電流積分を許可するφｉｎｔ＿ｅｎ＿ｓｈｄ（φｉｎｔ＿ｅｎ＿ｓｈｐ、以下、かっこ内は復号同順である）信号で制御されるスイッチ２１１（２１２）を介して、差動増幅アンプ２１３の入力端子Ｖｉｎ（Ｖｉｐ）にそれぞれ接統される。

差動増幅アンプ２１３の入力端子Ｖｉｎ（Ｖｉｐ）は、さらに電流積分用のフィードバックコンデンサ２１４（２１５）の一端と、入力端子Ｖｉｎ（Ｖｉｐ）と出力端子Ｖｏｎ（Ｖｏｐ）を導通状態にするためのアンプリセットスイッチ２１６（２１７）の一端と、入力端子Ｖｉｎ（Ｖｉｐ）の電位を強制的にアナログ中点（ＶＡＮＧ）の電位に保持するための強制電圧印加スイッチ２１８（２１９）の一端にそれぞれ接統される。

フィードバックコンデンサ２１４（２１５）の他端は、出力端子Ｖｏｎ（Ｖｏｐ）からのフィードバックを許可するフィードバックスイッチ２２０（２２１）の一端が接統され、フィードバックスイッチ２２０（２２１）の他端は、差動増幅アンプ２１３の出力端子Ｖｏｎ（Ｖｏｐ）に接続される。また、アンプリセットスイッチ２１６（２１７）の他端には差動増幅アンプ２１３の出力端子Ｖｏｎ（Ｖｏｐ）が、強制電圧印加スイッチ２１８（２１９）の他端にはアナログ中点（ＶＡＮＧ）がそれぞれ接統されている。更に、差動増幅アンプ２１３の両出力端子ＶｏｎとＶｏｐの間には、両端子の電位を等しくするためのコモンモードスイッチ２２２が配置される。

これらの構成により、φｉｎｔ＿ｅｎ＿ｓｈｄ（φｉｎｔ＿ｅｎ＿ｓｈｐ）がオンになると、入力端子Ｖｉｎ（Ｖｉｐ）と信号電流線２６０が導通する。また、φｆｓ＿ｉｎ（φｆｓ＿ｉｐ）が入力すると、差動増幅アンプ２１３の入力端子Ｖｉｎ（Ｖｉｐ）はアナログ中点（ＶＡＮＧ）電位に固定され、φａｍｐ＿ｒｓが入力すると、差動増幅アンプ２１３の入力端子Ｖｉｎ（Ｖｉｐ）と出力端子Ｖｏｎ（Ｖｏｐ）が短絡し、同時にコモンモードスイッチ２２２により差動出力端子Ｖｏｎ（Ｖｏｐ）の間を短絡する。更に、φｆｂ＿ｓｈｄ（φｆｂ＿ｓｈｐ）信号がオンになると、フィードバックコンデンサ２１４（２１５）が出力端子Ｖｏｎ（Ｖｏｐ）に接統されることになり、出力端子Ｖｏｎ（Ｖｏｐ）の電圧がフィードバックコンデンサ２１４（２１５）を介して入力端子ヘフィードバックされる。

次に、本実施形態における固体撮像装置の全体の動作について説明する。図６は、動作タイミングを説明するためのタイミングチャート、図７（ａ）〜（ｄ）は、動作を説明するための説明図である。

図６に示すタイミングチャートにおいて、Ｉｏｓは電流に変換した後のＦＤＡ１３の出力信号を表す。ＦＤＡ１３のリセットゲートがオンしている間は、ＦＤは強制的にＲＤの電位にされ、その後リセットゲートがオフすることでフィードスルーレベルに落ち着き、Ｖ−Ｉ変換後にはオフセット電流Ｉｆｔを出力する。その後、信号電荷がＦＤに転送されると、電荷量に応じてＦＤＡ１３の電圧出力が下がり、それを電流に変換した分だけ信号電流の値も下がることになる。

図６において、ＦＤＡリセット期間とその後のフィードスルー期間の一部をＲｅｓｅｔ Ｐｈａｓｅと呼び、その後信号電荷がＦＤに転送されるまでの期間をＳＨＤ Ｐｈａｓｅと呼ぶ。また、信号レベルが出力されている前半の期間をＳＨＰ Ｐｈａｓｅ、その後次のＦＤＡリセットがなされるまでの期間をＯｕｔｐｕｔ Ｐｈａｓｅと呼ぶ。

まず、Ｒｅｓｅｔ Ｐｈａｓｅでは、φａｍｐ＿ｒｓ、φｆｂ＿ｓｈｄ、φｆｂ＿ｓｈｐ、φｆｓ＿ｉｎ、φｆｓ＿ｉｐがオンとなり、差動増幅アンプ２１３のリセット動作を行う。この時の状態は、図７の（ａ）に相当し、φａｍｐ＿ｒｓにより差動増幅アンプ２１３の入力端子Ｖｉｎ、Ｖｉｐ、出力端子Ｖｏｎ、Ｖｏｐが全て短絡されて同電位となり、フィードバックコンデンサ２１４、２１５の電荷もクリアされて、リセットされた初期状態を作る。つまり、差動増幅アンプ２１３の出力は、Ｖｏｐ＝Ｖｏｎ＝ＶＡＮＧとなり、差動出力△Ｖｏｕｔ（＝Ｖｏｐ−Ｖｏｎ）は、ゼロとなる。

次いで、このＲｅｓｅｔ Ｐｈａｓｅ期間のフィードスルーレベルを出力中に、φｃｌｍｐパルスが入力されると、この時のオフセット電流ＩｏｆｓがＰＭＯＳトランジスタ２６７にクランプされ、積分型ＣＤＳ回路２１への入力電流はクランプ誤差を除いてほとんどゼロとなる。なお、この時、クランプ誤差による電流は僅かであるが発生するので、この電流を排出するために、φｄｒａｉｎ信号はＲｅｓｅｔ Ｐｈａｓｅ期間中オンとしている。

続くＳＨＤ Ｐｈａｓｅでは、まず差動増幅アンプ２１３のリセットを解除し、その後φｄｒａｉｎをオフにすると同時に、φｉｎｔ＿ｅｎ＿ｓｈｄをオンにすることで、電流の積分を開始する。この時の状態は、図７の（ｂ）に相当し、Ｖｉｎ端子に信号電流線２６０が接続され、Ｖｉｐ端子にはＶＡＮＧが与えられ、ＶｉｎとＶｏｎの間のフィードバックコンデンサ２１４に入力電流が積分される。この状態でＶｏｐ端子はオープンとなっており、差動増幅器２１３ではなく、シングルエンドのオペアンプと等価の動作をする。すなわち、Ｖｉｎ端子の電圧は、Ｖｉｒｔｕａｌ Ｓｈｏｒｔにより、ＶＡＮＧの電圧を保持した状態で信号電流がフィードバックコンデンサ２１４に積分され、所定の積分時間（Ｔｉｎｔ_ｓｈｄ）経過すると、Ｑ＝∫Ｉ・ｄｔに相当する電荷がフィードバックコンデンサ２１４の容量Ｃｆｂで電圧変換された電圧としてＶｏｎに現れることになる。

ここで、信号電流はフィードスルーレベル出力時のＦＤＡ１３からの出力電流（Ｉｆｔ）から、オフセット電流（Ｉｏｆｓ）分を除去して、クランプ誤差として残った分の電流（Ｉｆｔ−Ｉｏｆｓ）である。この誤差電流が積分された電荷、
Ｑｓｈｄ＝∫（Ｉｆｔ−Ｉｏｆｓ）・ｄｔ・・・（４）
がフィードバックコンデンサ２１４に保持される。

Ｔｉｎｔ_ｓｈｄ経過後は、フィードバックコンデンサ２１４ヘの積分を止めるため、φｉｎｔ＿ｅｎ＿ｓｈｄをオフとし、同時にφｄｒａｉｎをオンとして、信号電流線２６０をＶＡＮＧに短絡し、オフセット電流を除いた誤差電流はアナログ中点（ＶＡＮＧ）端子に排出されることになる。

次いで、ＳＨＰ Ｐｈａｓｅでは、φｆｂ＿ｓｈｄをオフにしてフィードバック容量と出力端子Ｖｏｎの間の接統を遠断し、フィードバックコンデンサ２１４に積分された電荷を保持する。その後、φｆｓ_ｉｎをオンにしてＶｉｎ端子の電圧をＶＡＮＧにする。

一方、Ｖｉｐ側は、逆にφｆｓ_ｉｐをオフにしてＶｉｐへのＶＡＮＧ援続を止め、φｆｂ_ｓｈｐをオンにしてＶｉｐとＶｏｐ間に接続されたフィードバックコンデンサ２１５ヘの積分の準備を行う。その後、φｄｒａｉｎをオフとして同時にφｉｎｔ＿ｅｎ＿ｓｈｄをオンにすることで電流の積分を開始する。この時の状態は、図７の（ｃ）に相当し、Ｖｉｐ端子に信号電流線２６０が接統され、Ｖｉｎ端子にはＶＡＮＧが与えられ、ＶｉｐとＶｏｐの間のフィードバックコンデンサ２１５に入力電流が積分される。この状態ではＳＨＤ Ｐｈａｓｅとは逆にＶｏｎ端子がオープンとなるが、やはり同様に差動増幅器２１３ではなく、シングルエンドのオペアンプと等価の動作をする。すなわち、Ｖｉｐ端子の電圧はＶｉｒｔｕａｌ Ｓｈｏｒｔにより、ＶＡＮＧの電圧を保持した状態で信号電流がフィードバックコンデンサ２１５に積分され、所定の積分時間（Ｔｉｎｔ_ｓｈｐ）だけ経過後には、Ｑ＝∫Ｉ・ｄｔに相当する電荷がフィードバックコンデンサ２１５の容量Ｃｆｂで電圧変換された電圧としてＶｏｐに現れることになる。

ここで信号電流は、ＦＤＡ１３のＦＤに信号電荷が転送され、フィードスルーレベル出力時のＦＤＡ１３からの出力電流から信号分だけ変化した電流値（Ｉｆｔ−ｇｍ×△Ｖｓｉｇ）から、オフセット電流分（Ｉｏｆｓ）を除去した残りの分の電流（Ｉｆｔ−ｇｍ×△Ｖｓｉｇ−Ｉｏｆｓ）である。従って、この信号電流がＴｉｎｔ_ｓｈｐ期間に積分された電荷、
Ｑｓｈｐ＝∫（Ｉｆｔ−ｇｍ×△Ｖｓｉｇ−Ｉｏｆｓ）・ｄｔ・・・（５）
がフィードバックコンデンサ２１５に保持される。なお、積分終了後はフィードバックコンデンサ２１５ヘの積分を止めるため、φｉｎｔ＿ｅｎ＿ｓｈｐをオフとし、同時にφｄｒａｉｎをオンとして、電流信号線２６０をＶＡＮＧに短絡する。これによって、信号電流はアナログ中点（ＶＡＮＧ）端子に排出されることになる。

次に、Ｏｕｔｐｕｔ Ｐｈａｓｅでは、ＳＨＤ ＰｈａｓｅからＳＨＰ Ｐｈａｓｅへ移行した際にオフとしたφｆｂ＿ｓｈｄをオンとする。これによって図７（ｄ）に示される状態が作られる。ここで、ＶｉｎとＶｏｎ端子の間にはＳＨＤ Ｐｈａｓｅで積分された電荷（＝Ｑｓｈｄ）が保持されたフィードバックコンデンサ２１４が配置され、ＶｉｐとＶｏｐ端子の間にはＳＨＰ Ｐｈａｓｅで積分された電荷（＝Ｑｓｈｐ）が保持されたフィードバックコンデンサ２１５が配置され、結果的に差動増幅アンプ２１３の作用によってＱｓｈｐとＱｓｈｄの電荷量の差をフィードバックコンデンサの容量値（Ｃｆｂ）で電圧変換された差動出力が得られる。すなわち、

△Ｖｏｕｔ＝（Ｑｓｈｄ−Ｑｓｈｐ）／Ｃｆｂ
＝［∫（Ｉｆｔ−Ｉｏｆｓ）・ｄｔ−∫（Ｉｆｔ−ｇｍ×△Ｖｓｉｇ−Ｉｏｆｓ）・ｄｔ］／Ｃｆｂ
＝｛ｇｍ・∫△Ｖｓｉｇ・ｄｔ｝／Ｃｆｂ・・・（６）

式（６）において、それぞれの電流がＴｉｎｔ_ｓｈｄ，Ｔｉｎｔ_ｓｈｐ期間中に一定だと考えると、
△Ｖｏｕｔ＝ｇｍ・Ｔｉｎｔ_ｓｈｄ（又はＴｉｎｔ_ｓｈｐ）・△Ｖｓｉｇ／Ｃｆｂ・・・（７）
となり、ＦＤＡ１３で検出された信号電圧△Ｖｓｉｇのみを積分し、出力として取り出すことが可能な電流積分型ＣＤＳ回路２１を実現することができる。

なお、本実施形態におけるＶ−Ｉ変換出力のＣＣＤチップ１と、電流積分型のＣＤＳ回路から構成するＡＦＥチップ２の組み合わせにより、上記の式（７）から明らかなように、ＦＤＡ１３における信号電圧△Ｖｓｉｇに対して、ＣＤＳ回路２１は結果的にｇｍ・Ｔｉｎｔ／Ｃｆｂで決まる増幅率で増幅したＣＤＳをかけることと等価である。例えば、Ｖｄ＝０．５Ｖとして、ｇｍ＝２．６μＭｈｏのＶ−Ｉ変換トランジスタを用いた場合、Ｔｉｎｔ＝１μｓｅｃ、Ｃｆｂ＝２．６ｐＦとすると、
△Ｖｓｉｇ＝△Ｖｏｕｔ・・・（８）
となり、増幅率は１となる。更に言えば、このｇｍ、Ｔｉｎｔ、Ｃｆｂを可変制御することでＶＧＡの機能を持たせることも可能である。

ｇｍは、（１）式からも明らかなように、Ｖ−Ｉ変換トランジスタ１４のｇｍであり、Ｖｄに比例して決まる。Ｖｄは電位固定回路２５に対する基準電圧で与えられるため、この基準電圧を、例えば０．５Ｖ〜１．０Ｖまで細か<可変制御することで、０ｄＢ〜６ｄＢの滑らかな利得制御が可能となる。また、図８に示すように、フィードバック容量を図９のゲイン設定真理値表にしたがって１Ｃ〜０．２５Ｃまで切り換えることで、０ｄＢ／６ｄＢ／１２ｄＢと段階的な利得制御が可能となる。また、Ｔｉｎｔ_ｓｈｄ（又はＴｉｎｔ_ｓｈｐ）についても、例えば、１μｓｅｃ／２μｓｅｃ／４μｓｅｃ／８μｓｅｃ等に切り換えることで、やはり０ｄＢ／６ｄＢ／１２ｄＢ／１８ｄＢと切り換えることが可能である。

以上の組み合わせだけで、０ｄＢ〜３６ｄＢという広い範囲で可変利得制御が可能となる。また、図１０に示すような電流増幅回路を電位固定回路２５とオフセット除去回路２６との間に設けることで、図１１のゲイン設定真理値表に示すように電流利得を可変制御することも可能であり、利得可変範囲をさらに広げることができる。

なお、Ｔｉｎｔ_ｓｈｄ（又はＴｉｎｔ_ｓｈｐ）については、長くすると全体の撮像の周期が長くなるため、高速連写などができなくなる可能性があるが、高いゲインをかけるのは被写体の輝度が低いときであり、その場合にはシャッタ速度も長<なるため、この制約で高速連写自体が不可能となるので、ＣＤＳ回路の積分時間を長くしても差し支えない。

図２に示した回路の利点について以下に説明する。
例えば、特許文献１のような従来技術の場合には、ＰＭＯＳを使ったＶ−Ｉ変換の手法であるため、レベルシフト回路などを追加する必要があるのに対し、図２に示す回路構成では、Ｖ−Ｉ変換の手段としてＶ−Ｉ変換トランジスタ１４を追加するだけで済む。また、従来技術では複数のトランジスタを追加する必要があるため、ノイズの増加が懸念されるが、図２に示す回路ではＶ−Ｉ変換トランジスタ１４を追加するだけなのでノイズは低減され、S／Nの観点で有利である。

又、Ｖ−Ｉ変換トランジスタ１４は、３極管領域で動作するようにドレイン−ソース電圧が電位固定回路２５によって一定に固定されている。このため、Ｖ−Ｉ変換トランジスタ１４の相互コンダクタンスｇｍにトランジスタの閾値の項が入らなくなり、製造ばらつきの影響を少なくすることができる。

又、Ｖ−Ｉ変換トランジスタ１４としてサイズが小さくても良いＮＭＯＳトランジスタを用いているため、Ｖ−Ｉ変換トランジスタ１４のＣＣＤチップ１への作りこみが容易になると共に、ＣＣＤチップ１の面積の増大を防ぐことができる。

又、図２に示す回路においては、ＣＤＳ回路２１が積分型であり、電流信号を積分するので、発生するノイズが平均化されて低減されることになり、S／Nの観点から優れている。又、積分型のＣＤＳ回路は、入力電流が大きいままだと出力が飽和してしまう可能性があるが、図２に示す回路によれば、オフセット電流除去回路２６でオフセット電流Ｉｏｆｓを差し引いた状態で積分を行うため、積分中に出力が飽和して動作範囲を狭くしてしまうこともない。

又、低輝度の被写体を撮像する場合には、積分する時闇を長くすることで、Ｓ／Ｎ劣化の少ない高感度モードを実現することができる。

ＣＣＤチップ１の出力からＡＦＥチップ２の入力までの間には寄生容量が存在するため、この間で信号の発生に伴って電位が変化すると寄生容量に対する充放電が発生し、エネルギーが寄生容量で消費されることになり利得低下の原因になる。しかし、図２に示す回路ではＣＣＤチップ１側に設けたＶ−Ｉ変換トランジスタ１４の出力から電流として信号が出力されるので、ＣＣＤチップ１の出力とＡＦＥチップ２の入力との間で電位は変化せず、寄生容量の影響が生じないので利得が低下せず、高速化も可能である。

又、例えば図１２、図１３に示すように結合コンデンサ３２を設ける場合には、この結合コンデンサ３２と寄生容量とによってＣＣＤチップからの出力信号が容量分割されることになり利得の低下が発生するが、図２に示す回路ではＣＣＤチップ１側に設けたＶ−Ｉ変換トランジスタ１４の出力から電流として信号が出力されるので、寄生容量の影響を受けることはなく、利得の低下は防止される。

又、図２に示す回路においては、ＣＣＤチップ１の出力とＡＦＥチップ２の入力との間のインターフェイスの電圧が１．５Ｖ程度と低くなっているので、これらの間を単なる信号線（チップ間接続部３）で直結することができる。例えば図１２，１３に示すような従来の構成では、寄生容量の影響により利得低下を招かないように十分に大きな容量がAC結合に必要であるが、図２に示す構成では電流モードで信号を読み出すので、インターフェイスの電圧の変化がなく、寄生容量の影響を受けないので、コンデンサ１９の容量は小さくすることができる。

又、Ｖ−Ｉ変換トランジスタ１４の入力には１２Ｖ程度の電圧が印加されるため、Ｖ−Ｉ変換トランジスタ１４は高耐圧のものにする必要がある。Ｖ−Ｉ変換トランジスタ１４はＡＦＥチップ２に内蔵しておくことも可能であるが、ＡＦＥチップ２は高耐圧プロセスで作られていないため、高耐圧のＶ−Ｉ変換トランジスタ１４を形成するための追加工程が必要となりコスト高となってしまう。一方、ＣＣＤチップ１は、もともと耐圧が３０Ｖ以上と高耐圧であるので、本実施形態のようにＣＣＤチップ１にＶ−Ｉ変換トランジスタ１４を内蔵することで、製造コストを削減することができる。

又、例えば図１３に示すような従来の構成では、ＤＣレストア回路や入力バッファ回路が必要であるが、図２に示す回路ではこれらは不要であるため、回路の簡素化、小面積化に有利である。

本発明の実施形態に係る固体撮像装置の概略構成を示すブロック図である。 本発明の実施形態に係る固体撮像装置のＣＣＤチップの出力部分と、ＡＦＥチップの入力部分からＣＤＳに至る回路構成を示す図である。 本発明の実施形態に係る固体撮像装置のＶ−Ｉ変換トランジスタの特性を示す図である。 本発明の実施形態に係る固体撮像装置のオフセット電流除去回路の回路構成を示す図である。 本発明の実施形態に係る固体撮像装置の電流積分型ＣＤＳ回路の回路構成を示す図である。 本発明の実施形態に係る固体撮像装置の動作タイミングを説明するためのタイミングチャートである。 本発明の実施形態に係る固体撮像装置の動作を説明するための説明図である。 本発明の実施形態に係る固体撮像装置の可変利得電流制御電流積分型ＣＤＳ回路の回路構成を示す図である。 本発明の実施形態に係る固体撮像装置の可変利得電流制御電流積分型ＣＤＳ回路のゲイン設定真理値表である。 本発明の実施形態に係る固体撮像装置の可変利得電流増幅回路の回路構成を示す図である。 本発明の実施形態に係る固体撮像装置の可変利得電流増幅回路のゲイン設定真理値表である。 ＣＣＤチップとＡＦＥチップを接統する従来の例を示す構成図である。 ＣＣＤチップとＡＦＥチップを接統する従来の他の例を示す構成図である。

符号の説明

１ ＣＣＤチップ
２ ＡＦＥチップ
１１ フォトダイオード
１２ 垂直電荷転送部
１３ フローティングディフュージョンアンプ（ＦＤＡ）
１４１ Ｖ−Ｉ変換トランジスタ
２１ 相関二重サンプリング回路（ＣＤＳ）
２５ 電位固定回路
２６ オフセット電流除去回路

Claims (8)

1. 複数の光電変換素子と、前記複数の光電変換素子の各々で発生した電荷を転送する電荷転送部とを備える固体撮像装置であって、
   前記電荷転送部から転送されてきた電荷をその電荷量に応じた電圧に変換する電荷−電圧変換手段と、
   前記電荷−電圧変換手段で変換された電圧を電流に変換する電圧−電流変換トランジスタと、
   前記電圧−電流変換トランジスタのドレイン−ソース電圧を一定に固定する電位固定手段とを備える固体撮像装置。
2. 請求項１記載の固体撮像装置であって、
   前記電位固定手段が、前記電圧−電流変換トランジスタを３極管領域で動作するように、前記ドレイン−ソース電圧を一定に固定するものである固体撮像装置。
3. 請求項１又は２記載の固体撮像装置であって、
   前記電荷−電圧変換手段がフローティングディフュージョンアンプであり、
   前記電圧−電流変換トランジスタで変換された電流から、前記フローティングディフュージョンアンプのフィードスルーレベルに相当する電流であるオフセット電流を除去するオフセット電流除去手段を備える固体撮像装置。
4. 請求項３記載の固体撮像装置であって、
   前記オフセット電流除去手段によってオフセット電流が除去された電流の積分値から前記フローティングディフュージョンアンプのリセットノイズに相当する電流の積分値を除去して、信号成分のみを出力する積分型相関二重サンプリング回路を備える固体撮像装置。
5. 請求項１〜４のいずれか１項記載の固体撮像装置であって、
   前記電位固定手段が、前記電圧−電流トランジスタの出力端子が反転入力端子に接統され、非反転入力端子に基準電圧が印加された潰算増幅器と、前記電圧−電流トランジスタの出力端子にソースが接続され、前記潰算増幅器の出力にゲートが接続されたＮＭＯＳトランジスタとから構成される固体撮像装置。
6. 請求項１〜５のいずれか１項記載の固体撮像装置であって、
   前記電圧−電流変換トランジスタがＮＭＯＳトランジスタである固体撮像装置。
7. 請求項１〜６のいずれか１項記載の固体撮像装置であって、
   前記電荷−電圧変換手段および前記電圧−電流変換トランジスタが、前記電荷転送部が形成される第１のチップに内蔵され、
   前記電位固定手段が、前記電荷転送部で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路が形成される第２のチップに内蔵された固体撮像装置。
8. 請求項１〜７のいずれか１項記載の固体撮像装置であって、
   前記電荷転送部を複数備え、
   前記複数の電荷転送部毎に、前記電荷−電圧変換手段、前記電圧−電流変換トランジスタ、及び前記電位固定手段を備える固体撮像装置。

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