JP2009141401A - 固体撮像装置 - Google Patents

Abstract

【課題】並列に出力する信号のチャンネル数が非常に多い場合であっても、従来よりも簡単な構造で、ＣＣＤチップとＡＦＥチップとを接続することが可能な固体撮像装置を提供する。
【解決手段】複数のフォトダイオード１１と、複数のフォトダイオード１１の各々で発生した電荷を転送する垂直電荷転送部１２と、垂直電荷転送部１２で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路（ＡＦＥ）とを備える固体撮像装置であって、垂直電荷転送部１２から転送されてきた電荷をその電荷量に応じた電圧に変換するフローティングディフュージョンアンプ（ＦＤＡ）１３と、ＦＤＡ１３で変換された電圧を電流に変換するコンデンサ１９と、コンデンサ１９の出力電位を一定に維持するＣＤＳ回路２１とを備える。
【選択図】図１

Description

本発明は、複数の光電変換素子と、前記複数の光電変換素子の各々で発生した電荷を転送する電荷転送部と、前記電荷転送部で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路とを備える固体撮像装置に関する。

ＣＣＤイメージセンサのような固体撮像素子は、例えばデジタルスチルカメラに撮像部として採用されている。近年、デジタルスチルカメラの小型化、高解像度化が進み、同一光学サイズでも画素数を増大させる傾向がある。また、光学サイズや画素数が同じでも高速連写などの要求もあるため、撮像部からの画像信号の読み出しを高速で行うニーズが強くなっている。しかし、画素数を増大させる、あるいは高速読み出しを行おうとすると、当然ながら単位時間内に読み出さなければならない信号数（画素数）が増大するため、必然的に読み出しの制御に用いるタイミング信号のクロック周波数が高くなり、読み出し回路の動作に支障をきたすことになるので、読み出し速度を上げるには限界がある。

例えば、特許文献４に示されているように、ＣＣＤイメージセンサからの信号電荷の読み出し速度を決めているのは、水平方向に信号電荷を転送する水平ＣＣＤ（Charge Coupled Devices：信号電荷転送部）の動作速度である。従って、ＣＣＤイメージセンサでは水平ＣＣＤのクロック周波数を如何に抑えるかが多画素化、高速読み出し化のキーポイントの１つとなる。

そこで、例えば特許文献４や特許文献５に示されているような対策が検討されている。すなわち、信号電荷を電圧信号に変換するフローティングディフュージョンアンプ(FDA)などの電荷検出器を複数用意して、垂直方向に信号電荷を転送する多数の垂直ＣＣＤのそれぞれについて、あるいは幾つかの垂直ＣＣＤ毎にそれぞれ独立した電荷検出器を接続し、複数の信号電荷に応じた電圧信号を並列に同時に読み出す。並列信号として信号を取り出すので、水平ＣＣＤは用いない。

このように、垂直ＣＣＤのそれぞれについて、あるいは幾つかの垂直ＣＣＤ毎に独立した電荷検出器を接続する場合には、チャンネル数（並列信号数）が垂直ＣＣＤの本数分あるいはその数分の１になり、数100チャンネル以上のマルチチャンネル出力ＣＣＤセンサとなる。

このようなＣＣＤイメージセンサから実際に画像信号を取り出すためには、その出力に相関二重サンプリング(CDS)を行う信号処理用の回路、その信号を増幅する可変増幅回路(VGA)、さらには増幅されたアナログ憎号をA/D変換する回路(ADC)などで構成された信号処理回路（一般にアナログフロントエンド(AFE)と呼ばれる）を接続する必要がある。また、マルチチャンネル出力ＣＣＤセンサから画像信号を取り出すためには、数100チャンネルのＣＣＤ出力信号を独立して処理するために、前記信号処理回路(AFE)をチャンネル数分だけ用意する必要がある。

このような信号処理回路についても、ＣＣＤイメージセンサと同一のチップ上に作り込むことが望ましいが、それは困難である。例えば、特許文献４に開示されているように、ＣＤＳ回路だけであればＣＣＤイメージセンサと同一のチップ上に形成することは可能である。しかし、Ａ／Ｄ変換回路などを含む前記信号処理回路(AFE)の全体を構成するためには、0.35μｍあるいはそれ以上に微細化されたCMOSプロセスが必要となるため、現在のテクノロジーでは全てを同一チップ上に形成することは困難である。

ところで、近年ではマルチチップモジュールなどの技術が進歩したため、それぞれが数100以上もの端子を有する独立したチップ同士を電気的に接続し、機械的に接合させることも可能となっている。そこで、これまでは困難と考えられてきた手法であるが、光電変換素子及びＣＣＤを搭載したチップの上に前記信号処理回路(AFE)、あるいはその一部を作り込むよりも、光電変換素子及びＣＣＤを搭載したチップ（以下、ＣＣＤチップと呼ぶ）と、前記信号処理回路(AFE)を搭載したチップ（以下、ＡＦＥチップと呼ぶ）とを別々に作成し、その後で２つのチップの間で、数100チャンネルの独立した端子を電気的に接続する手法を取ることが最適解と考えられる。

ＣＣＤチップとＡＦＥチップとを接続するために利用可能な従来技術については、例えば特許文献６に開示されている。すなわち、図７に示すように、ＣＣＤチップとＡＦＥチップとの間にコンデンサを入れて端子間をＡＣ結合で接続する。ＣＣＤチップから出力される信号の直流レベルは５Ｖ以上の高い電圧であるのに対し、ＡＦＥチップは信号が３Ｖ以下の低電圧で動作する微細化されたCMOSプロセスで作られるため、２つのチップを直接接続することはできず、直流的に分離するためにこれらの間にコンデンサＣｃを挿入する。

また、このＡＣ結合のコンデンサＣｃについては、半導体集積回路中に形成されるＣＤＳ回路のサンプリング容量（Ｃｘ，Ｃｙ）に対して誤差にならないように、この容量に比べて数100〜数1000倍の容量値となるように定める必要があり、例えば０．１μＦのような大きい容量になる。

このため、出力チャンネル数が数100を越えるマルチチャンネル出力ＣＣＤイメージセンサの場合には、ＣＣＤチップとＡＦＥチップに加えて、数100個の外付けのAC結合コンデンサＣｃが必要となり、現実的ではない。このため、図８に示すような回路構成を取ることでＡＣ結合用のコンデンサＣｃをＡＦＥチップに内蔵するという案も考えられるが、その場合には寄生容量の影響によりゲインロスを招かないように十分大きな容量（サイズも大きい）をチップ内に形成する必要が生じ、ＡＦＥチップの面積増大によりコストアップを招いてしまう。

上記の問題点はＣＣＤチップの出力の直流レベルが高いということに端を発しているので、ＣＣＤチップの出力の直流レベルを下げることができれば、ＣＣＤチップとＡＦＥチップとを直接電気的に接続することも可能となり、容量の大きいＡＣ結合用のコンデンサＣｃを不要にすることができる。

そこで、例えば特許文献１に開示された従来技術を採用することが考えられる。すなわち、ＣＣＤイメージセンサから出力される信号電荷をフローティングディフュージョンアンプにより電圧信号に変換した後、電圧−電流変換を行って電流として信号を出力し、この電流信号に対して相関二重サンプリング(CDS)の信号処理を施してからＡ／Ｄ変換を行う。

この技術を用いる場合には、ＣＣＤチップから信号を電流として出力する出力端子の電圧を例えば３Ｖ以下の低い電圧に制御することが可能である。

しかし、特許文献１の従来技術においては、電圧−電流変換を行うためにＰチャネルのトランジスタを用いる必要があり、特許文献１の明細書中に記載されているように、「電流枯れ」の問題を回避する必要がある。そのため、レベルシフト回路とクリップ回路を設ける必要があり、ＣＣＤチップの回路規模が大きくなってしまう欠点がある。特にチャンネル数が数１００以上に及ぶ場合には、チップサイズヘの影響が看過できないほどになる。また、レベルシフト回路のシフト量をトランジスタの閾値電圧で決めるため、製造バラツキによる歩留まり低下の懸念も払拭出来ない。

また、例えば特許文献２や特許文献３には、ＣＭＯＳセンサを用いる場合に、信号を電流として出力すると共に、その電流出力端子を低い電位に固定して読み出す技術が開示されており、特に特許文献２には相関二重サンプリング(CDS)の信号処理についても開示されている。しかし、特許文献２や特許文献３はＣＭＯＳセンサに関する技術であり、この技術をそのままＣＣＤイメージセンサに適用することはできない。

特開２００６−２１７２４７号公報 特開２００３−２９８９４６号公報 特開２０００−３０７９５８号公報 再公表特許ＷＯ０３／１０７６６１号公報 特開平６−９７４１４号公報 特開２００６−１２９２２１号公報

例えば特許文献１に開示された従来技術のように、ＣＣＤチップから信号を電流として出力すれば、ＣＣＤチップの出力端子の直流電圧を低く抑えることができ、ＣＣＤチップとＡＦＥチップとを直接接続することも可能になる。しかし、この従来技術ではレベルシフト回路とクリップ回路を設ける必要があるため、ＣＣＤチップの回路規模が大きくなってしまう。

本発明は、並列に出力する信号のチャンネル数が非常に多い場合であっても、従来よりも簡単な構造で、ＣＣＤチップとＡＦＥチップとを接続することが可能な固体撮像装置を提供することを目的とする。

本発明の固体撮像装置は、複数の光電変換素子と、前記複数の光電変換素子の各々で発生した電荷を転送する電荷転送部と、前記電荷転送部で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路とを備える固体撮像装置であって、前記電荷転送部から転送されてきた電荷をその電荷量に応じた電圧に変換するＱ−Ｖ変換手段と、前記Ｑ−Ｖ変換手段で変換された電圧を電流に変換するコンデンサと、前記コンデンサの出力電位を一定に維持する電位制御手段とを備える。

本発明の固体撮像装置は、前記コンデンサが、前記光電変換素子、前記電荷転送部、及び前記Ｑ−Ｖ変換手段が形成された第１のチップ上に形成され、前記電位制御手段が、前記信号処理回路が形成された第２のチップ上に形成されている。

本発明の固体撮像装置は、前記コンデンサから出力される電流を電圧に変換するＩ−Ｖ変換手段を備える。

本発明の固体撮像装置は、前記Ｉ−Ｖ変換手段の機能と前記電位制御手段の機能とを兼ね備える１つの回路を有する。

本発明の固体撮像装置は、前記回路が積分型ＣＤＳ回路である。

本発明の固体撮像装置は、前記積分型ＣＤＳ回路が、その利得を決定する複数のコンデンサと、前記複数のコンデンサの接続状態を切り替えるスイッチとを備える。

本発明の固体撮像装置は、前記積分型ＣＤＳ回路の前記複数のコンデンサが、容量が大きい第１のコンデンサと、前記第１のコンデンサと比べて十分に容量が小さい前記第１のコンデンサの容量ばらつき補正用の第２のコンデンサとを含む。

本発明の固体撮像装置は、前記電荷転送部を複数備え、前記複数の電荷転送部毎に、前記Ｑ−Ｖ変換手段、前記コンデンサ、及び前記電位制御手段を備える。

本発明によれば、並列に出力する信号のチャンネル数が非常に多い場合であっても、従来よりも簡単な構造で、ＣＣＤチップとＡＦＥチップとを接続することが可能な固体撮像装置を提供することができる。

以下、本発明の実施形態について図面を参照して説明する。

本発明の固体撮像装置に関する具体的な１つの実施の形態について、図１〜図６を参照しながら以下に説明する。
図１は、図２に示した固体撮像装置の一部の回路に関する具体的な構成を示す電気回路図である。図２は、本実施形態における固体撮像装置の全体の構成を示すブロック図である。図３は、図１に示した電気回路の動作例を示す波形図である。図４は、図１に示した電気回路の動作例を示すタイムチャートである。図５は、図１に示した回路中のＣＤＳ回路に関する変形例（１）を示す電気回路図である。図６は、図１に示した回路中のＣＤＳ回路に関する変形例（２）を示す電気回路図である。

図２に示す固体撮像装置は、大きく分けて、ＣＣＤチップ１０とＡＦＥチップ２０とそれらを接続するチップ間接続部３０とで構成されている。

ＣＣＤチップ１０上には、垂直方向（Ｙ方向）及び水平方向（Ｘ方向）に向かって一定の間隔で二次元状に並べた多数のフォトダイオード（ＰＤ）１１が形成してある。それぞれのフォトダイオード１１は、光電変換素子であり、受光した光に応じた信号電荷を発生して蓄積する。また、各フォトダイオード１１の受光面の上方に分光用の光学フィルタを配置することにより、ＲＧＢ等に分光された各色に対応する信号電荷を得ることができる。

垂直方向（Ｙ方向）に並ぶ多数のフォトダイオード１１の列と列との間には、それぞれ垂直電荷転送部１２（１）、１２（２）、１２（３）、・・・が形成されている。それぞれの垂直電荷転送部１２は、矢印Ｙ方向に細長く延びるように形成されたＣＣＤ（Charge Coupled Device）である。各フォトダイオード１１で発生した信号電荷を隣接する位置にある垂直電荷転送部１２のチャネルに読み出した後、各垂直電荷転送部１２の電極に印加する電圧を制御することにより、各フォトダイオード１１で発生した信号電荷を矢印Ｙ方向に向かって順次に転送することができる。

なお、一般的なＣＣＤイメージセンサの場合には、信号電荷を垂直方向に転送する垂直電荷転送部（ＶＣＣＤ）の他に、水平方向に転送する水平電荷転送部（ＨＣＣＤ）が設けられるが、図２に示すＣＣＤチップ１０には水平電荷転送部は存在しない。

各列の垂直電荷転送部１２の下流側の端部１２ａには、列（カラム）毎に独立した多数のＱ−Ｖ変換部１３がそれぞれ接続されている。このＱ−Ｖ変換部１３は、例えばフローティングディフュージョンアンプ（ＦＤＡ）で構成されており、入力される信号電荷（Ｑ）に対応する電圧（Ｖ）を生成する。

垂直電荷転送部１２の列毎にＱ−Ｖ変換部１３が設けてあるので、列数と同じ数の多数の電圧信号が並列信号としてＣＣＤチップ１０から出力される。これらの電圧信号は、ＣＣＤチップ１０上に形成されているマイクロパッドＭＰ１を経由して外部のチップ間接続部３０に出力される。

ＣＣＤチップ１０の出力とＡＦＥチップ２０の入力とを接続するチップ間接続部３０は、これらを列毎に電気的に接続する手段であり、例えば狭ピッチのワイヤボンデイングなどが用いられる。

ＡＦＥチップ２０上にも、ＣＣＤチップ１０側の出力のマイクロパッドＭＰ１と同数の信号入力用のマイクロパッドＭＰ２が用意されており、チップ間接続部３０を介してＣＣＤチップ１０側のマイクロパッドＭＰ１と列毎に独立して電気的に接続されている。

ＡＦＥチップ２０上には、列数と同数の独立したＣＤＳ回路２１と、ＶＧＡ回路２２と、Ａ／Ｄ変換回路２３と、１つのデジタルマルチプレクサ２４とが形成されている。ＣＤＳ回路２１は、相関二重サンプリング（Correlated Double Sampling:CDS）処理を行う電気回路である。この相関二重サンプリングにより、ＣＣＤチップ１０側のフローティングディフュージョンアンプ（ＦＤＡ）のリセットノイズを取り除くことができる。ＶＧＡ回路２２は、利得が可変の増幅回路（Variable Gain Amp:VGA）である。Ａ／Ｄ変換回路２３は、アナログ信号をデジタル信号に変換する。

従って、ＣＣＤチップ１０の出力から列毎にチップ間接続部３０を介してＡＦＥチップ２０に入力された並列信号のそれぞれは、ＣＤＳ回路２１で相関二重サンプリング処理されてリセットノイズが取り除かれ信号成分のみが抽出され、ＶＧＡ回路２２で適切なレベルに増幅され、Ａ／Ｄ変換回路２３でデジタルデータに変換される。

デジタルマルチプレクサ（Digital MultiPlexer）２４は、多数のＡ／Ｄ変換回路２３の出力から列毎に独立した並列信号として入力される信号を同時に入力し、各列の信号を順次に切り替えて出力するので、各列の信号が時系列的に直列に並んだシリアル信号として、撮影した画像の１行分（Ｘ方向に並ぶ画素群）のデジタルデータがデジタルマルチプレクサ２４から出力される。また、各フォトダイオード１１からの信号電荷の読み出しと、各垂直電荷転送部１２におけるＹ方向の信号電荷の転送とを繰り返すことにより、全てのフォトダイオード１１に対応する画素データをデジタルマルチプレクサ２４から読み出すことができる。

図２に示したＣＣＤチップ１０の出力回路の近傍からＡＦＥチップ２０の入力回路の近傍までの範囲に関する１チャンネル（１列）分の回路４０の詳細が図１に示されている。

図１に示すように、ＣＣＤチップ１０の出力回路には、信号電荷を電圧信号に変換するＱ−Ｖ変換部１３が設けてあり、その出力に電圧信号を電流信号に変換するＶ−Ｉ変換部１４が接続してあり、Ｖ−Ｉ変換部１４の出力がチップ間接続部３０を経由してＡＦＥチップ２０の入力と接続されている。

Ｑ−Ｖ変換部１３は、例えば周知のフローティングディフュージョンアンプ（Floating Diffusion Amp:FDA）であり、垂直電荷転送部１２から転送されてくる信号電荷の電荷量（Ｑ）に対応する電圧（Ｖ）を生成する。Ｑ−Ｖ変換部１３に設けられたダイオード１６は逆バイアスがかかった状態にあり、信号電荷を電圧に変えるキャパシタの機能を有している。また、ダイオード１６を構成するＰＮ接合のＮ型領域は電気的に浮遊状態になっているのでフローティングディフュージョン（ＦＤ）と呼ばれる。

垂直電荷転送部１２側から入力される信号電荷はダイオード１６のキャパシタに流入し電圧に変換される。また、ダイオード１６のキャパシタの信号電荷をリセットするためにトランジスタ１５が接続されている。すなわち、信号電荷が転送される直前に、トランジスタ１５のゲート（リセットゲート：ＲＧ）にＲＧパルスを印加することで、トランジスタ１５を導通させ、ダイオード１６の浮遊拡散層の電位をＲＤ電位にリセットする（図３のＴ_ＲＳ区間）。

その後、トランジスタ１５によるリセット動作を解除すると、浮遊拡散層はＲＧとＦＤの間の容量結合による電位変動やＲＧのチャンネル下に蓄積された電荷の再分布などで決まるフィードスルーレベルに出力が一旦下がる（図３のＴ_ＦＴ区間）。その後、信号電荷がＦＤに転送されると、転送された電荷量とＦＤの容量とで決まる信号電位分だけ下がった信号レベルに出力が変化し（図３のＴ_ＤＴ区間）、結果的にフィードスルーレベルと信号レベルの電位差が、信号出力として得られる。

ＦＤの電位変化に応じて得られる図３に示すような出力信号（Ｖ_ＯＳ）は、トランジスタ１７及び低電流源１８により構成される周知の緩衝増幅器（Source Follower Amp:SFA）によりインピーダンス変換されて外部に出力される。

なお、図２に示したＣＣＤチップ１０の場合には、水平方向の多数の画素の信号を並列信号として同時に出力するので、これらの信号の変化は比較的ゆっくりしているが、一般的なＣＣＤイメージセンサにおいては、水平電荷転送部（ＨＣＣＤ）を用いて直列信号として信号を出力するので、信号の変化は非常に高速になる。

従って、従来のＣＣＤイメージセンサの場合には、出力端子の寄生容量による帯域低下の影響を避けるため、例えば図７に示されるようにＳＦＡを多段に接続し、段階的にインピーダンスを下げる必要がある。

しかし、図２に示したＣＣＤチップの場合には、後述のようにＳＦＡの出力を直接外部に出力することが無いため、図１に示す回路４０のように１段のＳＦＡだけで十分である。また、数100チャンネルのパラレル出力のため帯域的な制限が緩いことから、図１に示す回路４０においてはＳＦＡの動作帯域を決めるバイアス電流も極端に絞って全体としての消費電力低下を図っている。

次に、ＣＣＤチップ１０とＡＦＥチップ２０とを接続するための特徴的な技術について説明する。
図１に示す回路４０においては、緩衝増幅器ＳＦＡの出力にＶ−Ｉ変換部１４であるコンデンサ１９が直列に接続され、コンデンサ１９の出力端がチップ間接続部３０を介してＡＦＥチップ２０の入力と接続されている。一方、ＡＦＥチップ２０の入力は、ＣＤＳ回路２１の構成要素である演算増幅器２１ａの負側入力（−）と接続されており、演算増幅器２１ａの正側入力（＋）には基準電圧源２１ｂが接続されている。また、演算増幅器２１ａの出力とその負側入力（−）との間はコンデンサ２１ｃ及びリセットスイッチ２１ｄを介して接続してある。つまり、演算増幅器２１ａはその出力から負帰還がかかるように構成されており、演算増幅器２１ａの負側入力（−）の電位と正側入力（＋）の電位とはほぼ等しくなる。また、基準電圧源２１ｂは一定の基準電圧（Ｖ_ＲＥＦ：例えば１．５Ｖ程度）を出力するので、演算増幅器２１ａの正側入力（＋）の電位は約１．５Ｖに固定され、負側入力（−）の電位も約１．５Ｖに維持される。

ＣＣＤチップ１０の出力側に接続されているコンデンサ１９の出力端は、ＡＦＥチップ２０側の演算増幅器２１ａの負側入力（−）と電気的に接続されているので、コンデンサ１９の出力端の電位も一定（約１．５Ｖ）になる。そのため、ＣＣＤチップ１０の出力とＡＦＥチップ２０の入力との間の信号線上においては電位が変化せず、コンデンサ１９の入力側の電圧Ｖ_ＯＳの変化は、電流Ｉ_ＯＳに変換されてＡＦＥチップ２０に入力される。

次に、図１に示す回路４０の動作について説明する。
前述のように、ＣＣＤチップ１０の緩衝増幅器ＳＦＡの出力には図３に示すような波形の電圧信号Ｖ_ＯＳが現れるが、必要な信号はフィードスルー(図３のＴ_ＦＴ区間)レベルと信号レベル(図３のＴ_ＤＴ区間)の電位差Ｖ_Ｄである。ＣＤＳ回路２１は、入力される信号から必要な信号成分である電位差Ｖ_Ｄを取り出すために相関二重サンプリングを実施する。

コンデンサ１９の出力側（ＡＦＥチップ２０に近い端部）は前述のように一定電位に維持されるので、ＣＣＤチップ１０の緩衝増幅器ＳＦＡの出力に現れる電圧信号Ｖ_ＯＳが変化すると、コンデンサ１９が電圧から電流への変換を実施し、電流Ｉ_ＯＳがコンデンサ１９の出力側に流れる。この電流Ｉ_ＯＳは次式で表される。

Ｉ_ＯＳ＝Ｃ１×｛ｄ（Ｖ_ＯＳ−Ｖ_ＲＥＦ）／ｄｔ｝＝Ｃ１×｛ｄＶ_ＯＳ／ｄｔ｝ ・・・（１）
Ｃ１：コンデンサ１９の静電容量

図１に示す回路の動作例が図４に示されている。図４には、ＣＣＤチップ１０の緩衝増幅器ＳＦＡが出力する電圧Ｖ_ＯＳと、コンデンサ１９から出力される電流Ｉ_ＯＳと、リセットスイッチ２１ｄを制御する信号φ１と、ＣＤＳ回路２１から出力される電圧信号Ｖ_ＣＤＳとの関係が示されている。なお、信号φ１については、ハイレベルでリセットスイッチ２１ｄが閉じ、ローレベルでリセットスイッチ２１ｄが開放するように構成してある。

図１に示す回路においては、Ｑ−Ｖ変換部１３のフローティングディフュージョンがリセットされるときの立ち上がりのタイミング（図４のＴ１）と、リセット状態からフィードスルーレベルヘの遷移部分のタイミング（図４のＴ２）では、ＣＤＳ回路２１のリセットスイッチ２１ｄを閉じておき、電流Ｉ_ＯＳを演算増幅器２１ａの出力側に逃がし、同時にかつコンデンサ２１ｃに蓄積する電荷を０にリセットする。このときには、演算増幅器２１ａがボルテージフォロワ回路を構成しているので、電圧信号Ｖ_ＣＤＳとして電圧Ｖ_ＲＥＦと同じ電圧(1.5V)が出力される。

一方、フィードスルーレベルから信号レベルヘ遷移する部分のタイミング(図４のＴ３)ではリセットスイッチ２１ｄを開放し、電流Ｉ_ＯＳをコンデンサ２１ｃに充電する(ただし状態遷移が終了するまではスイッチを閉じない。出力される電流を余すことなく信号に変換するため)。このときＣＤＳ回路２１の出力に現れる電圧Ｖ_Ｄ２は、緩衝増幅器ＳＦＡの出力の電圧信号Ｖ_ＯＳの電圧をＶ_Ｄ１とした場合に次式で表される。

Ｖ_Ｄ２＝Ｃ１×Ｖ_Ｄ１／Ｃ２ ・・・（２）
Ｃ２：コンデンサ２１ｃの静電容量

このように、ＣＤＳ回路２１は、リセットスイッチ２１ｄを開放している期間だけ信号電流を積分してコンデンサ２１ｃに蓄積し、蓄積した信号電流量に応じた電圧を出力する積分型ＣＤＳ回路となっている。

図１に示したＣＤＳ回路２１の構成に関する変形例が図５及び図６に示されている。
図５に示す変形例においては、コンデンサ５１とスイッチＳＷ１との直列回路と、コンデンサ５２とスイッチＳＷ２との直列回路と、コンデンサ５３とスイッチＳＷ３との直列回路とが図１のコンデンサ２１ｃの代わりに設けてある。各コンデンサ５１、５２、５３の静電容量は、それぞれ（０．５×Ｃ２）、（０．２５×Ｃ２）、（０．２５×Ｃ２）になっている。

すなわち、ＣＤＳ回路２１の電圧利得は、前記第（２）式のようにコンデンサ１９の静電容量Ｃ１と、コンデンサ２１ｃの静電容量Ｃ２との比率により定まるので、演算増幅器２１ａに接続する静電容量を切り替えれば利得を可変にすることができる。例えば、図５に示すＣＤＳ回路２１において、スイッチＳＷ１のみを閉じた状態にすれば、利得はＣ１／（０．５×Ｃ２）＝２（Ｃ１／Ｃ２）となり、スイッチＳＷ１及びＳＷ２を閉じれば利得は１．３３（Ｃ１／Ｃ２）となり、スイッチＳＷ１、ＳＷ２、ＳＷ３を全て閉じれば利得は（Ｃ１／Ｃ２）となるので、利得の可変幅が６ｄＢになる。

一方、図６に示す変形例においては、コンデンサ５４とスイッチＳＷ１との直列回路と、コンデンサ５５とスイッチＳＷ２との直列回路と、コンデンサ５６とスイッチＳＷ３との直列回路とが図１のコンデンサ２１ｃの代わりに設けてある。各コンデンサ５４、５５、５６の静電容量は、それぞれ（０．９×Ｃ２）、（０．１×Ｃ２）、（０．１×Ｃ２）になっている。従って、図６に示す変形例においても利得を小さい範囲で調整することができる。

一般に、同一チップ内に形成されるコンデンサの容量比は数パーセント以内と非常に高精度であるが、図１に示すＣＣＤチップ１０上のコンデンサ１９の静電容量Ｃ１とＡＦＥチップ２０上のコンデンサ２１ｃの静電容量Ｃ２のように、異なるチップ間では容量比が大きくばらつくことが予想される。そこで、図６に示したＣＤＳ回路２１のように、利得の微調整が可能な構成にすることで、製造工程における特性のばらつきの影響で生じる利得の変化を補正することが可能になる。

例えば、図６に示すＣＤＳ回路２１において、スイッチＳＷ１のみを閉じた状態にすれば、利得はＣ１／（０．９×Ｃ２）＝１．１（Ｃ１／Ｃ２）となり、スイッチＳＷ１及びＳＷ２を閉じれば利得は（Ｃ１／Ｃ２）となり、スイッチＳＷ１、ＳＷ２、ＳＷ３を全て閉じれば利得はＣ１／（１．１×Ｃ２）＝０．９（Ｃ１／Ｃ２）となるので、利得補正の可能な範囲が±１０％になる。

なお利得補正機能については必ずしもＣＤＳ回路２１で実現する必要はなく、個別に利得補正手段を持たせても良い。またＣＤＳ回路２１において、図５に示すような構成による利得可変機能と、図６に示すような構成による利得補正機能との両者を同時に実現してもよい。

図１に示した回路の利点について以下に説明する。
例えば、特許文献１のような従来技術の場合には、ＰＭＯＳを使ったＶ−Ｉ変換の手法であるため、レベルシフト回路などを追加する必要があるのに対し、図１に示す回路構成では、Ｖ−Ｉ変換部１４としてコンデンサ１９を追加するだけで済む。コンデンサ１９の出力側の電位を固定する回路としてＣＤＳ回路２１を利用することで、特別な回路を追加する必要はなくなる。また、従来技術では複数のトランジスタを追加する必要があるため、ノイズの増加が懸念されるが、図１に示す回路ではコンデンサ１９を追加するだけなのでノイズは発生せず、S／Nの観点で有利である。

また、図１に示す回路においては、ＣＤＳ回路２１が積分型であり、電流信号を積分するので、発生するノイズが平均化されて低減されることになり、S／Nの観点から優れている。

ＣＣＤチップ１０の出力からＡＦＥチップ２０の入力までの間には寄生容量が存在するため、この間で信号の発生に伴って電位が変化すると寄生容量に対する充放電が発生し、エネルギーが寄生容量で消費されることになり利得低下の原因になる。しかし、図１に示す回路ではＣＣＤチップ１０側に設けたコンデンサ１９の出力から電流として信号が出力されるので、ＣＣＤチップ１０の出力とＡＦＥチップ２０の入力との間で電位は変化せず、寄生容量の影響が生じないので利得が低下せず、高速化も可能である。

また、例えば図７、図８に示すように結合コンデンサＣｃを設ける場合には、この結合コンデンサＣｃと寄生容量とによってＣＣＤチップからの出力信号が容量分割されることになり利得の低下が発生するが、図１に示す回路ではＣＣＤチップ１０側に設けたコンデンサ１９の出力から電流として信号が出力されるので、寄生容量の影響を受けることはなく、利得の低下は防止される。

また、図１に示す回路においては、ＣＣＤチップ１０の出力とＡＦＥチップ２０の入力との間のインターフェイスの電圧が１．５Ｖ程度と低くなっているので、これらの間を単なる信号線（チップ間接続部３０）で直結することができる。例えば図８に示すような従来の構成では、寄生容量の影響により利得低下を招かないように十分に大きな容量がAC結合に必要であるが、図１に示す構成では電流モードで信号を読み出すので、インターフェイスの電圧の変化がなく、寄生容量の影響を受けないので、コンデンサ１９の容量は小さくすることができる。

またAC結合コンデンサ等には高耐圧特性が求められるが、例えば図８に示すような従来の構成では、ＡＦＥ（ＣＭＯＳ）側に容量を形成するため、高耐圧容量を作るには追加工程が必要となり、ウエハ製作コストが高くなると言う問題があった。しかし、図１に示す回路ではＣＣＤチップ１０側にコンデンサ１９を形成しているので、コスト高を招くことなく容易に高耐圧容量を作ることができる。すなわち、もともとCCDプロセスは耐圧が30V以上と高耐圧であるので、ＣＣＤチップ１０側の製造工程では、コスト高を招くことなく容易に高耐圧容量を作ることができる。

また、例えば図８に示すような従来の構成では、DCレストア回路や入力バッファ回路が必要であるが、図１に示す回路ではこれらは不要であるため、回路の簡素化、低面積化に有利である。

図２に示した固体撮像装置の一部の回路に関する具体的な構成を示す電気回路図である。 実施の形態における固体撮像装置の全体の構成を示すブロック図である。 図１に示した電気回路の動作例を示す波形図である。 図１に示した電気回路の動作例を示すタイムチャートである。 図１に示した回路中のＣＤＳ回路に関する変形例（１）を示す電気回路図である。 図１に示した回路中のＣＤＳ回路に関する変形例（２）を示す電気回路図である。 従来例の固体撮像装置に関する回路構成を示す電気回路図である。 従来例の固体撮像装置に関する回路構成を示す電気回路図である。

符号の説明

１０ ＣＣＤチップ
１１ フォトダイオード
１２ 垂直電荷転送部
１３ Ｑ−Ｖ変換部
１４ Ｖ−Ｉ変換部
１５ トランジスタ
１６ ダイオード
１７ トランジスタ
１８ 定電流源
１９ コンデンサ
２０ ＡＦＥチップ
２１ ＣＤＳ回路
２１ａ 演算増幅器
２１ｂ 基準電圧源
２１ｃ コンデンサ
２１ｄ リセットスイッチ
２２ ＶＧＡ回路
２３ Ａ／Ｄ変換回路
２４ デジタルマルチプレクサ
３０ チップ間接続部
４０ １チャンネル分の回路
５１〜５６ コンデンサ
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ

Claims (8)

1. 複数の光電変換素子と、前記複数の光電変換素子の各々で発生した電荷を転送する電荷転送部と、前記電荷転送部で転送された電荷に応じた信号に所定の信号処理を施す信号処理回路とを備える固体撮像装置であって、
   前記電荷転送部から転送されてきた電荷をその電荷量に応じた電圧に変換するＱ−Ｖ変換手段と、
   前記Ｑ−Ｖ変換手段で変換された電圧を電流に変換するコンデンサと、
   前記コンデンサの出力電位を一定に維持する電位制御手段とを備える固体撮像装置。
2. 請求項１記載の固体撮像装置であって、
   前記コンデンサが、前記光電変換素子、前記電荷転送部、及び前記Ｑ−Ｖ変換手段が形成された第１のチップ上に形成され、
   前記電位制御手段が、前記信号処理回路が形成された第２のチップ上に形成されている固体撮像装置。
3. 請求項１又は２記載の固体撮像装置であって、
   前記コンデンサから出力される電流を電圧に変換するＩ−Ｖ変換手段を備える固体撮像装置。
4. 請求項３記載の固体撮像装置であって、
   前記Ｉ−Ｖ変換手段の機能と前記電位制御手段の機能とを兼ね備える１つの回路を有する固体撮像装置。
5. 請求項４記載の固体撮像装置であって、
   前記回路が積分型ＣＤＳ回路である固体撮像装置。
6. 請求項５記載の固体撮像装置であって、
   前記積分型ＣＤＳ回路が、その利得を決定する複数のコンデンサと、前記複数のコンデンサの接続状態を切り替えるスイッチとを備える固体撮像装置。
7. 請求項６記載の固体撮像装置であって、
   前記積分型ＣＤＳ回路の前記複数のコンデンサが、容量が大きい第１のコンデンサと、前記第１のコンデンサと比べて十分に容量が小さい前記第１のコンデンサの容量ばらつき補正用の第２のコンデンサとを含む固体撮像装置。
8. 請求項１〜７のいずれか１項記載の固体撮像装置であって、
   前記電荷転送部を複数備え、
   前記複数の電荷転送部毎に、前記Ｑ−Ｖ変換手段、前記コンデンサ、及び前記電位制御手段を備える固体撮像装置。

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