JP2018023143A - 撮像素子、及び撮像装置 - Google Patents

Abstract

【課題】画素アレイの画素列に対応して設けられている複数の信号出力端子を、画素アレイの画素列の間隔より広い間隔で配置することができる撮像素子及び撮像装置を提供する。【解決手段】複数の画素が２次元行列状に配置された画素アレイ（１１）と、前記画素アレイ（１１）の画素列に対応して設けられ、前記画素列内の画素の信号を出力する複数の信号出力端子（５１）と、を備え、前記複数の信号出力端子（５１）は、前記画素アレイの列方向において所定数の信号出力端子（５１）を組として配置されており、前記所定数の信号出力端子の組は、前記画素アレイ（１１）の行方向に配置される。【選択図】図２

Description

本発明は、撮像素子及び撮像装置に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の撮像素子（CMOSセンサ）を備えた撮像装置では、高精細画像を撮像することが必要とされている。撮像装置において、高精細画像を撮像するために複数の撮像素子（半導体装置）を組み合わせて多画素化されたものがある（たとえば、特許文献１参照）。また、そのような撮像素子においては、画素アレイ部のカラム（列）ごとにアナログデジタル変換器（カラムADC）とプリアンプなどを含む信号処理部を同一の半導体基板内に備え、高速処理を行うものがある。

特開平９−３２６４７９号公報

このような撮像装置において、画素アレイ部を備える複数の撮像素子（半導体装置）を組み合わせて構成するのではなく、画素アレイ部を一体化して形成することにより、画素アレイ部の構造を簡素化できる。その反面、一体化して形成することにより多画素化された画素アレイ部では、出力する画像情報の情報量が増加する。そのため、画素アレイ部からの信号を出力する信号処理部では、画像情報の転送速度を高速化することが必要である。このように、画素アレイ部を一体化して形成した場合には、転送速度が高速化されることになる。そのため、撮像素子の消費電力が増大する。

なお、一体化して形成した撮像素子における半導体装置あたりの消費電力を低減させるために、画素アレイ部と、画素アレイ部の信号を処理する信号処理部とに分離して、それぞれ異なる半導体装置として構成してもよい。これにより、画素アレイ部と信号処理部の消費電力を、半導体装置ごとに分散することができる。
このように、画素アレイ部と信号処理部とを分離している場合、画素アレイ部を備えている撮像素子は、信号処理部を備えている半導体装置に高精細の画像情報を転送することになる。ここで、撮像素子が備える画素アレイ部が、行と列によるマトリクス構造を有するものであることから、撮像素子は、その画像情報を転送する場合、多画素化された画素アレイ部から、並列に設けられている多くの信号線を通じて画像情報を出力することが必要とされる。

しかしながら、画素アレイ部から、並列に設けられている多くの信号線を通じて画像情報を出力するために、各信号の信号出力端子の数が増大してしまう。そのため、面積が制限される撮像素子の限られた大きさでは、増大した信号出力端子を配置することができない。このように、撮像素子において、多画素化された画素アレイ部を分離して構成すると、撮像素子における信号出力端子の配置間隔が狭くなり、配置することが困難になるという問題がある。
本発明は、上記問題を解決すべくなされたもので、その目的は、画素アレイの画素列に対応して設けられている複数の信号出力端子を、画素アレイの画素列の間隔より広い間隔で配置することができる撮像素子及び撮像装置を提供することにある。

上記問題を解決するために、本発明は、入射した光により第１信号を第１信号線に出力する第１画素と、入射した光により第２信号を第２信号線に出力する第２画素と、入射した光により第３信号を第３信号線に出力する第３画素と、前記第１画素、前記第２画素及び前記第３画素とドライバとを接続する配線と、前記第１信号線に接続される第１端子と、前記第２信号線に接続される第２端子と、前記第３信号線に接続される第３端子と、を備え、前記第２画素及び前記第３画素は、前記第１画素から第１方向に前記第２画素及び前記第３画素の順に配置され、前記第２端子は、前記第１方向と交差する第２方向において、前記第１画素と前記第１端子との間隔よりも前記第２画素から離れた位置に配置され、前記第３端子は、前記第２方向において、前記第２画素と前記第２端子との間隔よりも前記第３画素から離れた位置に配置される撮像素子である。

また、本発明は、入射した光により第１信号を第１信号線に出力する第１画素と、入射した光により第２信号を第２信号線に出力する第２画素と、入射した光により第３信号を第３信号線に出力する第３画素と、前記第１画素、前記第２画素及び前記第３画素とドライバとを接続する配線と、前記第１信号線に接続される第１端子と、前記第２信号線に接続される第２端子と、前記第３信号線に接続される第３端子と、を備え、前記第２画素は、第１方向において前記第１画素及び前記第３画素の間に配置され、前記第２画素と前記第２端子との間隔は、前記第１方向と交差する第２方向において、前記第１画素と前記第１端子との間隔よりも長く、前記第３画素と前記第３端子との間隔は、前記第２方向において、前記第２画素と前記第２端子との間隔よりも長い撮像素子である。

また、本発明は、上述のいずれかの撮像素子の撮像装置である。

本発明によれば、画素アレイの画素列に対応して設けられている複数の信号出力端子を、画素アレイの画素列の間隔より広い間隔で配置することができる撮像素子及び撮像装置を提供できる。

本発明の実施形態に係る撮像装置の構成図である。 本実施形態における撮像装置の概略回路構成を示すブロック図である。 信号処理チップ間の接続を示す概略ブロック図である。 従来型の接続端子の配列を示す図である。 本実施形態における接続部の構成の一態様を示す鳥瞰図である。 本実施形態における接続端子の配列の一態様を示す図である。 本実施形態における接続端子の配列を示す図である。 本実施形態における接続端子の配列の一態様を示す図である。 本実施形態における接続端子の配列の一態様を示す図である。

（撮像装置に要求される性能と機能分割）
本実施形態の撮像装置に必要とされる性能及び機能分割の一例について説明する。
たとえば、動画像の撮影処理、或いは、高速撮影処理に適用可能なCMOSセンサを実現するためには、光センサ部（画素）と、光センサ部で変換した信号を処理するデジタル信号処理部とをそれぞれ最適な構成とするには、それぞれに対して定められる異なる要求性能に対応させて、それぞれを最適化することが必要となる。光センサ部の最適化については、ローノイズでダイナミックレンジを広くするために電源電圧を高めることが必要になる。デジタル信号処理部の最適化については、高速処理と低消費電力を実現するために電源電圧を低くした微細なトランジスタを使用した高速動作が可能なデジタル回路が必要になる。それらを1チップかつ同一プロセスで実現しようとすると、複雑な製造プロセス工程とプロセス制御とを必要とすることから高価なチップになり実現が困難である。

また、1チップかつ同一プロセスで構成して、光センサ部の性能を確保することをデジタル信号処理部の性能を確保することより優先した場合には、デジタル信号を処理するデジタル信号処理部の性能の低下や、高速処理に必要とされる微細なプロセスを選択できないという問題が発生し、デジタル信号処理部の面積増大、消費電力増大を招くことになる。このように、1チップかつ同一プロセスで構成する場合は、いずれか一方の要求性能を優先させることが必要になる。
ところで、複数の半導体を組み合わせて構成したマルチチップモジュールとする技術がある。そのマルチチップモジュールは、異なるプロセスでつくられた半導体チップを同一基板上にベアチップの状態で実装することができる。それゆえ、マルチチップモジュールでは、それぞれのプロセスの特徴を生かして、全体の性能を向上させることができる。
以下、本実施形態では、マルチチップモジュール化することにより、撮像装置の高画素化・処理の高速化を実現する一態様を示す。

（第１実施形態）
以下、本発明による撮像装置について、図面を参照して説明する。
図１は、本実施形態に係る撮像装置の構成図である。
図１（ａ）は、撮像装置の正面図であり、図１（ｂ）は、撮像装置の側面図である。
図１に示される撮像装置１は、信号処理チップ２、信号処理チップ３、センサチップ４、及び、ガラス基板２１を備えている。
この図１（ａ）において、撮像装置１のガラス基板２１の表面を正面視した状態で、信号処理チップ２は、センサチップ４の上方に配置され、信号処理チップ３は、センサチップ４の下方に配置される。
また、図１（ａ）において、センサチップ４に設けられるセンサアレイ部は、２次元に配列される画素の配置方向について、上下方向を列方向とし、左右方向を行方向とする。
ガラス基板２１は、光を透過する材質（透過性の材質）で形成されており、その表面には、信号処理チップ２、信号処理チップ３、センサチップ４などを接続する配線が設けられている。

信号処理チップ２、信号処理チップ３、センサチップ４は、接合領域２２において、それぞれ、ガラス基板２１表面に設けられた接続端子に接合される。接合領域２２は、接続端子の配置密度が高い接合領域２２Ｎと、接続端子の配置密度が低い接合領域２２Ｗとを備える。接合領域２２Ｎでは、信号処理チップ２とセンサチップ４とが、また、信号処理チップ３とセンサチップ４とが接続される。接合領域２２Ｗでは、信号処理チップ２から配線部材２３に接続され、信号処理チップ３から配線部材２３に接続される。この配線部材２３は、ガラス基板２２に信号を入出力する配線用のフレキシブル配線部材（FPC）などである。
また、センサチップ４は、画素アレイが設けられている面を、ガラス基板２３に向けて配置されており、画素アレイは、ガラス基板２３を透過した入射光を受光する。

図２は、本発明の実施形態に係る撮像装置の概略回路構成を示すブロック図である。図１と同じ構成には、同じ符号を附す。
撮像装置１は、信号処理チップ２，信号処理チップ３、センサチップ４を備えている。
信号処理チップ２と信号処理チップ３とセンサチップ４は、それぞれガラス基板２１の表面に設けられた接続端子に接続されている。
信号処理チップ２は、ADCアレイ５、デジタル出力バス６、デジタル小振幅差動出力回路７、それらの制御回路８、各部回路のバイアス回路９を備える。
ADCアレイ５は、複数のアナログデジタル変換器（ADC）を備え、それぞれのADCが並列処理をする。
信号処理チップ３が備える回路ブロックの構成は、信号処理チップ２と同様であり、後で説明するように制御回路１０を備えている点が異なっている。
センサチップ４は、２次元に画素が配置された画素アレイ１１、画素駆動ドライバ１２、この図２おいて画素アレイ１１の上下に配置されたカラムプリアンプ１３，画素駆動ドライバ１２の駆動制御バス１４、各部回路へのバイアス電圧、電流を供給するセンサバイアス回路２０を備えている。

以下、実際の撮像動作に沿って、各部の動作を説明する。
画素アレイ１１は、信号処理チップ２に搭載される制御回路８と、信号処理チップ３に搭載される制御回路１０との内のいずれか、もしくは両方において生成される制御信号に応じて制御される。画素アレイ１１は、制御回路８と制御回路１０とのいずれか、もしくは両方からの制御信号が駆動制御バス１４から画素駆動ドライバ１２に供給される。画素駆動ドライバ１２は、複数の行線が出力端子に接続されており、供給された制御信号に応じて選択される行線に、その行線に対応する画素を選択する選択信号を出力する。画素駆動ドライバ１２は、同じ行線に接続され、同じ選択信号が供給される複数の画素を、1ライン（１列）ごとに選択する。列ごとに選択された画素は、それぞれ信号を出力し、それぞれの列ごとに並列にカラムプリアンプ１３に供給する。

カラムプリアンプ１３は、カラム（列）線の個数分あり、たとえば、図２において、奇数番目のカラム線では画素アレイ１１の上方に配置され、偶数番目のカラム線では画素アレイ１１の下方に配置される。
カラムプリアンプ１３は、各画素からの信号（画素信号）を必要なゲインにより増幅する。増幅された画素信号が、センサチップ４のカラムプリアンプ１３から、信号処理チップ２又は信号処理チップ３に出力される。センサチップ４から出力される増幅された画素信号は、各画素において検出された光量に基づいて変換されたアナログ信号である。
また、増幅された画素信号は、ガラス基板２１にある接合領域２２Ｎにおいて信号処理チップ２に、接合領域２２Ｎにおいて信号処理チップ３に、それぞれカラムに対して並列に入力される。
信号処理チップ２（３）では、制御回路８（１０）によって生成された制御信号に従って、上記のカラムごとに出力された「増幅された画素信号」は、ADCアレイ５によってアナログデジタル変換される。ADCアレイ５は、制御回路８（１０）によって制御される予め定められた順番に従って制御され、デジタル出力バス６を通じて変換したデジタル信号を出力する。ADCアレイ５から出力されたデジタル画素信号を、デジタル小振幅差動出力回路７が出力する。

この図２において、デジタル小振幅差動出力回路７は、信号処理チップ２（３）に１個（１レーン）配置されているが、必要な画素出力速度に応じて複数個（複数レーン）配置されていてもよい。その場合、複数個配置されたデジタル小振幅差動出力回路７は、制御回路８（１０）によって、出力順を切り替える制御が行われ、それぞれのデジタル小振幅差動出力回路７から信号が出力される。
なお、信号処理チップ２、３は、アナログデジタル変換のみでなく必要に応じて、より高度なデジタル演算を実行する信号処理回路を内蔵し、データのオフセット値の付加、フィキストパターンノイズ（FPN）の減算補正、ADCアレイ５内の複数ADCの変換誤差のばらつきを補正する演算を施すこともできる。

次に、図３を参照し、複数の信号処理チップの連動動作の例を説明する。
図３は、複数の信号処理チップ間の接続を示す概略ブロック図である。
信号処理チップ２内の制御回路８は、専用制御信号２５の入力を受けるシステムコントローラ７１、ADCコントローラ７３、画素アレイタイミングコントローラ７５を備える。
また、信号処理チップ３内の制御回路１０は、専用制御信号２６の入力を受けるシステムコントローラ７２、ADCコントローラ７４、画素アレイタイミングコントローラ７６を備える。
画素アレイタイミングコントローラ７５、７６は駆動制御バス１４と同期信号線１５で接続されている。

制御回路８、制御回路１０は、共通する回路ブロックを備えており、それぞれの入力に接続される専用制御線２５、２６の設定よって、それぞれ別の動作をする。
たとえば、システムコントローラ７１、７２、ADCコントローラ７３，７４、画素アレイタイミングコントローラ７５、７６は、マスターモードとスレイブモードを選択する設定により、それぞれの設定に応じて機能することができる。
たとえば、専用制御線２５によって、信号処理チップ２内の制御回路８の各部はマスターモードに設定され、信号処理チップ３内の制御回路１０の各部はスレイブモードに設定されているとする。

その場合、駆動制御バス１４は、マスターモードに設定されている制御回路８における画素アレイタイミングコントローラ７５によって制御される。それと同時に画素アレイタイミングコントローラ７５が同期信号線１５を制御する。ADCコントローラ７３は、システムコントローラ７１からの指令と画素アレイタイミングコントローラ７５からのタイミング制御に従って、専用信号線２５内のクロックに同期してADCアレイ制御信号（Cont.ADC_N）を出力し、ADCアレイを制御する。システムコントローラ７１は、同じく画素アレイタイミングコントローラ７５によるタイミング制御に従って、専用信号線２５を介して供給されるクロックに同期させた制御信号（Cont.Output_N）を生成する。システムコントローラ７１は、生成した制御信号（Cont.Output_N）によってデジタル出力バス６、デジタル小振幅差動出力回路７を制御する。

また、スレイブモードに設定されている制御回路１０における画素アレイタイミングコントローラ７６は、制御バス１４には信号を出力せず、制御バス１４から信号の供給を受けるスレイブモードによって制御される。画素アレイタイミングコントローラ７６は、制御バス１４から供給される制御信号と同期信号線１５から供給される同期信号とに従って、ADCコントローラ７４とシステムコントローラ７２の制御信号を生成して出力する。ADCコントローラ７４は、システムコントローラ７２と画素アレイタイミングコントローラ７６の制御に従って、制御信号線２５を介して供給されるクロックに位相をあわせてDCアレイ制御信号（Cont.ADC_S）を生成する。システムコントローラ７１は、生成したDCアレイ制御信号（Cont.ADC_S）によりADCアレイを制御する。システムコントローラ７２は、同じく画素アレイタイミングコントローラ７６からのタイミング制御に従って、専用信号線２５を介して供給されるクロックに同期させて位相を調整した制御信号（Cont.Output_S）を生成する。システムコントローラ７１は、生成した制御信号（Cont.Output_S）によってデジタル出力バス６、デジタル小振幅差動出力回路７を制御する。

以上の説明では、制御回路８がマスターモード、制御回路１０がスレイブモードに設定する場合を説明したが、動作モードの設定を入れ替えることにより、制御方法を全く逆にすることができ、制御回路１０をマスターモード、制御回路８をスレイブモードとして動作させることも可能である。
また、検査などでチップ単体の動作をさせるときには、それぞれをマスターモードで単体動作させる。
また、回路や制御関係は複雑になるが、制御回路８、制御回路１０の各部を別々にマスターとスレイブにすることも可能である。

次に、図４から図７を参照し、以上に示した撮像装置１を複数の信号処理チップ２，３とセンサチップ４に分割して構成する場合において、複数の信号処理チップ２，３とセンサチップ４の間を接続する接続部の構成について説明する。

最初に、従来型のセンサチップにおける画素の間隔と信号線の間隔について説明する。
図４は、従来型の接続端子の配列を示す図である。
この図４にはセンサチップ４において画素アレイに設けられている各画素を「○」印で示す。各画素は、２次元に配列されており、行方向に沿って並べて配置される間隔を画素ピッチ「ＰＰ」で示す。各画素は、それぞれに対応して設けられている列信号線に信号を出力する。ここでは、１列ごとに信号を転送する方向が異なる場合を例としているので、同一方向に出力する信号数は、列方向に並んだ画素の数の半分にすることができる。

図４（ａ）では、接続端子を、列信号線が並べて配置される方向に沿って一列に並べて配置した「単列配置」型の配置を示している。この図に示されるように、接続端子の間隔（端子ピッチ「ＣＰ１」）としては，画素ピッチの２倍（２ＰＰ）の間隔を確保することができる。
また、図４（ｂ）では、接続端子を、列信号線が並べて配置される方向に沿って交互にずらして、２列に並べて配置した「千鳥配列」型の配置を示している。この図に示されるように、接続端子の間隔（端子ピッチ「ＣＰ２」）としては，画素ピッチの４倍（４ＰＰ）の間隔を、すなわち、「単列配置」型の配置の場合の端子ピッチＣＰ１の２倍の間隔を確保することができる。

接続端子の間隔は、ガラス基板２１と、ガラス基板２１上に配置するセンサチップ４などを定められた位置に調整して配置する要求精度などの限界により、間隔を狭めることが制限される。
一方、センサチップ４の画素アレイ上に配置される画素の画素ピッチは、半導体の製造プロセスの要求精度などの限界により、間隔を狭めることが制限される。
さらに、センサチップ４が出力する画像を高精細化するには、多画素化が必要とされる。センサチップ４の面積を拡大することが困難である場合、限られた面積の中で多画素化することが必要とされる。そのため、センサチップ４では、さらに画素ピッチを狭めることが必要とされる。このような要求に対して、上記の「単列配置」型や「千鳥配列」型の配置方法では、センサチップ４などを取り付ける位置の要求精度を満たすことが困難である。
このように、従来の構成のままでは、センサチップ４をさらに多画素化することにより、得られる画像を高精細化することが困難な状況となっている。以下、上記に示したような画像の高精細化に対応する実施態様について説明する。

図５は、本実施形態における接続部の構成の一態様を示す鳥瞰図である。
この図５には、ガラス基板２１に接続される信号処理チップ３とセンサチップ４とが示されている。また、この図５では、説明のために、ガラス基板２１に対する信号処理チップ３とセンサチップ４の間隔を拡大して示している。

センサチップ４において、複数の画素が２次元行列状に配置された画素アレイの画素列に対応する信号線（複数の信号線）と、その信号線に対応して設けられている信号出力端子５１とが示されている。
その信号線の一端には、同じ画素列に対応して設けられている画素からの信号を出力する複数の信号出力端子５１がそれぞれ設けられている。また、その信号線の図示されていない他端には、画素アレイにおける画素がそれぞれ対応して設けられている。
各信号出力端子５１は、画素アレイの列方向において所定数の信号出力端子５１を組とする信号出力端子群５１Ｇを形成して配置されている。

この図５に示される場合では、各信号出力端子群５１Ｇは、４個の信号出力端子５１をそれぞれ備えている。信号出力端子群５１Ｇでは、４個の信号出力端子５１が画素アレイの列方向に沿って、間隔ｄずつ隔てて並べて配置される。
また、信号出力端子群５１Ｇ（信号出力端子の組）は、画素アレイの行方向に沿って、所定の組数が順に並べて配置される。その所定の組数は、信号出力端子５１Ｇに対応して設ける信号線の数を、組あたりに設けられる信号出力端子の数で除算した結果（商）になる。このように、信号出力端子群５１Ｇ（信号出力端子の組）を形成することにより、信号出力端子群５１Ｇを、画素列のピッチを所定数で乗算した間隔で画素アレイの行方向に配列することができる。

ガラス基板２１の表面には、接続端子６１（第１接続端子）が信号出力端子５１に対応してそれぞれ設けられる。各接続端子６１は、対応して設けられた信号出力端子５１にそれぞれ接続される。また、信号出力端子群５１Ｇに含まれる信号出力端子５１に対応して設けられた各接続端子６１は、信号出力端子群５１Ｇに対応して、接続端子６１の組を形成する。その組を接続端子群６１Ｇとして示す。
また、接続端子６３（第２接続端子）が、接続端子６１（第１接続端子）に対応してそれぞれ設けられる。それぞれ対応する接続端子６１（第１接続端子）と接続端子６３（第２接続端子）とが、信号線６５によって接続される。

接続端子６３（第２接続端子）は、対応して設けられる信号処理チップ３における信号端子５３とそれぞれ接続される。
また、各接続端子６３は、対応して設けられた信号端子５３を含む信号端子群５３Ｇに対応する組を形成する。その組を接続端子群６３Ｇとして示す。
たとえば、接続端子６３（第２接続端子）は、接続端子６１（第１接続端子）と同様な配置構成とすることができる。
各信号線６５は、隣接する接続端子群６１Ｇ（第１接続端子の組）の間を通して配置される。また、各信号線６５は、隣接する接続端子群６３Ｇ（第２接続端子の組）の間を通して配置される。

図６は、本実施形態における接続端子の配列の一態様を示す図である。図５に示した構成と同じ構成には同じ符号を附す。
この図６には、ガラス基板２１の表面を平面視した接続端子と配線パタンが示されている。
接続端子群６１Ｇと接続端子群６３Ｇは、それぞれ対応して設けられており、それぞれ信号線６５によって互いに接続されている。対応する接続端子群６１Ｇと接続端子群６３Ｇとは、それぞれ行方向にオフセットされた位置に配置される。
接続端子群６１Ｇは、４個ずつ接続端子６１を備える。接続端子群６３Ｇは、４個ずつ接続端子６３を備える。この図６には、接続端子群６１Ｇ及び接続端子群６３Ｇが、行方向に並べて４組示されている。

この図では、接続端子群６１Ｇにおける各接続端子６１は、接続端子６１ａ，ｂ，ｃ，ｄとして区別する。接続端子群６３Ｇにおける各接続端子６３は、接続端子６３ａ，ｂ，ｃ，ｄとして区別する。
接続端子６１ａは、接続端子６３ａと信号線６５ａによって接続される。接続端子６１ｂは、接続端子６３ｂと信号線６５ｂによって接続される。接続端子６１ｃは、接続端子６３ｃと信号線６５ｃによって接続される。接続端子６１ｄは、接続端子６３ｄと信号線６５ｄによって接続される。

接続端子群６１Ｇと接続端子群６３Ｇは、それぞれセンサチップ４と信号処理チップ３に対応して設けられており、接続端子群６１Ｇにおける接続端子６１ａ，ｂ，ｃ，ｄの中では、接続端子６１ｄが、信号処理チップ３に最も近い位置に配置される。接続端子６１ｃ，ｂ，ａは、接続端子６１ｄから遠ざかる方向に順にそれぞれ間隔ｄずつ隔てて配置される。
接続端子群６３Ｇにおける接続端子６３ａ，ｂ，ｃ，ｄの中では、接続端子６３ａが、センサチップ４に最も近い位置に配置される。接続端子６３ｂ，ｃ，ｄは、接続端子６３ａから遠ざかる方向に順にそれぞれ間隔ｄずつ隔てて配置される。
このように、接続端子群６１Ｇと接続端子群６３Ｇとの接続において、各接続端子６１を並べた順に応じて、接続端子６１をそれぞれ並べた方向に、接続端子６１に対応する接続端子６３を順に並べた状態に形成されている。

信号線６５は、並行に並べて配置を配置され、隣接する接続端子群６１Ｇの間及び接続端子群６３Ｇの間を通して配置される。
信号線６５は、対応する接続端子群６１Ｇと接続端子群６３Ｇとが、行方向にオフセットされて配置されている隙間を通して配置される。
このような接続形態をとることにより、各信号線６５は、互いに接続されている接続端子６１から接続端子６３までの配線長がそれぞれ等しくなるようになっている。

図７は、本実施形態における接続端子の配列を示す図である。
この図７にはセンサチップ４において画素アレイに設けられている各画素を「○」印で示す。各画素は、２次元に配列されており、行方向に沿って並べて配置される間隔を画素ピッチ「ＰＰ」で示す。各画素は、それぞれ対応して設けられている列信号線に信号を出力する。本実施形態においては、１列ごとに信号を転送する方向が異なっており、異なる信号処理チップに信号を供給する場合を例としているので、同一方向に出力する信号数は、列方向に並んだ画素の数の半分にすることができる。

図７では、図５、図６に示したよう接続端子を配置した場合の、センサチップ４における画素の間隔と信号出力端子の間隔との関係について示している。
この図に示されるように、行方向の接続端子の間隔（端子ピッチ「ＣＰ３」）としては、画素ピッチの８倍（８ＰＰ）の間隔を確保することができる。
以上に示したように、本実施形態では、画素アレイ１１の画素列に対応して設けられている複数の信号出力端子５１を、画素アレイ１１の画素列の間隔より広い間隔で配置することができる。
また、多画素化された画素アレイ１１と、画素アレイ１１の信号を処理する信号処理部２、３とを分離して別の半導体装置として構成した場合であっても、接続領域２２Ｎにおける行方向の接続端子の間隔を画素ピッチに対して広くすることができる。これにより、センサチップ４（撮像素子）における信号出力端子５１を、画素アレイ１１の画素列の間隔より広い間隔で配置することが可能となる。
また、センサチップ４から出力される画素信号を信号処理チップ２、３に供給することができ、マルチチップモジュールとして形成される撮像装置１を提供することが可能となる。

（第２実施形態）
図８を参照し本実施形態の異なる態様について説明する。
図８は、本実施形態における接続端子の配列の一態様を示す図である。図５に示した構成と同じ構成には同じ数の符号を附し、接続端子群６１ＧBが接続端子群６１Ｇ（図５）に、接続端子群６３ＧBが接続端子群６３Ｇ（図５）に、信号線６５Bが信号線６５（図５）にそれぞれ対応する。
この図８には、ガラス基板２１の表面を平面視した接続端子と配線パタンが示されている。
接続端子群６１ＧＢと接続端子群６３ＧＢは、それぞれ対応して設けられそれぞれ信号線６５Ｂによって互いに接続されている。対応する接続端子群６１ＧＢと接続端子群６３ＧＢとは、それぞれ行方向にオフセットされた位置に配置される。
接続端子群６１ＧＢは、８個ずつ接続端子６１を備える。接続端子群６３ＧＢは、８個ずつ接続端子６３を備える。この図８には、接続端子群６１ＧＢと接続端子群６３ＧＢが、行方向に並べて３組示されている。

このように、本実施形態では、接続端子群６１ＧＢと接続端子群６３ＧＢでは、それぞれ８個ずつ接続端子６１と接続端子６３を備えることを特徴とし、接続端子群６１ＧＢと接続端子群６３ＧＢにそれぞれ含まれる接続端子の数が異なるが、前述の図５の場合と同様である。接続端子の数を４個から８個にしたことにより、行方向の接続端子の間隔ＣＰ４を、図５に示した間隔ＣＰ３の倍、すなわち画素ピッチＰＰの１６倍（１６ＰＰ）まで広くすることができる。
また、本実施形態の場合においても、第１実施形態と同様の効果を奏することができ、さらに、本実施形態の場合では、行方向の接続端子の間隔を拡大することができる。
なお、接続端子の数を、２のべき乗とすることにより、回路の構成を簡素化することができる。

（第３実施形態）
図９を参照し本実施形態の異なる態様について説明する。
図９は、本実施形態における接続端子の配列の一態様を示す図である。図５に示した構成と同じ構成には同じ数の符号を附し、接続端子群６１ＧCが接続端子群６１Ｇ（図５）に、接続端子群６３ＧCが接続端子群６３Ｇ（図５）に、信号線６５Cが信号線６５（図５）にそれぞれ対応する。
この図９には、ガラス基板２１の表面を平面視した接続端子と配線パタンが示されている。
接続端子群６１ＧＣと接続端子群６３ＧＣは、それぞれ対応して設けられ、それぞれ信号線６５Ｃによって互いに接続されている。対応する接続端子群６１ＧＣと接続端子群６３ＧＣとは、それぞれ行方向にオフセットされた位置に配置される。
接続端子群６１ＧＣは、４個ずつ接続端子６１を備える。接続端子群６３Ｇは、４個ずつ接続端子６３を備える。この図９においては、接続端子群６１ＧＣ及び接続端子群６３Ｇが、行方向に並べて４組示されている。

また、それぞれ信号線６５Ｃには、接続端子群６１ＧＣにおける接続端子６１と接続端子群６３ＧＣにおける接続端子６３との間に、インピーダンスを低減させるインピーダンス低減部６７Ｃが設けられている。
インピーダンス低減部６７Ｃは、信号線６５Ｃ（６５ａ，６５ｂ，６５ｃ，６５ｄ）のそれぞれに対応して設けられたインピーダンス低減部６７ａ、６７ｂ、６７ｃ、６７ｄであり、行方向に沿って並べて配置される。
このように、インピーダンス低減部６７Ｃを設けることにより、微細化された信号線６５Ｃにおけるインピーダンスの上昇を低減することができる。そして、接続端子群６１ＧＣと接続端子群６３ＧＣ間をアナログ信号により伝送する場合、伝送可能な信号の周波数帯域を広く確保することが可能となる。
以上に示した実施形態における構成とすることにより、センサチップ４及び撮像装置１は、多画素化された画素アレイ部１１を信号処理チップ２、３と分離して別の半導体装置として構成することができ、センサチップ４における信号出力端子５１を効率よく実装することが可能となる。
また、本実施形態の場合においても、第１実施形態と同様の効果を奏することができ、さらに、本実施形態の場合では、出力する画像信号を、より広帯域化することができる。

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の実施形態に示した撮像素子及び撮像装置において示された、画素数、信号数、接続端子数は、一実施態様を示したものに過ぎず、必要な所定の値に適宜定めることができる。

また、本実施形態では、センサチップ４から出力される信号について説明したが、センサチップ４を制御する制御信号及びタイミング信号について、センサチップ４に供給する場合についても、同様な接続端子の配置を行うことが可能となる。

１…撮像装置、４…センサチップ、１１…画素アレイ、５１…信号出力端子、５１Ｇ…信号出力端子群

Claims (15)

1. 入射した光により第１信号を第１信号線に出力する第１画素と、
   入射した光により第２信号を第２信号線に出力する第２画素と、
   入射した光により第３信号を第３信号線に出力する第３画素と、
   前記第１画素、前記第２画素及び前記第３画素とドライバとを接続する配線と、
   前記第１信号線に接続される第１端子と、
   前記第２信号線に接続される第２端子と、
   前記第３信号線に接続される第３端子と、を備え、
   前記第２画素及び前記第３画素は、前記第１画素から第１方向に前記第２画素及び前記第３画素の順に配置され、
   前記第２端子は、前記第１方向と交差する第２方向において、前記第１画素と前記第１端子との間隔よりも前記第２画素から離れた位置に配置され、
   前記第３端子は、前記第２方向において、前記第２画素と前記第２端子との間隔よりも前記第３画素から離れた位置に配置される撮像素子。
2. 前記第２方向における前記第１端子と前記第２端子との間隔は、前記第１方向における前記第１画素と前記第２画素との間隔よりも長い請求項１に記載の撮像素子。
3. 前記第２方向における前記第２端子と前記第３端子との間隔は、前記第１方向における前記第２画素と前記第３画素との間隔よりも長い請求項２に記載の撮像素子。
4. 前記第１端子は、前記第１信号をデジタル信号に変換するための第１変換部へ出力し、
   前記第２端子は、前記第２信号をデジタル信号に変換するための第２変換部へ出力し、
   前記第３端子は、前記第３信号をデジタル信号に変換するための第３変換部へ出力する請求項１から請求項３のいずれか一項に記載の撮像素子。
5. 前記第１信号線に出力された前記第１信号を増幅する第１増幅部と、
   前記第２信号線に出力された前記第２信号を増幅する第２増幅部と、
   前記第３信号線に出力された前記第３信号を増幅する第３増幅部と、を備え、
   前記第１端子は、前記第１増幅部により増幅された前記第１信号が出力され、
   前記第２端子は、前記第２増幅部により増幅された前記第２信号が出力され、
   前記第３端子は、前記第３増幅部により増幅された前記第３信号が出力される請求項１から請求項４のいずれか一項に記載の撮像素子。
6. 前記第１方向において前記第１画素及び前記第２画素の間に配置され、入射した光により第４信号を第４信号線に出力する第４画素と、
   前記第４信号線に接続される第４端子と、を備え、
   前記第１画素及び前記第４画素は、前記第２方向において前記第１端子及び前記第４端子の間に配置されている請求項１から請求項５のいずれか一項に記載の撮像素子。
7. 前記第１方向において前記第２画素及び前記第３画素の間に配置され、入射した光により第５信号を第５信号線に出力する第５画素と、
   前記第５信号線に接続される第５端子と、を備え、
   前記第２画素及び前記第５画素は、前記第２方向において前記第２端子及び前記第５端子の間に配置されている請求項６に記載の撮像素子。
8. 入射した光により第１信号を第１信号線に出力する第１画素と、
   入射した光により第２信号を第２信号線に出力する第２画素と、
   入射した光により第３信号を第３信号線に出力する第３画素と、
   前記第１画素、前記第２画素及び前記第３画素とドライバとを接続する配線と、
   前記第１信号線に接続される第１端子と、
   前記第２信号線に接続される第２端子と、
   前記第３信号線に接続される第３端子と、を備え、
   前記第２画素は、第１方向において前記第１画素及び前記第３画素の間に配置され、
   前記第２画素と前記第２端子との間隔は、前記第１方向と交差する第２方向において、前記第１画素と前記第１端子との間隔よりも長く、
   前記第３画素と前記第３端子との間隔は、前記第２方向において、前記第２画素と前記第２端子との間隔よりも長い撮像素子。
9. 前記第２方向における前記第１端子と前記第２端子との間隔は、前記第１方向における前記第１画素と前記第２画素との間隔よりも長い請求項８に記載の撮像素子。
10. 前記第２方向における前記第２端子と前記第３端子との間隔は、前記第１方向における前記第２画素と前記第３画素との間隔よりも長い請求項９に記載の撮像素子。
11. 前記第１端子は、前記第１信号をデジタル信号に変換するための第１変換部へ出力し、
    前記第２端子は、前記第２信号をデジタル信号に変換するための第２変換部へ出力し、
    前記第３端子は、前記第３信号をデジタル信号に変換するための第３変換部へ出力する請求項８から請求項１０のいずれか一項に記載の撮像素子。
12. 前記第１信号線に出力された前記第１信号を増幅する第１増幅部と、
    前記第２信号線に出力された前記第２信号を増幅する第２増幅部と、
    前記第３信号線に出力された前記第３信号を増幅する第３増幅部と、を備え、
    前記第１端子は、前記第１増幅部により増幅された前記第１信号が出力され、
    前記第２端子は、前記第２増幅部により増幅された前記第２信号が出力され、
    前記第３端子は、前記第３増幅部により増幅された前記第３信号が出力される請求項８から請求項１１のいずれか一項に記載の撮像素子。
13. 前記第１方向において前記第１画素及び前記第２画素の間に配置され、入射した光により第４信号を第４信号線に出力する第４画素と、
    前記第４信号線に接続される第４端子と、を備え、
    前記第１画素及び前記第４画素は、前記第２方向において前記第１端子及び前記第４端子の間に配置されている請求項８から請求項１２のいずれか一項に記載の撮像素子。
14. 前記第１方向において前記第２画素及び前記第３画素の間に配置され、入射した光により第５信号を第５信号線に出力する第５画素と、
    前記第５信号線に接続される第５端子と、を備え、
    前記第２画素及び前記第５画素は、前記第２方向において前記第２端子及び前記第５端子の間に配置されている請求項１３に記載の撮像素子。
15. 請求項１から請求項１４のいずれか一項に記載の撮像装置。

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