JP2015513813A - 高速画像化のための一体化されたマルチチャネルアナログフロントエンド及びデジタイザ - Google Patents

高速画像化のための一体化されたマルチチャネルアナログフロントエンド及びデジタイザ Download PDF

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Abstract

高速画像処理のためのモジュールは、画像を表す複数のアナログ出力を生成する画像センサと、複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を有する。それぞれのＨＤＤは、アナログ出力の所定のセットを並列に処理するように構成された集積回路である。ＨＤＤのそれぞれのチャネルは、１つのセンサアナログ出力を表す信号を調整するアナログフロントエンド（ＡＦＥ）と、調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）と、デジタル信号を較正及びフォーマットしてオフチップのデバイスへ伝送するデータフォーマットブロックとを有していてもよい。ＨＤＤ及び駆動電子回路は画像センサと１つのパッケージに組み合わされ、信号完全性及び高ダイナミックレンジを最適化し、同期したＨＤＤチャネルを用いることにより高データレートを実現する。複数のモジュールの組み合わせは、検査及び計測用途に最適化された、拡張性の高い画像化サブシステムを提供する。

Description

本発明は、時間遅延積分（ＴＤＩ）センサを用いた高速画像化（ハイスピードイメージング）に関し、特に、ＴＤＩセンサとともに使用して高密度デジタイザ（ＨＤＤ）を形成することが可能な、アナログフロントエンド（ＡＦＥ）及びアナログデジタル変換器（ＡＤＣ）に関する。
時間遅延積分（ＴＤＩ）は、移動する二次元対象物の連続画像を形成するための画像走査（イメージスキャニング）プロセスである。ＴＤＩシステムでは、画像光子（イメージフォトン）は、画素の二次元配列内で光電荷（フォトチャージ）に変換される。対象物が移動すると、この移動の軸と平行に、光電荷がセンサに沿って画素（ピクセル）から画素へとシフトする。光電荷シフト速度を対象物の速度と同期させることにより、ＴＤＩは、移動対象物上の固定位置で信号強度を積分して画像を生成すことができる。画像動きの速度を変えること及び移動の方向におけるより多くの／より少ない画素の供給により、全積分時間を規制することが可能である。ＴＤＩ検査システムは、ウエハ及び／又はレチクルの検査に用いることができる。
従来の検査システムは、長いトレースを介してプリアンプ及びアナログデジタル変換器（ＡＤＣ）装置を駆動するように、ＴＤＩセンサを構成する。これらの長いトレースは、ノイズ及び負荷を導入する場合があり、これらは、システム性能を不利に低下させ得る。信号レベルは、また、２つの連続するサンプルを減算することにより、デジタル領域中に得られる。この減算により、ＡＤＣの動作はサンプリング速度の２倍となり、また、信号対雑音比（ＳＮＲ）を低下させる熱及び量子化ノイズが増大する。更に、（画素のセットの並列読み出しにより生じる）大きいチャネル数と、高速ＴＤＩセンサに関連する高密度の要求特性により、一般に、基板の複雑性及びコストが上昇する。
したがって、高速画像化用途のためのコンパクトなマルチチャネルアナログフロントエンド及びデジタイザの必要性を生じる。
高速画像処理のためのモジュールは、画像センサ及び複数の高密度デジタイザ（ＨＤＤ）を有することができる。画像センサは、画像を表す複数のアナログ出力を生成することができる。一実施形態では、画像センサは、深紫外線（ディープウルトラバイオレット）から可視光までの波長範囲を感知することが可能な時間遅延積分（ＴＤＩ）センサを有することができる。ＨＤＤは、複数のアナログ出力を並行に処理することが可能である。各ＨＤＤは、集積回路として実施することができる。とりわけ、各ＨＤＤは、画像の一部を表すアナログ出力の所定のセットを並列に処理することが可能である。これらのＨＤＤは、高い信号対雑音比を維持しつつ、高い平均データレートを実現することができる。
ＨＤＤの各チャネルは、アナログフロントエンド（ＡＦＥ）及びアナログデジタル変換器（ＡＤＣ）を有することができる。ＡＦＥは、１つのセンサアナログ出力を表す信号（一実施形態では、差分信号）を調整することができる。ＡＤＣは、得られた調整された信号をデジタル信号に変換することができる。ＡＦＥは、スイッチ・アウト・キャパシタを有するプログラマブルゲイン増幅器（ＰＧＡ）を有することができる。一実施形態では、ＰＧＡは、いつスイッチ・アウト・キャパシタのそれぞれがＰＧＡの入力から切断されるかを決定するための複数のコンパレータを有することができる。
ＨＤＤの他の実施形態は、他の性能を向上させる特徴を有することができる。たとえば、データレートマルチプライヤ位相同期回路（ＰＬＬ：フェイズロックドループ）が、モジュール中に含まれ、全てのチャネル出力が位相同期される矩形波を提供するように構成され得る。ＡＦＥは、シングルエンド信号を差分信号に変換するように構成することができ、この差分信号は、基板ノイズに対する高い耐性を有し、また、信号のスイング（swing／振れ幅）を増大させて、システムの信号対雑音比（ＳＮＲ）を高める。ＡＦＥは、ダイナミックレンジを最適化するよう、オフセット制御を有する相関二重サンプリング（ＣＤＳ）回路も有することができる。ＣＤＳ回路のクロックは再構成可能であり、それによって１つのリセット及び複数の読み出しが可能になり、平均値の算出と、システムＳＮＲの増加とを提供する。ＨＤＤのデータフォーマットブロックは、ブラックレベル補正を提供するよう構成され得る。ＨＤＤは、データフォーマットブロックの出力を受信し、オフチップデバイスに出力データを伝送するための低電圧差動信号（ＬＶＤＳ）ブロックを、更に有してもよい。一実施形態では、各チャネルは、ＡＤＣをバイパスし、オフチップデバイスに調整された信号を提供するように結合されたアナログドライバを含み得る。
ＨＤＤは、較正（キャリブレーション）モード及びテストモードを有効／無効にするための制御ブロックを更に有していてもよい。一実施形態では、制御ブロックは、各ＡＤＣにランプ（ramp）信号を提供するランプ波発生器を有していてもよい。他の実施形態では、制御ブロックは、所定のランプ関数を各チャネルに導入して所定のランプ関数からの偏移（デビエイション：deviations）についてＨＤＤの出力ピンをモニタし、ＤＣ値を各チャネルに導入して各チャネルのノイズについてＨＤＤの出力ピンをモニタし、及び／又は、既知の信号パターンを各チャネルに導入してＨＤＤの出力ピンをモニタして既知の信号パターンの始期及び終期を決定するよう構成された自己テストロジックを含み得る。
ＨＤＤは、デジタル入力電圧、内部チップ電圧、周辺チップ電圧及び温度センサ電圧に選択的にアクセスしてモニタするセンサブロックも含み得る。このセンサブロックは、正確にオンチップ温度を測定することが可能な温度センサを含み得る。１つのパッケージに複数のＨＤＤダイ(dies)を設け得るため、センサブロックは、後でデバッグ目的に用いることができるＨＤＤパッケージの熱マップを生成するために使用され得る。
ＨＤＤは、汎用及びチャネル構成ビットをＨＤＤに提供するレジスタ制御ブロックを更に含み得る。レジスタ制御ブロックは、複数のＨＤＤの相互連結を好適に提供し得る。レジスタ制御ブロックのレジスタの構成ビットは、直列又は並列にプログラム／アクセスされ得る。
高速画像処理のためのシステムもまた記載される。このシステムは、上記のように構成される複数のモジュールを含み得る。複数のＨＤＤは、汎用及びチャネル構成ビットを選択的にＨＤＤに供給するよう接続され得る。システムは、画像センサ及び複数のＨＤＤを固定するためのパッケージを含み得る。これらのＨＤＤダイは、標準的な「バンプ」、すなわちフリップチップ技術、を介してパッケージに取り付けられ得る。一実施形態では、画像センサ及び複数のＨＤＤは、ワイヤーボンディングを用いて結合することが可能であり、パッケージは、パッケージ内蔵キャパシタを含む。これらのパッケージ内蔵キャパシタは、パッケージの全体的な接地方式の一部を形成し、好適に、高い信号完全性を維持し、ＨＤＤにおけるチャネルクロストークを最小化し得る。
ここに記載されるモジュール及びシステムは、高い信号完全性、全体の信頼性、並びに低い材料及び組立コストを実現し得る。
本発明の追加の機能及び関連する利点は、以下の図面及び詳細な説明に示される。
図１は、ローカル駆動及び信号処理回路を含む例示的なＴＤＩセンサモジュールの上面図を示す。 図２は、ＴＤＩセンサモジュールの例示的なモジュラーアレイを示す。 図３は、ＴＤＩセンサモジュールを用いる例示的な検査技術を示す。 図４は、ＴＤＩセンサモジュールの処理回路の一部を形成する例示的な２つの高密度デジタイザの入力及び出力を示す。 図５は、ＨＤＤの機能ブロック図を示す。 図６Ａおよび図６Ｂは、例示的なＨＤＤのチャネル及びピンを示す。 図７は、汎用及びチャネル構成ビットの双方をＨＤＤに供給する例示的なレジスタ制御ブロックを示す。 図８Ａおよび８Ｂは、汎用及びチャネル構成ビットを伝達するように複数のＨＤＤがそれぞれ直列又は並列に接続され得る例示的な構成を示す。 図９Ａは、リセットモード又はサンプリングモードに構成され得る例示的なＣＤＳ回路を示す。 図９Ｂは、ＨＤＤのためのＡＦＥの一部を形成し得る例示的なプログラマブルゲイン増幅器９２０を示す。 図１０は、例示的なセンサブロックを示す。 図１１は、例示的なＡＤＣ自動テスト構成を示す。 図１２Ａは、画像センサの例示的な信号及びグランド経路と、パッケージ内蔵キャパシタを有さないパッケージの信号及び直流経路を示す。 図１２Ｂは、画像センサの例示的な信号及びグランド経路と、パッケージ内蔵キャパシタを有するパッケージの信号及び直流経路を示す。 図１３は、従来の単一信号とマルチ信号ＣＤＳモードとを比較する。 図１４は、ＣＣＤセンサが、同じ画像信号に対して異なる波形を生成するようタイミング調整され得ることを示す。
図１は、ローカル駆動及び信号処理回路（ここではローカル回路とも呼ぶ）を含む例示的なＴＤＩセンサモジュール１００の上面図を示す。具体的に、ＴＤＩセンサモジュール１００は、ＴＤＩセンサ１０２と、ＴＤＩセンサ１０２からの信号を処理する処理回路１０３と、タイミング及びシリアルドライブ回路１０４と、画素ゲートドライバ回路１０５とを有している。
一実施形態では、処理回路１０３は、相関二重サンプリング（ＣＤＳ）及び他のアナログフロントエンド（ＡＦＥ）機能（例えばアナログゲイン制御又は直流オフセット）、アナログデジタル変換（ＡＤＣ）、並びに、例えば、ブラックレベル補正、画素毎のゲイン及びオフセット補正、直線性補正、ルック・アップ・テーブル（ＬＵＴｓ）及びデータ圧縮等のデジタル後処理を提供することが可能である。処理は、固定されてもよく、又は、検査システムからの追加の潜在的にはリアルタイムの入力に依拠してもよく、例えば、サブピクセル補間、デジタル飽和を防止するためのアナログゲイン制御、画像位置シフト及び画像空間歪み補正等の機能を実行する。
タイミング及びシリアルドライバ回路１０４は、ＴＤＩに対してクロックタイミング及び駆動を制御することができる。リセットパルス発生、多相直列レジスタクロック生成及びＡＤＣ同期等の構成が含まれていてもよい。これは、高いＳＮＲを高いクロック速度で実現するために必要な、極めて正確なタイミングを実現する。
画素ゲートドライバ回路１０５は、低速だが高電流のＴＤＩゲート駆動信号を提供して、データキャプチャを、検査画像の動き及び他のＴＤＩセンサと同期させる。画素ゲートドライバ回路１０５は典型的には、方形波及び／又は正弦波形の三相又は四相駆動波形を提供してもよい。より一般的には、画素ゲートドライバ回路１０５は、電荷移動、熱消散及びセンサのＳＮＲを最適化するため、デジタル／アナログ変換を用いて任意の機能生成を提供してもよい。
ローカル駆動回路は、それぞれのＴＤＩセンサモジュールが、それ自身の個別的なドライバのセット（すなわちドライバ１０４及び１０５）を有することを意味する。これらの個別的なドライバが必要とする電流は著しく小さく、したがって、従来の大領域ＴＤＩセンサドライバよりも顕著に小型であり得る。とりわけ、複数の小さな（ＴＤＩセンサモジュールと関連する）ドライバからの高忠実度・高電流波形をローカルに分配することは、全体の電流要求が同じである場合でも、１つの大きなドライバから波形を分配するよりもずっと拡張性が高い。
一実施形態では、処理回路１０３、タイミング及びシリアルドライバ回路１０４及びピクセルゲートドライブ回路１０５のそれぞれは、ＰＣＢ（プリント回路基板）１０１上のＴＤＩセンサ１０２のまわりに配置された集積回路（ＩＣ）上に実装することができる。駆動／処理回路の実現に用いるＩＣの数は、実施形態に基づいて変化し得ることに留意されたい。一実施形態では、ＰＣＢ１０１は、多層セラミック基板を用いて実現し得る。
一実施形態では、ＴＤＩセンサモジュール１００からのデジタルデータは、プログラムが可能な低電圧差動信号（ＬＶＤＳ）又は同様の電気信号送信及びデジタル多重化を用いて、オフボードに伝送することができる。特定のプロトコルは、業界標準から選択でき、又は、電子又は光高速デジタル通信の当業者が定めることができる。一実施形態では、特定のパッケージトレースについて、ＬＶＤＳへのデジタルノイズを低減するため、ドライブプログラマビリティを加えることができる。
図２は、ＴＤＩセンサモジュール２０１の例示的なモジュラーアレイ２００（以下モジュラーセンサアレイと呼ぶ）を示す。ＴＤＩセンサのまわりに配置される駆動／処理回路は、所定のスペースを取ることに留意されたい。したがって、隣接行のＴＤＩセンサは、連続走査の構成に用いる場合に少なくとも１００％の画像カバレージを実現するように位置合わせされ得る。例えば、図２に示す実施形態では、ＴＤＩセンサが隣接行の駆動／処理回路と同じ縦のスペースに配置されるように、各行が、隣接行に対してオフセットされ得る。画像カバレージ中の間隙を確実に排除するため、各ＴＤＩセンサの幅は、ＴＤＩセンサの間のスペース以上である。この構成では、検査されるウエハ／マスク／レチクルがＴＤＩ画像走査方向２０２に移動するときに、モジュラーセンサアレイ２００は、少なくとも１００％の画像キャプチャを確実にできる。
モジュラーアレイ２００のための実効データレートは、単一の大型ＴＤＩセンサより著しく高くなり得ることに留意されたい。モジュラーアレイの実効的な全サイズ及び出力チャネル数を、単一ＴＤＩセンサ中に実質的に製造可能なものよりも大きくすることができるため、このような速度が実現される。更に、モジュラーアレイは、任意数の行のＴＤＩセンサモジュールを含むことが可能であること、すなわち、ＴＤＩセンサモジュールが拡張を容易化することに留意されたい。２００９年１０月７日にＫＬＡ−Ｔｅｎｃｏｒ社によって出願された「高速検査のためのローカル駆動及び信号処理回路を有するＴＤＩセンサモジュール」と題する米国特許出願番号第１２／５７５,３７６号は、ＴＤＩセンサモジュール及びモジュラーセンサアレイを更に詳細に記載しており、この文献は、参照により本願に組み込まれる。
図３は、ＴＤＩセンサモジュールを用いる例示的な検査技術を示す。ステップ３０１は、検査のために対象物（例えばレチクル、マスク又は集積回路）を配置し得る。ステップ３０２は、例えば顕微鏡を用いて、対象物の検査を開始し得る。ステップ３０３は、ＴＤＩセンサ出力、すなわち複数のアナログ出力を生成し得る。
ステップ３０４は、これらのアナログ出力を調整することができ、ステップ３０５は、調整の最適化が必要な場合に、これらの出力のプログラマブルゲインを調節することができる。ステップ３０６は、望ましくないオフセットを排除するため、電気的な値（すなわち、電圧又は電流）を測定する既知のプロセスである相関二重サンプリング（ＣＤＳ）を実行し得る。ＣＤＳでは、センサの出力は二回測定され、１回目の測定は既知の条件の間、２回目の測定は未知の条件の間に測定される。そして、１回目の測定値を２回目の測定値から減算することができ、これにより、オフセットに対する補正に使用可能な値が提供される。
ステップ３０７は、オフセット補正測定値を用いて、アナログデジタル変換（ＡＤＣ）を実行し得る。ステップ３０８は、デジタル化されたデータをデータストリームに処理し得る。一実施形態では、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラマブルロジックデバイスは、これらのデータのストリームを生成するよう構成され得る。ステップ３０９は、較正データのストリームをフォーマットし、得られた信号を処理デバイスに伝送し得る。ステップ３１０は、データを画像に処理及びデジタル化し、画像の解析を実行し得る。例示的な解析は、欠陥検査及び／又は特徴識別を含む。ステップ３１１は、画像を保存することができ、一方、ステップ３１２は、ユーザーレビューのために１つ以上の画像を表示し得る。ＴＤＩセンサモジュール１００は、ステップ３０３〜３０９を実行することができ、検査システム内の他の要素は、ステップ３０１〜３０２及び３１０〜３１２を実行することができることに留意されたい。
高速画像化は、検査システムでは、非常に望ましい。しかしながら、このような高速画像化の確実化は、ＴＤＩセンサから画像を生成する場合に、特に困難であり得る。以下に更に詳細に説明するように、ＴＤＩセンサ（又は、複数の、並列のアナログ出力を生成する他の画像センサ、ここでは簡易のためＴＤＩセンサと呼ぶ）を用いる改良された検査システムの１つの態様は、並列でのアナログ信号のデジタルデータへの効果的な変換と、このデジタルデータの信号処理経路への効率的な伝送を含む。
図４は、ＴＤＩセンサモジュールの一部、特に、処理回路１０３の一部を形成する２つの高密度デジタイザ（ＨＤＤ）４０２Ａ及び４０２ＢとＴＤＩセンサ４０１とを示す。一実施形態では、（ステップ３０４〜３０７を実行するための）ＨＤＤ４０２Ａ及び４０２Ｂは、制御及びタイミング入力４０４に加えて、（ステップ３０３を実行するための）ＴＤＩセンサ４０１により生成されるアナログ出力を受信することができる。ＨＤＤ４０２Ａ及び４０２Ｂは、全画像の特定の領域に関係するデジタル出力４０３Ａ及び４０３Ｂをそれぞれ発生させ得る。一実施形態では、システム構成に基づいて、ＨＤＤ４０２Ａ及び４０２Ｂは、制御及びタイミング出力４０５を生成することもできる。
有利なことに、並列に出力されるデジタル出力４０３Ａ及び４０３Ｂは、検査のために大きな光学像視野を提供し得る。並列での複数のデジタル出力の生成は、また、高データレートの実現を容易にする。具体的には、画像センサの出力を読み出すための従来のある構成は、デジタル（画素）データの一列をシフトレジスタにシフトし、次いで、シフトレジスタは、データを一度に１ビット（１画素）ずつ順次、外へシフトする。対照的に、図４に示される構成に従えば、各ＨＤＤは、並列にデジタルビット（画素値）の複数のセットを出力することができる。有利なことに、これらの並列の出力は、チャネル毎の比較的遅い動作を可能にし、それにより、全チャネルに対して極めて高い全システムデータレートを可能にする（すなわち、並列に効果的に出力されている複数のビット（画素データ）に基づいて）一方で、信号対雑音比（ＳＮＲ）を最大にする。
図５は、高密度デジタイザ（ＨＤＤ）５００の機能ブロック図を示す。ＨＤＤデバイス５００は、前述のタイミング及び制御入力４０４（図４）を受信するタイミング及び制御ロジック５０２を含み得る。一実施形態では、タイミング及び制御ロジック５０２は、伝搬遅延又は他のローカルな要件を補償するために、１つ以上のチャネル（以下に記載）に、タイミング及び制御入力４０４を提供し得る。タイミング及び制御入力４０４は、ＨＤＤをグローバルに制御（例えばテスト／動作モードを提供）する要素に設けることもできる。例えば、ＨＤＤデバイス５００は、タイミング及び制御入力４０４の一部を受信し、タイミング及び制御出力４０５の一部を生成する自己テストロジック５０３を有してもよい。一実施形態では、タイミング及び制御出力４０５は、効率的な態様で他のＴＤＩセンサモジュールをモニタ及び／又は制御するために使用され得る。
ＨＤＤ５００は、ステップ３０４〜３０９を実行するブロックを有してもよい。例えば、信号調整ブロック５１０は、ステップ３０４を実行することができ、ＣＤＳブロック５１１は、ステップ３０６を実行することができ、ＡＤＣブロック５１２は、ステップ３０７を実行することができ、較正／データフォーマットブロック５１３は、ステップ３０９を実行することができ、そして、信号伝送ブロック５１４は、ステップ３０９を実行することができる。簡単のため、ステップ３０４、３０６、３０７及び３０９を実行する要素のみが示されることに留意されたい。実際の実施では、ＨＤＤ５００は、他のステップを実行し、追加の機能を提供するための追加の要素を有し得る。
更に、他の実施形態では、ブロック５１０〜５１４は、追加の機能を実行し得る。例えば、一実施形態では、信号調整ブロック５１０は、電流シンク、電圧領域に対するレベルシフト、オフセットレベル調整、バッファリング、シングルエンド差動変換及びロバストな静電破壊（ＥＳＤ）制御を提供することができる。相関二重サンプリング（ＣＤＳ）ブロック５１１は、低周波ノイズ及び／又はリセットノイズ等のセンサ処理中に発見されるノイズのいくつかの原因を取り除くことができる。ＡＤＣブロック５１２は、複数のチャネル（例えば、説明の目的で示される８本の例示的なチャネル）からの信号を並列に好適にデジタル化することができ、これにより、ＨＤＤ５００全体に均一な性能を提供する。この均一な性能は、検査又は計測システムに特に望ましい。較正データフォーマットブロック５１３は、ブラックレベル補正、ドリフト補償及び／又は当該技術分野で知られている高性能画像化の他の較正プロセス等のリアルタイム処理を実行することができる。較正データフォーマットブロック５１３は、以前の測定にアクセスして将来のデータを予測するデジタル信号処理計算も実行し得る。一実施形態では、このリアルタイム処理の結果は、必要に応じて調整、ゲイン制御及びサンプリングを制御するよう、アナログフロントエンド（ＡＦＥ）（例えば信号調整ブロック５１０及びＣＤＳブロック５１１）にフィードバックされ得る。一実施態様では、このようなリアルタイム処理は、１つ以上のＦＰＧＡ、ＣＰＵ又は専用処理デバイス（すなわち外部デバイス）で実行することができる。
信号伝送ブロック５１４はデータフォーマットブロック５１３からフォーマットされたデータを受信し、デジタル出力５０４を生成することができる。とりわけ、デジタル出力５０４は、アナログ信号よりノイズに対してより耐性であるため、一実施形態では、デジタル出力５０４のセットは、（例えばチャネルデータをマージすることにより）最小のデータ精度損失で形成することができる。しかしながら、マージされたデジタル出力は、Ｉ／Ｏリング及びＥＳＤデバイス同様、シリコン基板を通して結合することにより、アナログ入力の質に影響し得ることに留意されたい。
図５は、デジタル出力５０４を形成するようにマージされ得るセット５０６Ａ及び５０６Ｂを示す。このマージされたデジタルデータは、（例えば高速相互接続を用いて）高データレートで送信され得る。また、マージされたデジタルデータは、有利なことに、ＨＤＤ５００のより少ないピンを使用する（例えばセット５０６Ａ又は５０６Ｂのいずれの場合でも、オリジナルのピン数の４分の１）。このように、ＨＤＤデバイス５００においてローカル化されたＡＤＣ及び出力多重化を用いることで、システム性能及びリソース管理を著しく改良することができる。
図６Ａは、例示的なＨＤＤ６００のチャネル及びピンを示す。ＨＤＤ６００は、１６本のチャネル（すなわちチャネル６０１〜６１６）を有するが、他のＨＤＤは、より少ないチャネル（例えば８つのチャネル）又はより多いチャネル（例えば３２又は６４のチャネル）を有し得る。チャネルの例示的な要素が、チャネル６０１に示される。例えば、各チャネルは、センサ入力信号を受信するアナログフロントエンド６２１を含み得る。図６では、チャネル６０１は、センサ入力信号ＩＮ１及びＲＧ１を受信し、チャネル６１６は、センサ入力信号ＩＮ１６及びＲＧ１６を受信する。センサ入力信号ＩＮは、アナログ入力信号を表す一方、センサ入力信号ＲＧは、そのチャネルに関連する基準グランド信号を表す。一実施形態では、ＡＦＥ６２１は、波形を平滑化し及び／又はＤＣレベルを取り除くための１つ以上のアナログフィルタ、ＣＤＳ回路、シングルエンド差動コンバータ、ゲイン調整回路及び他の信号調整要素を含み得る。
ＡＤＣ６２２は、ＡＦＥ６２１からの処理されたアナログ信号をデジタル信号に変換することができる。ＡＤＣ６２２からのデジタル出力は、シフトレジスタ６２３に格納され得る。一実施形態では、低電圧差動信号（ＬＶＤＳ）ブロック６２４は、シフトレジスタ６２３の出力を受信し、その後、オフチップで比較され得る２つの異なる電圧ＯＵＴＰ及びＯＵＴＮを生成することができる。図６では、例えば、チャネル６０１は、ＯＵＴ１Ｐ及びＯＵＴ１Ｎを出力し、一方、チャネル６１６はＯＵＴ１６Ｐ及びＯＵＴ１６Ｎを出力し得る。ＬＶＤＳ６２４は、この差分を効果的に用いて、情報を符号化することができる。ＬＶＤＳは、高速ネットワーク／バスのための標準の出力フォーマットであり、したがって、ここでは更に説明されないことに留意されたい。とりわけ、差動信号送信の構成は、入力信号の完全性に対する出力信号の影響の低減を助ける。
図６Ｂは、他の例示的なＨＤＤ６００’のチャネル及びピンを示す。ＨＤＤ６００’において、各チャネルは、アナログドライバ６２５を更に含み、その入力は、ＡＦＥ６２１の出力に接続され、その出力は、出力ピン（すなわちＯＵＴＰ及びＯＵＴＮを提供するピン）に接続される。この構成では、アナログドライバ６２５が起動されると、ＡＤＣ６２２、シフトレジスタ６２３及びＬＶＤＳ６２４をバイパスすることができ、それにより、アナログ信号をチャネルから出力させる。このように、アナログ又はデジタルデータは、次に処理ステージ（ＨＤＤ６００の外部）に送ることができる。アナログ信号は、追加のアナログ処理のためにチップ外に送信され得る一方、デジタル信号は、任意のデジタル補正、デジタル信号処理及びフォーマットの後に、チップ外に送信され得ることに留意されたい。
ＨＤＤ６００（又は、ＨＤＤ６００’）は、デジタル入力信号ＤＬＤＩ（デジタルロードデータ入力）、ＤＩ（デジタル読み出しデータ入力）、ＤＩＮ（データＩＮ）及びＤＣＫＩ（デジタルクロック入力）を受信し得るレジスタ制御ブロック６３３を更に含み得る。これらのデジタル入力信号は、ＨＤＤ６００を（下記のように図７、８Ａ及び８Ｂにおいて種々の態様で）横断することができ、最終的には、デジタル出力信号ＤＬＤＯ（デジタルロードデータ出力）、ＤＲＤＯ（デジタル読み出しデータ出力）、ＤＯＵＴ（データＯＵＴ）及びＤＣＫＯ（デジタルクロック出力）として出力される。
ＨＤＤデバイス６００上に集積される追加の回路は、クロック回路６３１及び関連するデータレートマルチプライヤ位相同期回路（ＰＬＬ）６３２、バイアス回路６４１、較正及びテストモードブロック６４２、センサブロック６４３及びデジタル制御ブロック６４４を含み得る。クロック回路６３１は、例えば、遅延を実際のＣＤＳが起こる時点（受信したトリガ信号によって示され得る）に調整するため等、必要な場合は、クロック信号に遅延を提供し得る。所定の周波数の矩形波（例えば、クロック回路６３１で生成される基準波形）を用い、データレートマルチプライヤＰＬＬ６３２は、全てのチャネル出力がその矩形波（又はその矩形波の乗数）に位相同期されることを確実にできる。バイアス回路６４１は、電圧バイアスＶＢ（図９Ａ参照）を発生させるとともに、バイポーラな信号範囲（すなわち、−最大値／２〜＋最大値／２）の代わりに、ユニポーラな信号範囲（すなわち、０〜最大値）を差動増幅器がハンドリングすることを許容し得る。一実施形態では、各チャネルは、別々のバイアス制御能を有してもよい。
デジタル制御６４２は、アナログドライバ６２５（図６Ｂ）、ＬＶＤＳ６２４に関連するデジタルドライバ、出力ピン（例えば、電源セーブ用）、チャネルのための較正及び／又はテストモードを有効／無効にすることができる。例示的な較正は、ＨＤＤデバイス６００の入力ピンに所定のランプ関数を導入することと、同じランプ関数が出力されることを確実にするよう出力ピンをモニタすることとを含み得る。他の例示的な較正は、ＨＤＤデバイス６００の入力ピンにＤＣ値を導入することと、各チャネルのノイズについて出力ピンをモニタすることとを含み得る。例示的なテストモードは、チャネルに既知の信号パターンを提供し、デジタル出力を解析し、それにより、そのパターンの始期と終期との識別を容易化することとを含む。一旦、既知のパターンの開始／終了を確認できれば、実際の動作中に信号の開始／終了を正確に識別するよう、チャネルをそれに応じてプログラムできる。一実施形態では、デジタル制御ブロック６４２は、周知技術において（例えば、特定のチャネルの較正中及び／又はテストモード中の）オンチップデータの同期に使用され得るビットクロックＬＶＤＳ（オンチップビットラインに関連する）及びワードクロックＬＶＤＳ（オンチップワードラインに関連する）を含み得る。
図７は、ＨＤＤへの汎用構成ビット及びチャネル構成ビットの双方の供給に使用され得るレジスタ制御ブロック６３３の例示的な構成を示す。図７の実施形態では、レジスタの２つのセット（汎用構成ビットのための第１のセット７０１及びチャネル構成ビットのための第２のセット７０２）が設けられている。
ビットＤＩＮを汎用構成レジスタ７１１（チップの全体のタイミング、出力ドライバの有効化／無効化等を制御し得る）又はチャネル構成レジスタ７２１（各チャネルのゲイン又は他のチャネル特有の制御信号を制御し得る）のいずれかに書き込むために、マルチプレクサ７３０が使用され得る。ＨＤＤ内の回路は、標準的な技術を介して構成レジスタ７１１及び７２１のビットにアクセスすることができる。汎用構成レジスタ７１１用のビットＤＩＮは、クロックライン７１３上でクロック信号ＤＣＫＩを用いて、シフトレジスタ７１２にロードされ得る。全ての汎用構成ビットがシフトレジスタ７１２にクロックされれば、ライン７１４の上のロード信号ＤＬＤＩ（すなわちＤＬＤＩ）は、シフトレジスタ７１２内の値をパラレルに受信するよう、汎用構成レジスタ７１１をトリガすることができる。同様に、チャネル構成レジスタ７２１のためのビットＤＩＮは、クロックライン７２３上でクロック信号ＤＣＫＩを用いて、シフトレジスタ７２２にロードされ得る。全てのチャネル構成ビットがシフトレジスタ７２２にクロックされれば、ライン７２４上のロード信号ＤＬＤＩは、シフトレジスタ７１２内の値を並列に受信するよう、汎用構成レジスタ７１１をトリガすることができる。ある実施形態では、レジスタの第１および第２のセット７０１及び７０２が同じ数のレジスタを有してもよいが、他の実施形態では、レジスタの第１および第２のセット７０１及び７０２は、ＨＤＤ上で実行される回路によっては、異なる数のレジスタを有していてもよいことに留意されたい。
マルチプレクサ７３１は、レジスタの第１のセット７０１、すなわち汎用構成ビットから、又は、レジスタの第２のセット７０２、すなわちチャネル構成ビットから、ビットＤＯＵＴを読み込むことができる。具体的に、読込み信号ＤＲＤＩは、汎用構成レジスタ７１１から値をロードするようシフトレジスタ７１２をトリガすることができ、このようなビットは、その後、クロック信号ＤＣＫＩ及びマルチプレクサ７３１による適切な出力選択を用いて、シフターレジスタ７１２からクロックアウトされ得る。同様に、読込み信号ＤＲＤＩは、チャネル構成レジスタ７２１から値をロードするようシフトレジスタ７２２をトリガすることができ、このようなビットは、その後、クロック信号ＤＣＫＩおよびマルチプレクサ７３１による適切な出力選択を用いて、シフターレジスタ７２２からクロックアウトされ得る。とりわけ、これらの出力ビットは、図８Ａおよび８Ｂをそれぞれ参照して記載されるように、直列又は並列のいずれかで、複数のＨＤＤを通って伝搬され得る。
図８Ａは、（例えば、図７のマルチプレクサ７３０及び７３１を用いて）汎用制御回路又はチャネル制御回路のために入力８１０を受信するように複数のＨＤＤ８０１〜８０９が直列に接続され得る例示的な構成を示す。ＨＤＤ８０１〜８０８からの出力が、ＨＤＤ８０２〜８０９への入力を形成することに留意されたい。図８Ａでは９個のチップが示されるが、他の実施形態では、デイジーチェーン構成で、より多い又は少ないＨＤＤを有してもよい。とりわけ、（上記の）シフトレジスタの使用は、あらゆる任意の長さでＨＤＤをつなぎ合わせることを可能にする。チェーンの最後のＨＤＤ（この実施形態ではＨＤＤ８０９）からの出力８２０は、ＦＰＧＡ又は他のコントローラデバイスに読み戻すことができる。
各ＨＤＤは、各デバイスを唯一的に識別してアドレス指定するために使用されるＣＩＤ０〜ＣＩＤ４上の固有の固定された入力パターンを付与されても良い。パターンは、一部又は全部のＣＩＤ０〜ＣＩＤ４をグランドに接続することにより生成され得る。次いで、レジスタを読み書きするための並列のアドレスモードを選択するためにＳＰＩ＿ＭＯＤＥ入力が使用され得る。
図８Ｂに示される一実施形態では、入力８１０を受信するため、ＨＤＤ８０１〜８０９が並列に接続され得る。この構成では、デイジーチェーンの代わりに、ＴＤＩセンサパッケージ中の各ＨＤＤは、個々にアドレス指定可能とすることができ、例えば、汎用制御回路及びチャネル制御回路のためのビットは、各ＨＤＤのために設けられるラインのセットを有するバス上で送信され得る。この構成は、個々のＨＤＤ（チップ）の再プログラミングを容易化し得る。
図９Ａは、リセットモード又はサンプリングモードに設定され得る例示的なＣＤＳ回路９００を示す。回路９００は、正負の入力端子を介して入力を受信し、ＡＤＣに対して出力Ｖｐｇａｎ及びＶｐｇａｐを生成するプログラマブルゲイン増幅器（ＰＧＡ）９０２を含む。ＴＤＩセンサ４０１（図４）の一部を形成するトランジスタ９０１が、高電圧源（例えばＶＤＤ）とノード９０３との間に接続される。トランジスタ９０１のゲートは、センサ上で検出される信号に比例した電圧を受信し、したがって、その出力（ノード９０３に供給される）は、センサ上の信号にも比例する。キャパシタ９０４及び抵抗器９０５はそれぞれ、ノード９０３とグランドとの間に接続される。キャパシタ９０６は、ノード９０３とＰＧＡ９０２の負入力端子との間に接続される。キャパシタ９０７は、スイッチ９０８とＰＧＡ９０２の正入力端子との間に接続される。帰還キャパシタ９０９及びスイッチＳＷ１は、ＰＧＡ９０２の負入出力端子と出力端子に並列に接続される。帰還キャパシタ９１０及びスイッチＳＷ２は、ＰＧＡ９０２の正の入力端子と出力端子に並列に接続される。
リセットモード（スイッチＳＷ１及びＳＷ２は閉じ、スイッチ９０８はグランドに接続される）の間、ＰＧＡ９０２の出力において、ＤＣレベル（ブランクレベル）は、ゼロ差動電圧に割り当てられる。サンプリングモード（スイッチＳＷ１及びＳＷ２は開き、スイッチ９０８はプログラマブルバイアス電圧ＶＢ、例えば１．２Ｖ、に接続される）の間、ノード９０３の電圧の偏移は、その電圧に比例した電荷を発生させ、帰還キャパシタ９０９及び９１０に伝達され、次いで、ＰＧＡ９０２の出力で差動電圧に変換される。ＣＤＳ回路９００の上記の構成では、帰還キャパシタ９０９及び９１０は、（例えばスイッチＳＷ１及びＳＷ２を介して）有効にプログラム可能であり、これらの値は、ＰＧＡ９０２の電圧ゲインを（逆比例の態様で）変化させることができる。光がセンサによって検出されないときには、バイアス電圧ＶＢは、１つの極値（負の最大値）に近くなるように、プログラムすることが可能であることに留意されたい。最大値の半分の信号が検出されたときには、バイアス電圧ＶＢは、ゼロに近くなるようにプログラムすることができる。最大の信号が検出されたときには、バイアス電圧ＶＢは、他方の極値（正の最大値）に近くなるようにプログラムすることができ、それにより、信号のスイングが効果的に二倍になる。
図９Ｂは、ＨＤＤのためのＡＦＥの一部を形成し得る制御された非線形応答プログラマブルゲイン増幅器９２０を簡略化して例示的に示す。Ｖｉｎ、すなわちＰＧＡ９２０への入力は、関連するＡＣ信号を有し、このＡＣ信号は、測定され得る「スイング」を有することに留意されたい。上流のセンサから良好な性能を得るために、Ｖｉｎは、センサにいくらかの電流負荷を供給しなければならない。この実施形態では、その電流は、切替容量ネットワークによって供給することができる。この実施形態では、複数の入力キャパシタ９２１〜９２４が、入力電圧Ｖｉｎと増幅器９００の負入力端子の間に並列に接続可能である（詳細は図９Ａを参照）。増幅器９００の正入力端子は、グランドに接続される。キャパシタ９２２〜９２４は、スイッチ９２５〜９２７をそれぞれ用いて、増幅器９００から選択的に切断することができる。スイッチ９２５〜９２７は、コンパレータ９２８〜９３０によりそれぞれ制御される。コンパレータ９２８〜９３０は、それらの第１の入力端子で閾値電圧ＶＴ０〜ＶＴ３をそれぞれ受け、それらの第２の入力端子でノード９３３からの電圧を受ける。キャパシタ９３２は、ノード９３３とグランドとの間に接続され、一方、キャパシタ９３１は、ノード９３３と入力電圧Ｖｉｎとの間に接続される。
ＰＧＡ９２０のリセットの後でサンプリングモードの間の最初は、スイッチ９２５〜９２７は閉じられる。この構成は、増幅器９００に最大ゲインを発生させ、これは、プログラマブルキャパシタ（すなわち図９Ａのキャパシタ９０９）の容量に対するキャパシタ９２１〜９２４の全並列容量（すなわちそれらの合計された容量）の比として計算される。換言すれば、増幅器９００は、その入力容量とその帰還容量の比によって定義されるゲインを有する。入力信号Ｖｉｎは、最初は低いが、次のリセット（ここで、リセットは、各画素のサンプリングのためにトリガされる）まで、時間と共に高くなるよう遷移する。その間、増幅器９００は、効果的にその信号を積算し、ＡＤＣに対して電圧Ｖｏを発生させる。
入力信号Ｖｉｎがさらに高く遷移するにつれて、コンパレータ９２８〜９３０は、その上昇する信号をそれらの閾値電圧ＶＴ０〜ＶＴ２と比較する（ここで、ＶＴ０＜ＶＴ１＜ＶＴ２である）。ノード９３３における信号が各閾値電圧に到達すると、コンパレータ９２８〜９３０は、適切なときに連続的に開くようにスイッチ９２５〜９２７をトリガする。このように、全てのスイッチ９２５〜９２７が閉じたときに増幅器９００の最大ゲインが与えられ、開いているスイッチの数に基づきこのゲインは経時的に低下する。ゲインの低下は、次に、出力電圧Ｖｏを低下させる。したがって、ＰＧＡ９２０は、帰還キャパシタ９０９及び切替可能キャパシタ９２２〜９２４により与えられる負帰還を用いて、入力電圧Ｖｉｎの電圧スイングを低減することができる。ＰＧＡ９２０に対するゲインは、ＣＩＮ／ＣＦＢによって定義でき、ここで、ＣＩＮ＝９２１＋９２２＋９２３＋９２４（すなわち全ての並列接続された入力キャパシタの容量の合計）であり、ＣＦＢはキャパシタ９０９の帰還容量である。このように、入力キャパシタが取り外される（すなわちその対応するスイッチが開になる）と、ＰＧＡ９２０のゲインは、その後の任意の追加の信号変化のために低下する。
他の既知のＰＧＡは、典型的には、増幅器のゲイン及びオフセットの両方に影響する抵抗器を含むことに留意されたい。有利なことに、ＰＧＡ９２０にキャパシタを用い、キャパシタの切り離しのみを行う（すなわちキャパシタ９２２〜９２４を経路に追加しない）ことを確実にすることにより、オフセットを変えることなく、増幅器９００のゲインを変化させることが可能である。増幅器９００の負入力端子に接続されたキャパシタ９２１〜９２４によるＶｉｎの電圧変化により、電流がそれらのキャパシタを１つの方向で流れ、同時に、電流が帰還キャパシタ９０９を反対の方向で流れるため、この特徴が可能である。したがって、増幅器９００の負入力端子への経路からのキャパシタの切り離しは、電流を低下させるが、電荷は低下させない。このように、出力電圧Ｖｏ中のスパイクが排除される。出力電圧Ｖｏは所望される最大ＳＮＲでデジタル化されるため、Ｖｏのグリッチは、その信号を使用不能にする。したがって、ＰＧＡ９２０はデジタイザ（すなわちＡＤＣ）に特に有益である。
ＣＤＳ９００及びＰＧＡ９２０は、差動信号を出力するよう構成され得ることに留意されたい。単一信号の代わりに差分信号を供給することにより、センサシステムに利点を提供できる。例えば、単一信号はグランドに対して相対的であると、典型的には理解される。しかしながら、実際には、グランドはチップに渡って極めてわずかに変化し得る。したがって、チップの異なる領域から信号を受信するセンサは、それらの信号の正しい解釈を提供するために、追加の情報を必要とする場合がある。対照的に、差分信号は、それぞれが他方に対して相対的な２つの信号を有する。その結果、ワンチップ上で複数のチャネルを用いる場合に、ＨＤＤは、ノイズに対してより耐性（すなわち、単一信号の使用に比較して）となり得る。
図１０は、高精度、低速度（毎秒１０〜１００個の信号のオーダー）及び低電力の結果を提供し得る例示的なセンサブロック６４３（図６Ａ）を示す。この実施形態では、（例えば、従来の設計の）ＰＧＡ１００３は、マルチプレクサ１００２から入力を受信し、出力をシグマ−デルタＡＤＣ１００４に供給し得る。一実施形態では、シグマ−デルタＡＤＣ１００４は、オフチップデバイスがアクセスできる出力を生成し得る。とりわけ、マルチプレクサ１００２は、複数の入力を受信することができ、（チップのサイズに依存して）それらの少なくとも１つは温度センサ１００１であり得る。温度センサ１００１は、トランジスタ、電流源、又は、電圧出力を発生させる温度検知のための他の要素のセットを有することができる。一実施形態では、センサブロック６４３は、チップに供給されるデジタル供給電圧、チップに供給されるアナログ入力電圧（これはテストピンからアナログ形式で読み出され、又は、オンチップのシグマ−デルタＡＤＣ１００４によって変換され、その後、デジタルで読み出される）、チップの内部領域に発生する電圧、及び／又は、チップの周辺領域に発生する電圧等の、臨界供給電圧もモニタすることができる。このように、センサブロック６４３は、ＨＤＤを含むチップに対する診断機能を、好適に提供することができる。その結果、複数のＨＤＤ（例えば１６、２４、３６、４８など）を含むＴＤＩセンサモジュールは、同数の温度及び電圧センサインジケータを提供することができ、それにより、温度及び電圧センサ出力をパッケージレベルで決定することが可能になる。一実施形態では、追加的な結果の精度を提供するため、センサブロック６４３は、マルチプレクサ１００２及びＰＧＡ１００３の差動出力を用いることができる。
図１１は、ランプ波発生器１１０６が、内部的に生成される信号ＥＮＡＢＬＥを用いて有効化されたときに、加算器１１０７〜１１１０にデジタルランプ（すなわちのこぎり歯）信号を提供する例示的なＡＤＣ自動テスト構成を示す。また、加算器１１０７〜１１１０は、独立の入力ＩＮ１〜ＩＮ４をそれぞれ受信する。一実施形態では、入力ＩＮ１〜ＩＮ４は、上記のチャネル入力であり得る。加算器１１０７〜１１１０の和は、それぞれＡＤＣ１１０１〜１１０４に供給され、ＡＤＣ１１０１〜１１０４は、次に、マルチプレクサ１１０５にビット出力を供給する。一実施形態では、ランプ波発生器１１０６のランプ信号は、１０ビット信号であり、それぞれ独立の入力ＩＮ１〜ＩＮ４は、２ビット信号であり、したがって、加算器１１０７〜１１１０及びＡＤＣ１１０１〜１１０４の双方が１２ビットを出力する結果を生じる。内部制御ロジックにより供給される制御信号は、どのＡＤＣの結果がＯＵＴ信号（論理的に１２ビット信号）として出力されるかを選択し得る。とりわけ、実際のチャネル入力がない場合でさえ、図１１の構成は、ＡＤＣ１１０１〜１１０４のテストを可能にする。
図１２Ａは、画像センサ１２０１の例示的な信号及びグランド経路（チャネルＣＨ１〜ＣＨｎを生成するための要素を含む。ここで、ｎは整数であり、チャネルを生成するセンサ要素のセットは、図１２Ａで示すように接続されたトランジスタＭ１〜Ｍ３を含み得る。）と、パッケージ内蔵キャパシタを有さないパッケージ１２０２の信号及び直流経路を示す。図１２Ａでは、これらの経路は矢印を用いて示される。図示される実施形態では、画像センサ１２０１及びパッケージ１２０２は、空気媒体中のワイヤーボンディングを用いて接続され得る。他の実施形態では、エポキシ中のワイヤーボンディングが使用され得る。いずれの実施形態においても、ボンディングは、周知のフリップチップボンディング（すなわちパッドに接続する半田バンプ）も有し得る。実際の実施形態では、画像センサ１２０１は、パッケージ１２０２により支持され得る（例えば、画像センサ１２０１の端部のみが「フレーム」パッケージにより支持され得る）が、図１２Ａでは簡単のため、別々に示されていることに留意されたい。対照的に、図１２Ｂは、画像センサ１２０１の例示的な信号及びグランド経路と、パッケージ内蔵キャパシタを有するパッケージ１２０３の信号及び直流経路を示す。
パッケージ１２０２（パッケージ内蔵キャパシタなし）では、信号経路（すなわち電流）は、パッケージ１２０２の外側でＶＤＤ電源まで延び、その後、センサ１２０１に電源を供給するようセンサ１２０１に戻る。この信号経路は、ＤＣ及び高周波電流の双方について同様である。とりわけ、高周波信号をこれほど長距離（例えば、１０〜３０ｃｍのオーダー）伝搬させることは大きな問題であり、顕著な性能劣化を生じさせ得る。この劣化は、変動するグランド電圧（例えば、ＡＶＳＳ及びＶＳＳプレーン）を含み得る。対照的に、パッケージ１２０３（パッケージ内蔵キャパシタＣ１及びＣ２を有する）では、電流経路は、パッケージ１２０３内に局在している（例えば、１〜２ｃｍのオーダー）。この短縮された（パッケージ１２０２のそれと比較して）経路により、例えば、一貫した、安定した基準電圧を確保する等の、良好な性能を好適に確保し得る。
一実施形態では、デバイスのＡＤＣは、内部で生成された基準を用いて較正することができ、又は、外部接続からの基準を用いることができる。後者の場合、高精度測定のため、この接続と共に複数のデバイスを接続し、同一の基準に対して較正することができる。オンチップロジックは、好ましい実施形態のどちらのタイプの較正もサポートするように設計される。
ここに記載される実施形態は、網羅的とすること、又は、本発明を開示した厳密な形態に限定することを意図したものではない。このように、多くの変更及び変形が自明であろう。例えば、一実施形態では、複数のアナログ信号をデジタル変換の前に符号化又は混合し、その後、複合デジタルデータを復号化することで信号対雑音比を改善し得る。他の実施形態では、画素毎に複数のデジタルサンプルを取得し（マルチサンプリング）、それにより、タイミングジッタの影響を最小にすることで信号回復を改善し得る。更に他の実施形態では、デジタルデータは、較正、圧縮及び前処理のためにローカルに格納及び処理され得る。更に他の実施形態では、隣接チャネルからの結果及びチャネル値の「ヒストリー（履歴）」が、アナログ及びデジタル処理のリアルタイム制御を提供するために使用され得る。更に他の実施形態では、信号レベルをモニタし、信号レベルが所定の閾値を上回るときは、信号が更に増加する場合にゲインを低下させてヘッドルームを維持することができる（そして、信号レベルが他の所定の閾値未満に下がったときは、較正を維持しつつゲインを上昇させることができる）。ＨＤＤは、ＡＤＣのリセット及びサンプリングクロックを調節するために精密タイミング遅延制御を更に有することができる。この遅延は、デジタルブロックによって制御される。ＨＤＤのための非常に低いタイミングジッタの要求特性を達成するよう、タイミング制御回路は、レギュレーターを介して内部で発生させる信頼できる電圧源を有することができる。抵抗器及びバイアス電流の最適設定のために画像センサ出力の正確な直流電圧を読み出すため、ＨＤＤは、アナログマルチプレクサを更に有してもよい。
更に他の実施形態では、欠陥検出を実行するための何らかのローカルな処理を実行し得る。例えば、反復性の高い形状を有するデザインでは、隣接する欠陥の無い形状が同一の筈であるとして、隣接する形状が比較され得る。一実施形態では、欠陥検出は、１つの形状の画像を隣接する形状の画像から減算することと、画像の差分が所定の閾値を上回るときにのみ、欠陥が検出されたことを示すこととを含むことができる。差分データが所定の閾値よりも低い場合は、出力データ生成を完全に無効とし、又は、高圧縮することができる。
図１３は、従来の単一信号ＣＤＳモードとマルチ信号ＣＤＳモードを比較する。従来の単一信号ＣＤＳモードでは、ＲＥＦ１３０１及びＳＩＧ１３０２波形は、デジタル読み出し当たり１つの基準及び１つのサンプルで基準及び信号クロックを規定する。マルチ信号ＣＤＳモードでは、ＲＥＦ１３０３は、ＲＥＦ１３０１と同じであり、ＳＩＧ１３０４のクロックは、複数のサンプル測定及びデジタル読み出しを生成し、それぞれの読出しは、ｔ＿ｒｅｆで収集される基準値に関連する。全てのタイミング信号は、ＲＥＦ１３０１に示すような差動対として実行されてもよいことに留意されたい。
対照的に、図１４は、ＣＣＤセンサをタイミング調節して、同じ画像信号に対して異なる波形を生成できることを示す。この場合、ＣＣＤ波形１４０１を用いて、３つの信号測定を収集することができ、これらは全て、基準サンプル（ＲＥＦ１３０３）に関連する。ＣＣＤ波形１４０２を用いて、２つの基準レベル及び２つの信号サンプルを収集することができ、ここで、ｔ＿ｓｉｇ１での測定は、第１の基準測定と関連し、ノイズ源の無い理想システムに対しては０カウントであろう。ＣＤＳ回路のクロックは再構成可能であるため、１つのリセット及び複数の読み出しは、好適に、平均値算出を提供し、システムＳＮＲを向上させることができる。
したがって、本発明の範囲は、以下の特許請求の範囲及びその均等物により規定されることが意図される。

Claims (39)

  1. 高速画像処理のためのモジュールであって、前記モジュールは、
    画像を表す複数のアナログ出力を生成する画像センサと、
    前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
    それぞれのＨＤＤは集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
    前記ＨＤＤのそれぞれのチャネルは、
    １つのアナログ出力を表す差動信号を調整し、調整された信号を発生させるアナログフロントエンド（ＡＦＥ）であって、スイッチ・アウト・キャパシタを有するプログラマブルゲイン増幅器（ＰＧＡ）を含む前記ＡＦＥと、
    前記調整された信号をデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）を有し、前記デジタル信号が、高速画像処理のために供給される、
    モジュール。
  2. 前記画像センサが、時間遅延積分（ＴＤＩ）センサを有する請求項１に記載のモジュール。
  3. 前記画像センサが、深紫外線から可視光までの波長範囲を感知するように構成されている請求項１に記載のモジュール。
  4. 前記ＰＧＡが、いつ前記スイッチ・アウト・キャパシタのそれぞれが前記ＰＧＡの入力から切断されるかを決定する複数のコンパレータを有する請求項１に記載のモジュール。
  5. 前記ＡＦＥが、ダイナミックレンジを最適化するためのオフセット制御を有する相関二重サンプリング（ＣＤＳ）回路を更に有する請求項１に記載のモジュール。
  6. それぞれのチャネルが、前記デジタル信号を受信し、ブラックレベル補正を行うよう構成されたデータフォーマットブロックを更に有する請求項１に記載のモジュール。
  7. それぞれのチャネルが、前記デジタル信号を受信し、ＬＶＤＳ処理された信号のオフチップデバイスへの伝送を行う低電圧差動信号（ＬＶＤＳ）ブロックを更に有する請求項１に記載のモジュール。
  8. それぞれのＨＤＤが、較正モード及びテストモードを有効／無効にする制御ブロックを更に有する請求項１に記載のモジュール。
  9. 前記制御ブロックが、それぞれのＡＤＣにランプ信号を供給するランプ波発生器を有する請求項８に記載のモジュール。
  10. 前記制御ブロックが、所定のランプ関数をそれぞれのチャネルに導入し、前記所定のランプ関数からの偏移について前記ＨＤＤの出力ピンをモニタするよう構成された自己テストロジックを有する請求項８に記載のモジュール。
  11. 前記制御ブロックは、ＤＣ値をそれぞれのチャネルに導入し、それぞれのチャネル上のノイズについて前記ＨＤＤの出力ピンをモニタするよう構成された自己テストロジックを有する請求項８に記載のモジュール。
  12. 前記制御ブロックは、既知の信号パターンをそれぞれのチャネルに導入し、前記ＨＤＤの出力ピンをモニタして前記既知の信号パターンの始期及び終期を決定するよう構成された自己テストロジックを有する請求項８に記載のモジュール。
  13. それぞれのＨＤＤは、全てのチャネル出力が位相同期される矩形波を供給するように構成されたデータレートマルチプライヤ位相同期回路（ＰＬＬ）を更に有する請求項１に記載のモジュール。
  14. それぞれのＨＤＤが、デジタル入力電圧、内部チップ電圧、周辺チップ電圧及び温度センサ電圧に選択的にアクセスするセンサブロックを更に有する請求項１に記載のモジュール。
  15. 高速画像処理のためのモジュールであって、前記モジュールは、
    画像を表す複数のアナログ出力を生成する画像センサと、
    前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
    それぞれのＨＤＤは、集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
    前記ＨＤＤのそれぞれのチャネルは、
    １つのアナログ出力を調整し、調整された信号を発生させるアナログフロントエンド（ＡＦＥ）と、
    前記調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）と、
    前記ＡＤＣをバイパスし、オフチップデバイスに前記調整された信号を供給するように結合されたアナログドライバを有するモジュール。
  16. 前記ＡＦＥは、プログララブルゲイン増幅器（ＰＧＡ）及び相関二重サンプリング（ＣＤＳ）回路を有し、前記ＰＧＡ及び前記ＣＤＳ回路のそれぞれが、切替可能なキャパシタを有する請求項１５に記載のモジュール。
  17. 前記ＰＧＡは、いつ前記切替可能なキャパシタのそれぞれが前記ＰＧＡの入力から切断されるかを決定する複数のコンパレータを有する請求項１６に記載のモジュール。
  18. 前記ＣＤＳ回路は、ダイナミックレンジを最適化するオフセット制御を有する請求項１６に記載のモジュール。
  19. それぞれのＨＤＤが、前記アナログドライバを有効／無効にするデジタル制御ブロックを更に有する請求項１５に記載のモジュール。
  20. 前記画像センサが、時間遅延積分（ＴＤＩ）センサを有する請求項１５に記載のモジュール。
  21. 前記画像センサが、深紫外線から可視光までの波長範囲を感知するように構成されている請求項１５に記載のモジュール。
  22. それぞれのチャネルが、前記デジタル信号を受信し、ブラックレベル補正を行うよう構成されたデータフォーマットブロックを更に有する請求項１５に記載のモジュール。
  23. それぞれのチャネルが、前記デジタル信号を受信し、ＬＶＤＳ処理された信号のオフチップデバイスへの伝送を行う低電圧差動信号（ＬＶＤＳ）ブロックを更に有する請求項１５に記載のモジュール。
  24. それぞれのＨＤＤが、較正モード及びテストモードを有効／無効にする制御ブロックを更に有する請求項１５に記載のモジュール。
  25. 前記制御ブロックが、それぞれのＡＤＣにランプ信号を供給するランプ波発生器を有する請求項２４に記載のモジュール。
  26. それぞれのＨＤＤが、デジタル入力電圧、内部チップ電圧、周辺チップ電圧及び温度センサ電圧に選択的にアクセスするセンサブロックを更に有する請求項１５に記載のモジュール。
  27. 高速画像処理のためのモジュールであって、前記モジュールは、
    画像を表す複数のアナログ出力を生成する画像センサと、
    前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
    それぞれのＨＤＤは、集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
    前記ＨＤＤのそれぞれのチャネルが、
    １つのアナログ出力を調整するアナログフロントエンド（ＡＦＥ）と、
    調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）を有し、
    それぞれのＨＤＤが、汎用及びチャネル構成ビットを前記ＨＤＤに供給するレジスタ制御ブロックを更に有し、前記レジスタ制御ブロックは、前記複数のＨＤＤの相互連結を提供するモジュール。
  28. 前記ＡＦＥは、プログラマブルゲイン増幅器（ＰＧＡ）及び相関二重サンプリング（ＣＤＳ）回路を有し、前記ＰＧＡ及び前記ＣＤＳ回路のそれぞれは、切替可能なキャパシタを有する請求項２７に記載のモジュール。
  29. 前記ＰＧＡは、いつ前記切替可能なキャパシタのそれぞれが前記ＰＧＡの入力から切断されるかを決定する複数のコンパレータを有する請求項２８に記載のモジュール。
  30. 前記ＣＤＳ回路は、ダイナミックレンジを最適化するオフセット制御を有する請求項２８に記載のモジュール。
  31. 前記画像センサが、時間遅延積分（ＴＤＩ）センサを有する請求項２７に記載のモジュール。
  32. 前記画像センサが、深紫外線から可視光まで波長範囲を感知するよう構成されている請求項２７に記載のモジュール。
  33. それぞれのチャネルが、前記デジタル信号を受信し、ブラックレベル補正を行うよう構成されたデータフォーマットブロック更に有する請求項２７に記載のモジュール。
  34. それぞれのチャネルが、前記デジタル信号を受信し、ＬＶＤＳ処理された信号のオフチップデバイスへの伝送を行う低電圧差動信号（ＬＶＤＳ）ブロックを更に有する請求項２７に記載のモジュール。
  35. それぞれのＨＤＤが、較正モード及びテストモードを有効／無効にする制御ブロックを更に有する請求項２７に記載のモジュール。
  36. 前記制御ブロックが、それぞれのＡＤＣにランプ信号を供給するランプ波発生器を有する請求項３５に記載のモジュール。
  37. それぞれのＨＤＤが、デジタル入力電圧、内部チップ電圧、周辺チップ電圧及び温度センサ電圧に選択的にアクセスするセンサブロックを更に有する請求項２７に記載のモジュール。
  38. 高速画像処理のためのシステムであって、前記システムは複数のモジュールを備え、それぞれのモジュールは、
    画像を表す複数のアナログ出力を生成する画像センサと、
    前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
    それぞれのＨＤＤは、集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
    前記ＨＤＤのそれぞれのチャネルが、
    １つのアナログ出力を調整するアナログフロントエンド（ＡＦＥ）と、
    調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）を備え、
    前記複数のＨＤＤは、汎用及びチャネル構成ビットを前記複数のＨＤＤに選択的に供給するように接続される、
    システム。
  39. 前記画像センサ及び前記複数のＨＤＤを固定するためのパッケージを更に有し、前記画像センサ及び前記複数のＨＤＤは、ワイヤーボンディングを用いて結合され、前記パッケージは、パッケージ内蔵キャパシタを有する請求項３８に記載のシステム。
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