JP7405653B2

JP7405653B2 - イメージセンサ

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Publication number: JP7405653B2
Application number: JP2020041484A
Authority: JP
Inventors: 裕之関根
Original assignee: Tianma Japan Ltd
Current assignee: Tianma Japan Ltd
Priority date: 2020-03-11
Filing date: 2020-03-11
Publication date: 2023-12-26
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Description

本開示は、イメージセンサに関し、特にイメージセンサのノイズ特性を改善する技術に関する。

Ｘ線透視に用いられるＦｌａｔＰａｎｅｌＤｅｔｅｃｔｏｒ（ＦＰＤ）の高精細化が進展している。この高精細化により従来のＰａｓｓｉｖｅＰｉｘｅｌＳｅｎｓｏｒ（ＰＰＳ）方式では、画素面積の縮小による信号量の低下によりＳｉｇｎａｌＮｏｉｓｅＲａｔｉｏ（ＳＮＲ）が低下するという問題が生じる。この問題を解決する方法の一つとして、結晶シリコン基板上に形成されるＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）センサで用いられている、各画素に増幅回路を配置したＡｃｔｉｖｅＰｉｘｅｌＳｅｎｓｏｒ（ＡＰＳ）方式がある。

しかしながら大面積のガラス基板上にＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ（ＴＦＴ）を配置して製造されるＦＰＤにおいては、増幅回路もＴＦＴにより構成することになり、以下の問題が生ずる。それは、増幅回路を構成するＴＦＴの閾値電圧がガラス基板の位置によりばらつき、結果として増幅回路のオフセット誤差を生じさせるという問題である。このオフセット誤差は固定パターンノイズ（ＦＰＮ：ＦｉｘｅｄＰａｔｔｅｒｎＮｏｉｓｅ）を生じさせ、それを信号検出回路または画像処理で補正しようとすると、オフセット誤差の大きさに応じて、信号のダイナミックレンジが減少する。

上述の、ＴＦＴまたは他のトランジスタの閾値ばらつきに起因するオフセット誤差を抑制する方法として、特開平５－２０７２２０号公報で開示された方法がある。特許文献１の図１にＦＰＮ抑圧回路および画素が含まれる回路図が開示されており、同文献の図２に動作を示したタイミングチャートが開示されている。

ここで開示されたＦＰＮ抑圧回路は、高いゲインを有する反転アンプとフィードバック容量Ｃ２とを有しており、画素の電圧が出力される垂直信号線ＶＬとＦＰＮ抑圧回路とが容量Ｃ１を介して接続された構成となっている。特開平５－２０７２２０号公報は、光照射後の画素電圧とリセットした後の画素電圧との差分電圧が（－Ｃ１／Ｃ２）倍増幅されるため、差分を取るという動作によりオフセット誤差が信号から取り除かれると記述している。

特開平５－２０７２２０号公報特開２０１６－２５５７２号公報

しかしながら、特開平５－２０７２２０号公報で開示された方法は結晶シリコン基板上に形成されたイメージセンサに適用されるものであり、この技術をガラス基板上にＴＦＴを配置して製造するＦＰＤに適用した場合、以下の新たな問題が生ずる。一つの問題は、オフセット誤差を補正する機能を有した信号検出回路をガラス基板上に作り込むことができないという問題である。その理由は、ガラス基板上に形成可能なＴＦＴの特性は、結晶シリコン基板上に形成されるトランジスタの特性に比べ、電界効果移動度等が劣るためである。

したがって、オフセット誤差を補正する機能の大部分を、ガラス基板以外の、例えば結晶シリコン基板上に形成する必要がある。オフセット誤差を補正する機能をすべて専用の信号処理ＩＣに含める場合、その信号処理ＩＣを新規に設計、製造する必要が生じ、多くの開発リソースが必要となる。結果として、ＦＰＤを製造するために多くのリソースが必要となる。

上記課題を鑑み、本開示の目的は、高精細かつ高ＳＮＲを有するイメージセンサを効率的に実現することにある。

本開示の一態様のイメージセンサは、画素と、前記画素の光信号を伝送する信号線と、前記画素を制御し、前記信号線により伝送された前記光信号を検出する、制御回路と、を含む。前記画素は、フォトディテクタと、前記フォトディテクタからの信号を増幅する増幅回路と、前記画素から前記信号線への前記光信号の出力を制御する第１スイッチと、
を含む。前記制御回路は、前記信号線に接続された第１容量と、前記光信号の検出のため、前記第１容量を介して前記信号線と接続された積分器と、を含む。前記制御回路は、前記第１スイッチが非導通の状態において、前記信号線に異なる第１電位及び第２電位を順次与え、前記第１電位及び前記第２電位における前記積分器の出力に基づいて、前記第１容量及び前記積分器の増幅率を測定する。

本開示の一態様によれば、高精細かつ高ＳＮＲを有するイメージセンサを効率的に実現できる。

実施形態のイメージセンサの構成を示したブロック図である。実施形態のイメージセンサの画素の回路構成を示した回路図である。実施形態のイメージセンサの出力回路の回路構成を示した回路図である。実施形態のイメージセンサに適用可能な信号検出回路の構成要素を示した回路図である。実施形態のイメージセンサを構成する各要素の接続関係の一部を示した回路図である。実施形態のイメージセンサで光信号を読み取る際の動作を示したタイミングチャートである。実施形態のイメージセンサの出力信号の増幅率を測定する動作を示したタイミングチャートである。実施形態のイメージセンサに適用可能な出力回路の回路構成を示した回路図である。実施形態のイメージセンサを構成する各要素の接続関係の一部を示した回路図である。実施形態のイメージセンサで光信号を読み取る際の動作を示したタイミングチャートである。実施形態のイメージセンサの出力信号の増幅率を測定する動作を示したタイミングチャートである。実施形態のイメージセンサで光信号を読み取る際の動作を示したタイミングチャートである。実施形態のイメージセンサの画素に適用可能な回路構成を示した回路図である。実施形態のイメージセンサの画素に適用可能な回路構成を示した回路図である。

以下において、本開示のイメージセンサについて図面を参照して詳細に説明する。各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。また、スイッチング素子あるいは増幅素子として用いられる非線形素子についてトランジスタという呼称を用いるが、トランジスタはＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ（ＴＦＴ）を含む。

本開示のイメージセンサは、例えば、医療、産業用非破壊検査分野における放射線撮影装置に利用可能である。以下に開示するイメージセンサは、増幅回路が実装された画素と、画素の光信号を検出するため、信号線に容量Ｃｄｅｔ（第１容量）を介して接続された積分器を含む。ここで、検出される光は任意の周波数を有する電磁波であり、赤外線や可視光のほか、Ｘ線を含む。容量Ｃｄｅｔは、信号線の電位変動を電荷に変換するための容量である。積分器は、電荷検出型の信号検出回路の構成要素であり、フィードバック容量Ｃｆを含む。

この構成により、信号線の電位変動の絶対値をＣｄｅｔ／Ｃｆのゲインで増幅して検出でき、画素の増幅回路におけるトランジスタ（たとえばＴＦＴ）の閾値ばらつきに起因するオフセット誤差を抑制できる。

例えば、信号線の電位変動を電荷に変換するための容量Ｃｄｅｔは、画素及び信号線と共に、イメージセンサの絶縁基板（ガラス基板）上に形成することができる。これにより、従来のＰａｓｓｉｖｅＰｉｘｅｌＳｅｎｓｏｒ（ＰＰＳ）方式のＦｌａｔＰａｎｅｌＤｅｔｅｃｔｏｒ（ＦＰＤ）用に開発された電荷検出型の信号検出回路（集積回路）を用いることができる。

上記構成において、ガラス基板上に形成された容量Ｃｄｅｔと信号検出回路内のフィードバック容量Ｃｆとの比率がゲインを決める。以下に開示するイメージセンサは、異なる定電位を信号線に与え、それら電位に対する積分器の出力に基づき上記容量比率に基づくゲインを測定する。これにより、信号線毎（画素列毎）の光信号検出ゲインをより正確に知ることができる。測定したゲインに応じて積分器の出力を補正することで、信号検出回路による検出信号のゲインを信号線間で均一にすることができる。

さらに、一例において、以下に開示のイメージセンサは、画素の光信号を検出した後、信号線に増幅回路のトランジスタの制御端子（たとえばゲート端子）と信号線（たとえばトランジスタのソース）との間の電圧極性が切り替わるように、電位を信号線に与える。これにより、増幅回路のトランジスタの特性変動を低減できる。つまり、増幅回路のトランジスタの制御端子と信号線との間には、フォトディテクタからの信号の増幅のために同一極性の電圧が長時間印加される。そのため、増幅を行うトランジスタは、スイッチング素子として用いる場合よりも特性変動が生じ易い。上記構成により、トランジスタの特性変動を抑制できる。

＜実施形態１＞
図１は実施形態１に関わるイメージセンサの構成例を示したブロック図である。本開示のイメージセンサ１０は、センサ基板１１と制御回路を含む。制御回路は、出力回路１５、駆動回路１４、信号検出回路１６、主制御回路１８を含む。

センサ基板１１は、絶縁性基板（たとえばガラス基板）と、絶縁性基板上に画素１３が縦横のマトリクス状に配置された画素領域１２を含む。出力回路１５は、センサ基板１１の絶縁性基板上に直接に形成されており、図１における縦方向に配列した画素列の各々に一つの出力回路１５が配置されている。画素領域１２には、検出光である放射線を受けて蛍光を発するシンチレータが配置されている場合がある。

駆動回路１４は、画素１３による光検出ため、画素１３を駆動する。出力回路１５は、信号線が伝送する画素からの光信号を受けて、信号検出回路１６に対して出力する。信号検出回路１６は、信号線それぞれからの信号を検出する。主制御回路１８は、駆動回路１４及び信号検出回路１６を制御する。

本実施形態において、駆動回路１４、信号検出回路１６及び主制御回路１８は、センサ基板１１とは別の部品として形成されており、例えば、シリコン基板上に実装されている。これら回路は、それぞれ異なるＩＣチップに実装されていてもよく、これら回路の一部又はすべてが同一のＩＣチップに実装されていてもよく、一つの回路が複数のＩＣチップに実装されてもよい。

図２は一つの画素１３の回路構成を示した回路図である。本開示のイメージセンサの一つの画素１３は、３つのトランジスタＴＲ１、ＴＲ２、ＴＲ３とフォトダイオードＰＤとを含んでいる。フォトダイオードＰＤは、フォトディテクタの例である。ここで示した例では、フォトダイオードＰＤのアノード端子がトランジスタＴＲ１のゲート端子とトランジスタＴＲ３のドレイン端子とに接続され、カソード端子が電源線ＰＡに接続されている。トランジスタＴＲ１のドレイン端子は電源線ＰＰに接続され、ソース端子はトランジスタＴＲ２のドレイン端子に接続されている。

トランジスタＴＲ２のゲート端子は制御線Ｇｎに接続され、ソース端子は信号線Ｄｍに接続されている。トランジスタＴＲ３のゲート端子は制御線Ｒｎに接続され、ソース端子は電源線ＰＢに接続されている。フォトダイオードＰＤは光を電荷に変換する機能を実現する。トランジスタＴＲ１（増幅トランジスタ）は、フォトダイオードＰＤの一端の電位を増幅する機能を実現する。トランジスタＴＲ２は、画素１３の第１スイッチであって、出力を制御する機能を実現する。トランジスタＴＲ３はフォトダイオードＰＤの電位をリセットする機能を実現する。

図３は画素列に一つずつ設けられる出力回路１５の回路構成を示した回路図である。出力回路１５は、３つのトランジスタＴＲ５、ＴＲ６、ＴＲ７と、電圧－電荷変換用容量Ｃｄｅｔと、を含む。トランジスタＴＲ５のゲート端子は制御電位配線ＲＶに接続され、ドレイン端子はトランジスタＴＲ６のソース端子に接続され、ソース端子は電源線ＰＧに接続されている。

トランジスタＴＲ６のゲート端子は制御線Ｓｅｐに接続され、ドレイン端子は信号線Ｄｍに接続されている。トランジスタＴＲ７のゲート端子は制御線Ｔｓｔに接続され、ドレイン端子は信号線Ｄｍに接続され、ソース端子は電源線Ｃａｌに接続されている。トランジスタＴＲ７は、信号線Ｄｍと電源回路との間の導通を制御するスイッチ回路である。

容量Ｃｄｅｔの一つの端子は信号線Ｄｍに接続され、もう一方の端子は、信号検出回路１６へ接続される。ここでトランジスタＴＲ５は、制御電位配線ＲＶの電位によりソース―ドレイン間に流れる電流が一定になるように動作する定電流源の機能を実現している。図３において、出力回路１５は、出力端子ＤＯｍを有している。

図４は本開示のイメージセンサに適用可能な信号検出回路１６の構成要素であって、一部の要素のみを示した回路図である。この回路は、演算増幅回路ＯＰＡ、フィードバック容量Ｃｆ、リセットトランジスタＴＲｓｔとで構成され、積分器としての機能を実現している。リセットトランジスタＴＲｓｔは制御線Ｒｓｔに接続されている。

リセットトランジスタＴＲｓｔが導通状態となることで、フィードバック容量Ｃｆの電荷がリセットされる。図４において、信号検出回路１６（積分器）は入力端子ＩＮと、出力端子ＯＵＴとを有している。信号検出回路１６は、信号線Ｄｍそれぞれに接続される積分器を含む。

駆動回路１４の詳細構成は図示しないが、既に説明した各種制御信号、各種電源線に信号および電位を供給する機能を有している。駆動回路１４及び信号検出回路１６は、主制御回路１８の制御下で動作する。

図５は、本開示のイメージセンサ１０に含まれる要素の接続関係の一部を示したものである。図５は、画素領域１２における１つの画素１３だけを記載し、駆動回路１４については、出力回路１５を制御するための部分のみを記載している。駆動回路１４は、パルス電源を含む電源回路を含む。実施形態１として図示した本開示のイメージセンサ１０では、縦方向に複数の画素１３が配列した画素列１つに対して１本の信号線Ｄｍが存在する。同一画素列の画素１３は、すべて信号線Ｄｍに接続されている。

この信号線Ｄｍは、センサ基板１１端部において、一つの出力回路１５に接続されている。また、図５におけるトランジスタＴＲＢは、トランジスタＴＲ５のゲート電位を定めるものであり、そのドレイン端子とゲート端子が、駆動回路１４の電流源に接続され、ソース端子が電源線ＰＧに接続されている。そのため、トランジスタＴＲＢのゲート端子の電位は、トランジスタＴＲＢのドレイン－ソース間の電流が電流源の電流Ｉｒｅｆと同じになるように変化する。

ここで、トランジスタＴＲＢとトランジスタＴＲ５の電気的特性が等しければ、トランジスタＴＲＢとトランジスタＴＲ５とはカレントミラー回路として動作する。トランジスタＴＲ５のドレイン―ソース間に流れる電流を電流源の電流Ｉｒｅｆと等しくするには、トランジスタＴＲＢとトランジスタＴＲ５の電気的特性を等しくすればよい。

その為、一例において、トランジスタＴＲＢはセンサ基板１１上に、トランジスタＴＲ５と同一の形成プロセスで、同一サイズで作製する。もちろん、トランジスタＴＲ５とトランジスタＴＲＢのトランジスタサイズ（チャネル長Ｌまたはチャネル幅Ｗ）を変えることで、電流の比率を変えることもできる。ここでは、トランジスタＴＲ５とトランジスタＴＲＢのトランジスタサイズが等しいとして説明する。

図６は、本開示のイメージセンサ１０で光信号を読み取る際の動作を示したタイミングチャートである。光信号を読み取る動作の間、駆動回路１４は、制御線Ｓｅｐにハイレベル、Ｔｓｔにローレベル電位を印加する。これにより、トランジスタＴＲ６が導通状態に、トランジスタＴＲ７が非導通状態となる。

横方向に配列した画素１３からなる任意の画素行の信号を読み取るには、時刻Ｔ１に、駆動回路１４は、制御線Ｇｎにハイレベルの電位を印加する。すると、画素１３のトランジスタＴＲ２が導通状態となる。これにより、フォトダイオードＰＤのアノード端子の電位Ｖｐｄに応じた電流が、トランジスタＴＲ１のソース-ドレイン間に流れる。ここで、トランジスタＴＲ５はトランジスタＴＲＢとカレントミラー回路を構成しているため、トランジスタＴＲ５のドレイン－ソース間に流れる電流は、駆動回路１４の電流源の電流Ｉｒｅｆと等しく、一定である。

従って、トランジスタＴＲ１のドレイン－ソース間電流がＩｒｅｆと同じになるように、信号線Ｄｍの電位が変化する。つまり、トランジスタＴＲ１は、電流源と見なせるＴＲ５を負荷としたソースフォロワ回路として動作し、トランジスタＴＲ１、ＴＲ５の飽和特性が良好（ドレイン―ソース間電流が、ドレイン―ソース間電圧に依存せず一定であると見なせる特性）である場合、ゲイン１の増幅回路として動作する。

従って、図６中の信号線Ｄｍの電位Ｖ１は、以下の式で表される。ここでαはオフセット電圧であり、トランジスタＴＲ１の閾値電圧に依存する値を持つ。
Ｖ１＝Ｖｐｄ＋α （式１）

時刻Ｔ２で、駆動回路１４は、制御線Ｒｓｔをハイレベルにする。これによりトランジスタＴＲｓｔが導通状態となり、信号検出回路１６の積分器のフィードバック容量Ｃｆの電荷が０にリセットされる。またこの時の積分器の出力Ｖｏｕｔの電位Ｖ３は、演算増幅回路ＯＰＡのオフセット電圧となる。そのため、容量Ｃｄｅｔの二つの端子には、各々電位Ｖ１と電位Ｖ３が印加された状態となる。

時刻Ｔ３で、駆動回路１４は、制御線Ｒｓｔをローレベルに戻す。これによりトランジスタＴＲｓｔは非導通状態となる。このため、容量Ｃｄｅｔの端子で、信号検出回路１６に接続されている側の端子に蓄えられた電荷と、フィードバック容量Ｃｆの端子で、容量Ｃｄｅｔに接続されている側の端子に蓄えられた電荷の合計値は、保存されることになる。

次に、時刻Ｔ４で、駆動回路１４は、制御線Ｒｎをハイレベルにする。これにより画素１３のトランジスタＴＲ３が導通状態となり、フォトダイオードＰＤのアノード電位が電源線ＰＢの電位にリセットされる。電源線ＰＢの電位をＶＢとすると、信号線Ｄｍの電位Ｖ２は以下の式のようになる。
Ｖ２＝ＶＢ＋α （式２）

信号線Ｄｍの電位がＶ１からＶ２に変化するため、容量Ｃｄｅｔを介して、以下の式で表される電荷Ｑが、信号検出回路１６に注入される。
Ｑ＝（Ｖ２－Ｖ１）×Ｃｄｅｔ（式３）

この注入された電荷はフィードバック容量Ｃｆに蓄積されるため、積分器の出力Ｖ４は以下のようになる。
Ｖ４＝－Ｑ／Ｃｆ＋Ｖ３（式４）

さらに、式１から式３の関係から電位Ｖ４は以下のように書き直すことができる。
Ｖ４＝－Ｃｄｅｔ／Ｃｆ×（ＶＢ－Ｖｐｄ）＋Ｖ３（式５）

つまり、信号量に応じた電位Ｖｐｄと既知の電位ＶＢとの差分電圧が、容量Ｃｄｅｔと容量Ｃｆの比率だけ増幅され、積分器から出力される。ここで注目すべきは、画素１３のトランジスタＴＲ１の閾値電圧に依存したオフセット電圧αが、電位Ｖ１とＶ２の差分をとることで、なくなっていることである。つまり、個々の画素１３でオフセット電圧にばらつきがあっても、積分器の出力にはばらつきが生じない。

その後、駆動回路１４は、時刻Ｔ５で制御線Ｒｎをローレベルにして、時刻Ｔ６で制御線Ｇｎをローレベルに変えることで、１画素行の光信号の読み取り動作を完了する。

上述のように、本開示のイメージセンサでは、画素１３の信号電圧がＣｄｅｔ／Ｃｆの割合で増幅される。画素列の間でＣｄｅｔとＣｆの割合が等しくない場合、増幅率がばらつくことになる。その為、本開示のイメージセンサ１０の主制御回路１８は、個々の画素列の増幅率を測定する。

図７は、個々の画素列の増幅率を測定する動作を示したタイミングチャートである。駆動回路１４は、主制御回路１８からの指示に応じて、以下に説明するように信号を変化させる。

時刻Ｔ１で、駆動回路１４は、制御線Ｓｅｐをローレベルに、制御線Ｔｓｔをハイレベルにする。すると、トランジスタＴＲ７が導通状態となり、トランジスタＴＲ６が非導通状態となる。この時、駆動回路１４は、電源線Ｃａｌのパルス電源からの電位ＶｃａｌをＶｃ１（第１電位）としておく。すると、信号線Ｄｍの電位もＶｃ１となる。

時刻Ｔ２に、駆動回路１４は、制御線Ｒｓｔをハイレベルにする。すると、トランジスタＴＲｓｔが導通状態となり、フィードバック容量Ｃｆの電荷が０にリセットされる。時刻Ｔ３で、駆動回路１４は、制御線Ｒｓｔをローレベルにする。すると、トランジスタＴＲｓｔが非導通状態となる。この状態での積分器の出力Ｖ５は、演算増幅回路ＯＰＡのオフセット電圧である。

時刻Ｔ４に、駆動回路１４は、電源線Ｃａｌの電位ＶｃａｌをＶｃ２（第２電位）に変える。すると、信号線Ｄｍの電位がＶｃ１からＶｃ２へ変化する為、以下の式で表される電荷Ｑが、容量Ｃｄｅｔを介して、信号検出回路１６に注入される。
Ｑ＝（Ｖｃ２－Ｖｃ１）×Ｃｄｅｔ（式６）

この注入された電荷はフィードバック容量Ｃｆに蓄積されるため、積分器の出力Ｖ６は以下のようになる。
Ｖ６＝－Ｑ／Ｃｆ＋Ｖ５（式７）

式６から、式７は以下のように書き直すことができる。
Ｖ６－Ｖ５＝－Ｃｄｅｔ／Ｃｆ×（Ｖｃ２－Ｖｃ１）（式８）

ここで、電位Ｖｃ１、Ｖｃ２は既知であるので、主制御回路１８は、全ての画素行でＶ６、Ｖ５を測定することで、個々の画素列の増幅率を求めることができる。主制御回路１８は、求めた増幅率を用いて、全ての画素列で増幅率が一定となる補正係数を算出して、保存する。イメージセンサ１０の光信号読み取り動作時には、主制御回路１８は、読み取られた信号をこの補正係数を用いて補正する。この動作により、画素列毎に、ＣｄｅｔとＣｆの比率が異なっていても、光信号からその影響を排除することが可能となる。

その後、時刻Ｔ５に、駆動回路１４は、制御線Ｓｅｐをハイレベルにして、制御線Ｔｓｔをローレベルにして、増幅率の測定動作を完了する。

主制御回路１８は、増幅率の測定（キャリブレーション）を、イメージセンサ１０の動作開始時に行ってもよく、または、動作中に一定の間隔で行ってもよい。また、信号検出回路１６の特性変動が極めて小さい場合は、イメージセンサ１０の出荷時に実施するだけでもよい。

＜実施形態２＞
図８は本開示の実施形態２に関わるイメージセンサの出力回路の回路構成例を示した回路図である。出力回路１５は、４つのトランジスタＴＲ５、ＴＲ６、ＴＲ７、ＴＲ８と電圧－電荷変換用容量Ｃｄｅｔとを含む。トランジスタＴＲ５のゲート端子は制御電位配線ＲＶに接続され、ドレイン端子はトランジスタＴＲ６のソース端子に接続され、ソース端子は電源線ＰＧに接続されている。

トランジスタＴＲ６のゲート端子は制御線Ｓｅｐに接続され、ドレイン端子は信号線Ｄｍに接続されている。トランジスタＴＲ７のゲート端子は制御線Ｔｓｔ１に接続され、ドレイン端子は信号線Ｄｍに接続され、ソース端子は電源線Ｃａｌ１（第１電源線）に接続されている。トランジスタＴＲ８のゲート端子は制御線Ｔｓｔ２に接続され、ドレイン端子は信号線Ｄｍに接続され、ソース端子は電源線Ｃａｌ２（第２電源線）に接続されている。トランジスタＴＲ７及びＴＲ８は、信号線Ｄｍと電源線Ｃａｌ１、Ｃａｌ２との間の接続（導通）を制御するスイッチ回路である。

容量Ｃｄｅｔの一つの端子は信号線Ｄｍに接続され、もう一方の端子は、信号検出回路１６へ接続される。ここでトランジスタＴＲ５は、制御電位配線ＲＶの電位によりソース－ドレイン間に流れる電流が一定になるように動作する定電流減の機能を実現している。出力回路１５は、出力端子ＤＯｍを有する。

図９は、本本開示のイメージセンサ１０に含まれる要素の接続関係の一部を示したものである。図９は、画素領域１２における１つの画素１３だけを記載し、駆動回路１４については、出力回路１５を制御するための部分のみを記載している。駆動回路１４は、二つの直流電源を含む電源回路を含む。本開示の実施形態１と同様に、トランジスタＴＲＢとトランジスタＴＲ５とはカレントミラー回路として動作する。また以降の説明では、カレントミラーの電流比を１として行う。

図１０は、本開示の実施形態２に関わるイメージセンサの光信号読み取り動作のタイミングチャートである。制御線Ｔｓｔ１、Ｔｓｔ２がローレベルであることにより、トランジスタＴＲ７、ＴＲ８が共に非導通状態であること以外は、本開示のイメージセンサの実施形態１の動作と同じである。

図１１は、個々の画素列の増幅率を測定する動作を示したタイミングチャートである。本開示の実施形態２の駆動回路１４は、電源線Ｃａｌ１の電位Ｖｃ１（第１電位）と電源線Ｃａｌ２の電位Ｖｃ２（第２電位）を一定に保つ。電位Ｖｃ１とＶｃ２とは異なる電位であり、それぞれ、異なる直流電源から与えられる。

時刻Ｔ１で、駆動回路１４は、制御線Ｓｅｐをローレベルに、制御線Ｔｓｔ１をハイレベルにする。すると、トランジスタＴＲ７が導通状態となり、トランジスタＴＲ６が非導通状態となる。ここで制御線Ｔｓｔ２はローレベルであるため、トランジスタＴＲ８は非導通状態である。すると、信号線Ｄｍの電位はＶｃ１となる。

時刻Ｔ２に、駆動回路１４は、制御線Ｒｓｔをハイレベルにする。

すると、トランジスタＴＲｓｔが導通状態となり、フィードバック容量Ｃｆの電荷が０にリセットされる。時刻Ｔ３で、駆動回路１４は、制御線Ｒｓｔをローレベルにする。すると、トランジスタＴＲｓｔが非導通状態となる。この状態での積分器の出力Ｖ５は、演算増幅回路ＯＰＡのオフセット電圧である。

時刻Ｔ４に、駆動回路１４は、制御線Ｔｓｔ１をローレベルにする。すると、トランジスタＴＲ７が非導通状態に変わる。時刻Ｔ５に制御線Ｔｓｔ２をハイレベルに変える。すると、トランジスタＴＲ８が導通状態となり、信号線Ｄｍの電位はＶｃ２に変わる。信号線Ｄｍの電位がＶｃ１からＶｃ２へ変化する為、容量Ｃｄｅｔを介して、以下の式で表される電荷Ｑが、信号検出回路１６に注入される。
Ｑ＝（Ｖｃ２－Ｖｃ１）×Ｃｄｅｔ（式９）

この注入された電荷はフィードバック容量Ｃｆに蓄積されるため、積分器の出力Ｖ６は以下のようになる。
Ｖ６＝－Ｑ／Ｃｆ＋Ｖ５（式１０）

式９から、式１０は以下のように書き直すことができる。
Ｖ６－Ｖ５＝－Ｃｄｅｔ／Ｃｆ×（Ｖｃ２－Ｖｃ１）（式１１）

ここで、電位Ｖｃ１、Ｖｃ２は既知なので、主制御回路１８は、全ての画素行でＶ６、Ｖ５を測定することで、個々の画素列の増幅率を求めることができる。つまり、本開示の実施形態２に係るイメージセンサでは、駆動回路１４に電圧が変化する電源あるいは回路を設けなくとも、増幅率の補正を行う際に必要となる、全ての画素列の増幅率の測定を実行することができる。

本開示の実施形態１に関わるイメージセンサでは増幅率測定時に、電源線Ｃａｌには数多くの信号線が接続されるため、その容量が大きくなる。容量の大きな電源線の電位を短時間に変化させるには、極めて小さな出力抵抗を持つ電源または回路が必要となる。その為、駆動回路１４が大規模になるもしくは高価格になる、または、増幅率測定時に長い時間が必要となり得る。

本開示の実施形態２に係るイメージセンサでは、電源線Ｃａｌ１、Ｃａｌ２の電位を変化させる必要がないため、それらの容量が大きくとも簡単な電源回路を適用可能である。また、増幅率測定の時間を短時間化したい場合は、電源回路に並列に、電源線Ｃａｌ１、Ｃａｌ２の容量よりも十分に大きな容量を接続することで実現できる。

＜実施形態３＞
増幅回路にトランジスタ、特にＴＦＴを用いた場合、その特性が変動する可能性がある。例えば、増幅回路の構成をソースフォロワ回路として、トランジスタの導電型をｎ型とした場合、トランジスタのゲートにはソースよりも高い電圧が印加され続ける。トランジスタとしてＴＦＴを用いた場合、ゲートにＴＦＴのチャネルに電荷が誘起する電圧が印加され続けると、ＴＦＴの閾値電圧が変動する。本開示の実施形態３に係るイメージセンサは、このＴＦＴの閾値電圧変動を抑制する駆動方法に関するものである。

実施形態１または実施形態２に係るイメージセンサのいずれも、本開示の実施形態３に係るイメージセンサに適用可能である。以降、実施形態１の構成で、トランジスタの導電型はｎ型として説明する。

図１２は光信号読み取り時のタイミングチャートである。本動作時には、駆動回路１４は、電源線Ｃａｌの電位Ｖｃａｌを常にＶｃ３に保っておく。

時刻Ｔ１に、駆動回路１４は、制御線Ｇｎをハイレベルにして、トランジスタＴＲ２を導通状態にする。本開示の実施形態１に関わるイメージセンサの光信号読み出し動作の説明と同様に、フォトダイオードＰＤのアノード端子の電位Ｖｐｄに応じた電位が信号線Ｄｍに出力される。

時刻Ｔ２に、駆動回路１４は、制御線Ｒｓｔをハイレベルにして、トランジスタＴＲｓｔを導通状態にすることで、フィードバック容量Ｃｆの電荷をリセットする。時刻Ｔ３に、駆動回路１４は、制御線Ｒｓｔをローレベルに戻し、トランジスタＴＲｓｔを非導通状態にする。

時刻Ｔ４に、駆動回路１４は、制御線Ｒｎをハイレベルにして、トランジスタＴＲ３を導通状態にして、フォトダイオードＰＤをリセットする。すると、信号線Ｄｍの電位がＶ１から、電源線ＰＢの電位に応じた電位Ｖ２に変化する。この電位変動に応じた電荷が容量Ｃｄｅｔを介して注入され、積分器の出力も変化する。既に説明した通り、その積分器の出力変化は、光信号に応じた電位変化が容量比Ｃｄｅｔ／Ｃｆに比例した増幅率で検出される。

その後、時刻Ｔ５に、駆動回路１４は、制御線Ｒｎをローレベルに戻し、トランジスタＴＲ３を非導通状態とする。時刻Ｔ６に、駆動回路１４は、制御線Ｓｅｐをローレベルに、制御線Ｔｓｔをハイレベルにして、トランジスタＴＲ６を非導通状態に、トランジスタＴＲ７を導通状態にする。

この時、電源線Ｃａｌの電位がＶｃ３であり、制御線ＧｎがハイレベルのままでありトランジスタＴＲ２は導通状態であるため、トランジスタＴＲ１のソースの電位はＶｃ３（第３電位）となる。ここで、例えば、電位Ｖｃ３を、本イメージセンサに飽和露光量の光が照射された際のフォトダイオードＰＤのアノード電極の電位よりも高い電位に設定する。トランジスタＴＲ１のゲート電位はソース電位より低くなる。これにより、ゲート－ソース間電圧の極性は、フォトダイオードＰＤの出力の増幅時の極性から反転する。

時刻Ｔ７に、駆動回路１４は、制御線Ｇｎをローレベルにすることで、トランジスタＴＲ２を非導通状態とする。トランジスタＴＲ１のソース電位は、電位Ｖｃ３に保持される。従って、トランジスタＴＲ１のゲートには、次に光信号を読み取る動作を行うまで、ソースに対して低い、つまり負の電位が印加され続けることになる。このように、増幅動作におけるゲート―ソース間電圧と逆極性の電圧をゲート―ソース間に与えることで、トランジスタＴＲ１の閾値変動を抑制することが可能となる。

ここまでの説明ではトランジスタの導電型がｎ型であるとして行ってきたが、トランジスタの導電型がｐ型であっても同様の効果が得られる。ただし、トランジスタに印加する電圧の極性を変える必要がある。また、本開示のイメージセンサの画素１３に対して、図１３、図１４の回路構成も適用可能である。

図１３の回路構成において、フォトダイオードＰＤの向きが、図２に例示する回路構成のフォトダイオードの向き逆になっており、フォトダイオードＰＤのカソード端子の電位が検出される。図１４の回路構成において、トランジスタＴＲ２は、電源線ＰＰとトランジスタＴＲ１との間に配置されている。具体的には、トランジスタＴＲ２のソースはトランジスタＴＲ１のドレインと接続され、ドレインは電源線ＰＰに接続されている。ただし、図１４の構成の回路を用いた場合には、画素１３の増幅回路を構成するトランジスタＴＲ１の特性変動を抑制することは困難である。

上述のように、本開示のイメージセンサでは、高精細化、つまり画素サイズが小さくなっても、高いＳＮＲを維持することが可能である。さらに、画素列に配置した増幅回路を構成するトランジスタの閾値電圧のばらつきに起因する光信号のオフセットばらつきを抑制できる。また、各画素行に配置された信号検出回路の増幅率が一定に揃えるために、増幅率を検出することが可能である。本開示のイメージセンサでは、画素の増幅回路を構成するトランジスタの特性変動を抑制する動作を行うことも可能である。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０イメージセンサ、１１センサ基板、１２画素領域、１３画素、１４駆動回路、１５出力回路、１６信号検出回路、１８主制御回路、Ｃａｌ、Ｃａｌ１、Ｃａｌ２、ＰＡ、ＰＢ、ＰＧ、ＰＰ電源線、Ｃｄｅｔ電圧－電荷変換用容量、Ｃｆフィードバック容量、ＤＯｍ出力端子、Ｄｍ信号線、ＩＮ入力端子、ＯＰＡ演算増幅回路、ＯＵＴ出力端子、ＰＤフォトダイオード、ＲＶ制御電位配線、ＴＲ１－ＴＲ８、ＴＲＢトランジスタ、ＴＲｓｔリセットトランジスタ、Ｇｎ、Ｒｎ、Ｒｓｔ、Ｓｅｐ、Ｔｓｔ、Ｔｓｔ１、Ｔｓｔ２制御線

Claims

画素と、
前記画素の光信号を伝送する信号線と、
前記画素を制御し、前記信号線により伝送された前記光信号を検出する、制御回路と、
を含み、
前記画素は、
フォトディテクタと、
前記フォトディテクタからの信号を増幅する増幅回路と、
前記画素から前記信号線への前記光信号の出力を制御する第１スイッチと、
を含み、
前記制御回路は、
前記信号線に接続された第１容量と、
前記光信号の検出のため、前記第１容量を介して前記信号線と接続された積分器と、
を含み、
前記制御回路は、
前記第１スイッチが非導通の状態において、前記信号線に異なる第１電位及び第２電位を順次与え、
前記第１電位及び前記第２電位における前記積分器の出力に基づいて、前記第１容量及び前記積分器の増幅率を測定する、
イメージセンサ。
請求項１に記載のイメージセンサであって、
前記画素、前記信号線、及び前記第１容量は絶縁基板上に形成され、
前記積分器は、シリコン基板上に形成されている、
イメージセンサ。
請求項１に記載のイメージセンサであって、
前記画素を含む複数の画素と、
前記信号線を含み、前記複数の画素のそれぞれの光信号を伝送する複数の信号線と、
前記第１容量を含み、前記複数の信号線それぞれに接続された複数の第１容量と、
前記積分器を含み、前記複数の第１容量を介して前記複数の信号線それぞれと接続された複数の積分器と、
を含み、
前記複数の画素の各画素は、
フォトディテクタと、
前記フォトディテクタからの信号を増幅する増幅回路と、
前記画素から前記信号線への前記光信号の出力を制御する第１スイッチと、
を含み、
前記制御回路は、
前記複数の画素それぞれの第１スイッチが非導通の状態において、前記複数の信号線それぞれに前記第１電位及び前記第２電位を順次与え、
前記第１電位及び前記第２電位における前記複数の積分器の各積分器の出力に基づいて、前記複数の第１容量の各第１容量及び前記複数の積分器の各積分器の増幅率を測定する、
イメージセンサ。
請求項１に記載のイメージセンサであって、
前記制御回路は、
前記第１電位及び前記第２電位を与える電源回路と、
前記電源回路と前記信号線との間の導通を制御するスイッチ回路と、
を含み、
前記光信号の検出の間、前記スイッチ回路を非導通状態に維持し、
前記第１電位及び前記第２電位を前記信号線に与える間、前記スイッチ回路を導通状態に維持する、
イメージセンサ。
請求項４に記載のイメージセンサであって、
前記電源回路は、前記第１電位及び前記第２電位を生成するパルス電源を含み、
前記スイッチ回路は、前記パルス電源と前記信号線と間の導通を制御するスイッチを含む、
イメージセンサ。
請求項４に記載のイメージセンサであって、
前記第１電位に維持される第１電源線と、
前記第２電位に維持される第２電源線と、
を含み、
前記スイッチ回路は、
前記第１電源線と前記信号線との接続を制御する第３スイッチと、
前記第２電源線と前記信号線との接続を制御する第４スイッチと、
を含む、
イメージセンサ。
請求項４に記載のイメージセンサであって、
前記増幅回路は、前記フォトディテクタからの信号を増幅する増幅トランジスタを含み、
前記制御回路は、前記画素の光信号を検出した後、前記電源回路から、前記スイッチ回路及び前記信号線を介して前記増幅トランジスタに、前記増幅トランジスタの制御端子と前記信号線との間の電圧の極性を前記光信号の増幅時の極性から反転する第３電位を与える、
イメージセンサ。
請求項７に記載のイメージセンサであって、
前記第１スイッチは、前記増幅トランジスタと前記信号線との間に配置され、
前記制御回路は、前記第１スイッチを導通状態に維持して、前記電源回路から、前記スイッチ回路及び前記信号線を介して前記増幅トランジスタに前記第３電位を与えた後、前記第１スイッチを非導通状態に変化させる、
イメージセンサ。
イメージセンサの制御方法であって、
前記イメージセンサは、
画素と、
前記画素の光信号を伝送する信号線と、
前記信号線に接続された第１容量と、
前記光信号の検出のため、前記第１容量を介して前記信号線と接続された積分器と、
を含み、
前記画素は、
フォトディテクタと、
前記フォトディテクタからの信号を増幅する増幅回路と、
前記画素から前記信号線への前記光信号の出力を制御する第１スイッチと、
を含み、
前記制御方法は、
前記第１スイッチが非導通の状態において、前記信号線に異なる第１電位及び第２電位を順次与え、
前記第１電位及び前記第２電位における前記積分器の出力に基づいて、前記第１容量及び前記積分器の増幅率を測定する、方法。