CN111432146A - 成像装置 - Google Patents

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Abstract

本公开涉及能够改善比较器的确定速度并且降低功率消耗的比较器、AD转换器、固态图像拾取装置、电子装置、控制所述比较器的方法、数据写入电路、数据读取电路以及数据传送电路。所述比较器包括：差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；正反馈电路，其被配置为使用比所述第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于所述差分输入电路的所述输出信号来当指示所述输入信号与所述参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；以及电压转换电路，其被配置为将所述差分输入电路的所述输出信号转换为对应于所述第二供电电压的信号。例如，本公开可应用于固态图像拾取装置的比较器。

Description

成像装置
本申请是申请日为2016年2月9日、发明名称为“比较器、AD转换器、固态成像装置、电子装置、比较器控制方法、数据写入电路、数据读取电路以及数据传送电路”的申请号为201680010381.9专利申请的分案申请。
技术领域
本公开涉及比较器、AD转换器、固态图像拾取装置、电子装置、控制比较器的方法、数据写入电路、数据读取电路以及数据传送电路，并且明确地说，涉及能够改善比较器的确定速度并且降低功率消耗的比较器、AD转换器、固态图像拾取装置、电子装置、控制比较器的方法、数据写入电路、数据读取电路以及数据传送电路。
背景技术
在有限面积中(例如，在像素中)执行AD转换的情况下，在用于固态图像拾取装置的信号读取系统中，具有最有利的面积效率的系统是包括比较器和位于比较器的后续级处的数字电路的积分型(斜率型)AD转换系统。
非专利文献1已经提出一种使用积分型AD转换系统在有限面积中实现AD转换的技术。举例来说，非专利文献1的系统具有多次将斜率信号输入到比较器中的电路配置，其中在后续级处具有一个为数字电路的DRAM电路。举例来说，针对8位AD转换将相同斜率信号八次重复输入到比较器中。接着，八次重复在比较器的输出被反转的时间点处将代码0或1存储到DRAM电路中的操作，使得在整个表面上的比较被完成的时间点处将存储内容读取到外部。
引文列表
非专利文献
非专利文献1：D.Yang、B.Fowler和A.El Gamal，“A Nyquist rate pixel levelADC for CMOS image sensors”，Proc.IEEE 1998Custom Integrated Circuits Conf.，圣克拉拉，加利福尼亚，1998年5月，第237至240页。
发明内容
本发明待解决的问题
在AD转换器布置于像素中的情况下，容纳电路的面积是有限的，并且因此，难以产生充分满足要求的比较器，这不同于相对存在面积灵活性的情况，例如，列并行地包括针对每条像素线布置的AD转换器。举例来说，在增强性能的情况下，比较的确定速度可能减慢或者功率消耗可能增大。
本公开是在考虑到所述情形的情况下做出的，并且旨在改善比较器的确定速度并且另外降低功率消耗。
问题解决方案
根据本公开的第一方面的成像装置，其包括：像素电路，其包括：光电转换器；浮动扩散层；传送晶体管，其用于将所述光电转换器所生成的电荷传送到所述浮动扩散层；复位晶体管，其用于复位所述浮动扩散层中保持的所述电荷；和第一差分晶体管，其连接至所述复位晶体管的源极；比较器，其包括：所述第一差分晶体管；第二差分晶体管；和第一输出节点；电压转换电路，所述电压转换电路耦接至所述第一输出节点，其中，所述第一差分晶体管和所述第二差分晶体管作为差分对布置在第一半导体基板上，且所述第一输出节点布置在第二半导体基板上。
根据本公开的第一方面的比较器包括：差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；正反馈电路，其被配置为使用比第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；以及电压转换电路，其被配置为将差分输入电路的输出信号转换为对应于第二供电电压的信号。
根据本公开的第一方面，差分输入电路使用第一供电电压进行操作，并且当输入信号在电压上高于参考信号时输出信号。正反馈电路使用比第一供电电压低的第二供电电压进行操作，并且基于来自差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度。电压转换电路将差分输入电路的输出信号转换为对应于第二供电电压的信号。
根据本公开的第二方面的AD转换器包括：差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；正反馈电路，其被配置为使用比第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；电压转换电路，其被配置为将差分输入电路的输出信号转换为对应于第二供电电压的信号；以及数据存储单元，其被配置为当比较结果信号被反转时存储时间代码。
根据本公开的第二方面，差分输入电路被配置为使用第一供电电压进行操作，并且当输入信号在电压上高于参考信号时输出信号。正反馈电路使用比第一供电电压低的第二供电电压进行操作，基于来自差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度。电压转换电路被配置为将差分输入电路的输出信号转换为对应于第二供电电压的信号。数据存储单元在比较结果信号被反转时存储时间代码。
根据本公开的第三方面的固态图像拾取装置包括：AD转换器，其包括：差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；正反馈电路，其被配置为使用比第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；电压转换电路，其被配置为将差分输入电路的输出信号转换为对应于第二供电电压的信号；以及数据存储单元，其被配置为当比较结果信号被反转时存储时间代码；以及像素电路，其被配置为将电荷信号输出到差分输入电路作为输入信号，所述电荷信号是通过接收入射在像素上的光并对其进行光电转换来生成的。
根据本公开的第四方面的电子装置包括：固态图像拾取装置，其包括：AD转换器，其包括：差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；正反馈电路，其被配置为使用比第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；电压转换电路，其被配置为将差分输入电路的输出信号转换为对应于第二供电电压的信号；以及数据存储单元，其被配置为当比较结果信号被反转时存储时间代码；以及像素电路，其被配置为将电荷信号输出到差分输入电路作为输入信号，所述电荷信号是通过接收入射在像素上的光并对其进行光电转换来生成的。
根据本公开的第三和第四方面，差分输入电路使用第一供电电压进行操作，并且当输入信号在电压上高于参考信号时输出信号。正反馈电路使用比第一供电电压低的第二供电电压进行操作，并且基于来自差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度。电压转换电路将差分输入电路的输出信号转换为对应于第二供电电压的信号。数据存储单元在比较结果信号被反转时存储时间代码。像素电路将电荷信号输出到差分输入电路作为输入信号，所述电荷信号是通过接收入射在像素上的光并对其进行光电转换来生成的。
根据本公开的第五方面的控制比较器的方法包括：当输入信号在电压上高于参考信号时差分输入电路输出信号；电压转换电路将差分输入电路的输出信号转换为对应于第二供电电压的信号；以及正反馈电路基于差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度，所述输出信号是由电压转换电路转换的，其中所述比较器包括被配置为使用第一供电电压进行操作的差分输入电路、被配置为使用比第一供电电压低的第二供电电压进行操作的正反馈电路以及电压转换电路。
在包括被配置为使用第一供电电压进行操作的差分输入电路、被配置为使用比第一供电电压低的第二供电电压进行操作的正反馈电路和电压转换电路的比较器中，根据本公开的第一至第三方面，差分输入电路在输入信号在电压上高于参考信号时输出信号。电压转换电路将差分输入电路的输出信号转换为对应于第二供电电压的信号。正反馈电路基于差分输入电路的输出信号来当指示输入信号与参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度，所述输出信号是通过电压转换电路来转换的。
根据本公开的第六方面的数据写入电路包括：移位寄存器，其被配置为获取从时间代码生成单元输出的时间代码以便依序传送所述时间代码；以及闩锁电路，其被配置为锁存已被传送的时间代码。
根据本公开的第六方面，获取并依序传送从时间代码生成单元输出的时间代码，并且锁存已被传送的时间代码。
根据本公开的第七方面的数据读取电路包括：闩锁电路，其被配置为锁存预定时间代码；以及移位寄存器，其被配置为接收闩锁电路中所锁存的时间代码以便依序传送所述时间代码。
根据本公开的第七方面，将预定时间代码锁存在闩锁电路中，并且接收并依序传送闩锁电路中所锁存的时间代码。
根据本公开的第八方面的数据传送电路包括：交互式缓冲器，其被配置为在从时间代码生成单元输出的时间代码的写入操作与读取操作之间进行切换；闩锁电路，其被配置为锁存预定时间代码；以及移位寄存器，其被配置为在已经在交互式缓冲器中设置写入操作的情况下获取从时间代码生成单元输出的时间代码并且将其供应到闩锁电路以便依序传送所述时间代码，所述移位寄存器被配置为在已经在交互式缓冲器中设置读取操作的情况下接收闩锁电路中所锁存的时间代码以便依序传送所述时间代码。
根据本公开的第一至第三方面，交互式缓冲器在从时间代码生成单元输出的时间代码的写入操作与读取操作之间进行切换。在已经在交互式缓冲器中设置写入操作的情况下，获取从时间代码生成单元输出的时间代码并且将其供应到闩锁电路以便依序传送。在已经在交互式缓冲器中设置读取操作的情况下，接收并依序传送闩锁电路中所锁存的时间代码。
所述比较器、AD转换器、固态图像拾取装置、数据写入电路、数据读取电路和数据传送电路各自可为单独装置或可为构建在不同装置中的模块。
本发明的效果
根据本公开的第一至第八方面，可改善比较器的确定速度并且可降低功率消耗。
请注意，此处所描述的效果不是有限的，并且可提供本公开中所描述的任何效果。
附图说明
图1是根据本公开的固态图像拾取装置的示意性配置的图。
图2是像素的示例性详细配置的框图。
图3是比较电路的示例性详细配置的框图。
图4是在操作中的比较电路的每个信号的转变的图形表示。
图5是用于描述像素电路的详细配置的图。
图6是用于描述像素的操作的时序图。
图7是比较电路的第二示例性配置的电路图。
图8是比较电路的第三示例性配置的电路图。
图9是比较电路的第四示例性配置的电路图。
图10是比较电路的第一示例性配置和第四示例性配置的电路布局的平面图。
图11是在联合像素的情况下的比较电路的示例性配置的电路图。
图12是在联合像素的情况下的比较电路的示例性配置的电路图。
图13是时间代码传送单元和数据存储单元的第一示例性配置的电路图。
图14是时间代码传送单元和数据存储单元的第二示例性配置的电路图。
图15是时间代码传送单元和数据存储单元的第三示例性配置的电路图。
图16是移位寄存器的D-F/F的第一示例性配置的图。
图17是移位寄存器的D-F/F的第二示例性配置的图。
图18是交互式缓冲器电路的第一示例性配置的图。
图19是交互式缓冲器电路的第二示例性配置的图。
图20是用于描述移位寄存器中所包括的D-F/F的数量的图。
图21是群集与移位寄存器的D-F/F之间的对应关系的图。
图22是用于描述移位寄存器中所包括的D-F/F的四个单元中的数据输出流的时序图。
图23是根据第三示例性配置的时间代码传送单元的第一修改的图。
图24是根据第三示例性配置的时间代码传送单元的第二修改的图。
图25是根据第三示例性配置的时间代码传送单元的第三修改的图。
图26是时间代码生成单元的示例性配置的图。
图27是用于描述时间代码传送单元的第一和第二示例性配置与第三示例性配置之间的差异的图形表示。
图28是用于描述像素中的数据存储单元的不同示例性配置的图。
图29是用于描述时钟供应电路的不同示例性配置的图。
图30是用于描述对具有列AD系统的固态图像拾取装置的示例性应用的图。
图31是用于描述对具有列AD系统的固态图像拾取装置的示例性应用的图。
图32是包括分层的两个半导体衬底的固态图像拾取装置的概念图。
图33是在固态图像拾取装置包括分层的两个半导体衬底的情况下的示例性电路配置的图。
图34是包括分层的三个半导体衬底的固态图像拾取装置的概念图。
图35是在固态图像拾取装置包括分层的三个半导体衬底的情况下的示例性电路配置的图。
图36是根据本公开的为电子装置的图像拾取装置的示例性配置的框图。
具体实施方式
下文将描述用于实行本公开的模式(下文中称为实施例)。请注意，将按以下次序给出描述。
1.固态图像拾取装置的示例性示意性配置
2.像素的示例性详细配置
3.比较电路的第一示例性配置
4.比较电路的第二示例性配置
5.比较电路的第三示例性配置
6.比较电路的第四示例性配置
7.联合像素的第一示例性配置
8.联合像素的第二示例性配置
9.时间代码传送单元和数据存储单元的第一示例性配置
10.时间代码传送单元和数据存储单元的第二示例性配置
11.时间代码传送单元和数据存储单元的第三示例性配置
12.时间代码传送单元的第三示例性配置的详细描述
13.根据第三示例性配置的时间代码传送单元的第一修改
14.根据第三示例性配置的时间代码传送单元的第二修改
15.根据第三示例性配置的时间代码传送单元的第三修改
16.时间代码生成单元的示例性配置
17.时间代码传送单元的第一和第二示例性配置与第三示例性配置之间的差异
18.数据存储单元的不同示例性配置
19.时钟供应电路的不同示例性配置
20.对列AD系统的示例性应用
21.多衬底配置1
22.多衬底配置2
23.对电子装置的示例性应用
<1.固态图像拾取装置的示例性示意性配置>
图1是根据本公开的固态图像拾取装置的示意性配置。
图1的固态图像拾取装置1包括像素阵列单元22，其包括以二维阵列格式布置在使用例如硅(Si)作为半导体的半导体衬底11上的像素21。像素阵列单元22包括时间代码传送单元23，其将时间代码生成单元26所生成的时间代码传送到每个像素21。接着，在半导体衬底11上在像素阵列单元22的周边上形成像素驱动电路24、D/A转换器(DAC)25、时间代码生成单元26、垂直驱动电路27、输出单元28和时序生成电路29。
以二维阵列格式布置的像素21中的每一者包括所提供的像素电路41和ADC 42，如稍后参考图2所描述。像素21各自生成对应于像素中的光接收元件(例如，光电二极管)所接收的光强度的电荷信号，以便将电荷信号转换为数字像素信号SIG以供输出。
像素驱动电路24驱动像素21中的像素电路41(参看图2)。DAC 25生成参考信号(参考电压信号)REF，其是具有响应于时间推移而单调递减的电平(电压)的斜率信号，以便将参考信号REF供应到每个像素21。时间代码生成单元26生成每个像素21将模拟像素信号SIG转换(AD转换)为数字信号所使用的时间代码，以便将时间代码供应到对应时间代码传送单元23。向像素阵列单元22提供多个时间代码生成单元26，并且在像素阵列单元22中提供时间代码传送单元23，时间代码传送单元23的数量对应于时间代码生成单元26的数量。也就是说，时间代码生成单元26一对一地对应于时间代码传送单元23，所述时间代码传送单元23各自传送对应时间代码生成单元26所生成的时间代码。
垂直驱动电路27控制在每个像素21中生成的数字像素信号SIG以基于从时序生成电路29供应的时序信号以预定次序输出到输出单元28。从每个像素21输出的数字像素信号SIG从输出单元28输出到固态图像拾取装置1的外部。输出单元28在必要时执行预定数字信号处理，诸如校正黑色水平的黑色水平校正处理和相关双取样(CDS)处理，并且接着执行输出到外部。
例如，时序生成电路29包括时序生成器，其生成各种时序信号，并且将已经生成的各种时序信号供应到例如像素驱动电路24、DAC 25和垂直驱动电路27。
固态图像拾取装置1具有以上配置。请注意，如上所述，固态图像拾取装置1中所包括的全部形成在一个半导体衬底11上的电路已在图1中加以描述。然而，如稍后描述，固态图像拾取装置1中所包括的电路可被布置为划分成多个半导体衬底11。
<2.像素的示例性详细配置>
图2是像素21的示例性详细配置的框图。
像素21包括像素电路41和AD转换器(ADC)42。
像素电路41将对应于已被接收的光强度的电荷信号输出到ADC 42作为模拟像素信号SIG。ADC 42将从像素电路41供应的模拟像素信号SIG转换为数字信号。
ADC 42包括比较电路51和数据存储单元52。
比较电路51将从DAC 25供应的参考信号REF与像素信号SIG进行比较，以便输出输出信号VCO作为指示比较结果的比较结果信号。当参考信号REF和像素信号SIG变成相同(电压)时，比较电路51反转输出信号VCO。
比较电路51包括差分输入电路61、电压转换电路62和正反馈(PFB)电路63，并且稍后将参考图3描述详情。
除了从比较电路51输入的输出信号VCO之外，从垂直驱动电路27向数据存储单元52供应指示用于像素信号的写入操作的WR信号、指示用于像素信号的读取操作的RD信号和用于在像素信号的读取操作期间控制像素21的读取时序的WORD信号。另外，通过对应时间代码传送单元23供应对应时间代码生成单元26所生成的时间代码。
数据存储单元52包括基于WR信号和RD信号控制时间代码的写入操作和读取操作的闩锁控制电路71，以及存储时间代码的闩锁存储单元72。
在时间代码的写入操作中，闩锁控制电路71存储从时间代码传送单元23供应并且在比较电路51正输入为Hi(高)的输出信号VCO时在每个单位时间更新到闩锁存储单元72中的时间代码。接着，当参考信号REF和像素信号SIG变成相同(电压)并且从比较电路51供应的输出信号VCO被反转为Lo(低)时，取消待供应的时间代码的写入(更新)并且在闩锁存储单元72中保持闩锁存储单元72中最后所存储的时间代码。闩锁存储单元72中所存储的时间代码指示像素信号SIG和参考信号REF变成彼此相等所在的时间，并且指示指出像素信号SIG为那时候的参考电压(即，数字化光强度值)的数据。
在完成参考信号REF的扫描并且在像素阵列单元22的每个像素21的闩锁存储单元72中存储时间代码之后，将每个像素21的操作从写入操作改变为读取操作。
当每个像素21的读取时序来到时，闩锁控制电路71基于用于控制读取时序的WORD信号来在时间代码的读取操作中将闩锁存储单元72中所存储的时间代码(数字像素信号SIG)输出到时间代码传送单元23。时间代码传送单元23在列方向(垂直方向)上依序传送已被供应的时间代码以便供应到输出单元28。
为了区别于在时间代码的写入操作中写入在闩锁存储单元72中的时间代码，指示像素信号SIG(其为当在时间代码的读取操作中从闩锁存储单元72读取的输出信号VCO被反转时的反转时间代码)为那时候的参考电压的数字化像素数据在下文中还称为AD转换像素数据。
<3.比较电路的第一示例性配置>
图3是比较电路51中所包括的差分输入电路61、电压转换电路62和正反馈电路63的详细配置的电路图。
差分输入电路61将从像素21中的像素电路41输出的像素信号SIG与从DAC 25输出的参考信号REF进行比较，并且当像素信号SIG高于参考信号REF时输出预定信号(电流)。
差分输入电路61包括作为差分对的晶体管81和82、包括在电流镜中的晶体管83和84、作为供应对应于输入偏置电流Vb的电流IB的恒流源的晶体管85以及输出差分输入电路61的输出信号HVO的晶体管86。
晶体管81、82和85各自包括负沟道MOS(NMOS)晶体管，并且晶体管83、84和86各自包括正沟道MOS(PMOS)晶体管。
从DAC 25输出的参考信号REF被输入到来自作为差分对的晶体管81和82的晶体管81的栅极中，并且从像素21中的像素电路41输出的像素信号SIG被输入到晶体管82的栅极中。晶体管81和82的源极耦接至晶体管85的漏极，并且晶体管85的源极耦接至预定电压VSS(VSS<VDD2<VDD1)。
晶体管81的漏极耦接至电流镜电路中所包括的晶体管83和84的栅极以及晶体管83的漏极，并且晶体管82的漏极耦接至晶体管84的漏极和晶体管86的栅极。晶体管83、84和86的源极耦接至第一供电电压VDD1。
例如，电压转换电路62包括NMOS晶体管91。晶体管91的漏极耦接至差分输入电路61中的晶体管86的漏极。晶体管91的源极耦接至正反馈电路63中的预定连接点。晶体管86的栅极耦接至偏置电压VBIAS。
包括晶体管81至86的差分输入电路61使用为高电压的第一供电电压VDD1进行操作，并且正反馈电路63使用比第一供电电压VDD1低的第二供电电压VDD2进行操作。电压转换电路62将从差分输入电路61输入的输出信号HVO转换为正反馈电路63可用以进行操作的低电压信号(转换信号)LVI，以便将转换信号LVI供应到正反馈电路63。
偏置电压VBIAS至少转换到不破坏正反馈电路63中的晶体管101至105的电压，所述晶体管101至105使用恒定电压进行操作。举例来说，可使偏置电压VBIAS成为与正反馈电路63的第二供电电压VDD2相同的电压(VBIAS＝VDD2)。
正反馈电路63基于包括来自差分输入电路61的输出信号HVO的转换信号LVI来输出当像素信号SIG高于参考信号REF时反转的比较结果信号，所述转换信号LVI被转换为对应于第二供电电压VDD2的信号。另外，当作为比较结果信号输出的输出信号VCO被反转时，正反馈电路63加快转变速度。
正反馈电路63包括五个晶体管101至105。此处，晶体管101、102和104各自包括PMOS晶体管，并且晶体管103和105各自包括NMOS晶体管。
晶体管91的源极耦接至晶体管102和103的漏极以及晶体管104和105的栅极，所述源极为电压转换电路62的输出端。晶体管101和104的源极耦接至第二供电电压VDD2。晶体管101的漏极耦接至晶体管102的源极。晶体管102的栅极耦接至晶体管104和105的漏极，所述漏极为正反馈电路63的输出端。晶体管103和105的源极耦接至预定电压VSS。晶体管101和103的栅极被供应初始化信号INI。
晶体管104和105包括在反相器电路中，并且晶体管104和105的漏极之间的连接点是比较电路51输出输出信号VCO的输出端。
将描述具有以上配置的比较电路51的操作。图4示出了在操作中的比较电路51的每个信号的转变。请注意，在图4中，“G86”表示晶体管86的栅极电势。
首先，将参考信号REF设置为处于比所有像素21的像素信号SIG高的电压，并且另外，将初始化信号INI变成Hi，使得比较电路51被初始化。
更具体地说，将参考信号REF施加至晶体管81的栅极，并且将像素信号SIG施加至晶体管82的栅极。当参考信号REF的电压高于像素信号SIG的电压时，从作为电流源的晶体管85输出的电流大部分通过晶体管81流入包括二极管连接的晶体管83中。与晶体管83具有共用栅极的晶体管84的沟道电阻充分降低，使得晶体管86被中断，其中晶体管86的栅极被大致保持处于第一供电电压VDD1电平。因此，即使在已经使得电压转换电路62中的晶体管91导通的情况下，作为充电电路的正反馈电路63也不对转换信号LVI进行充电。同时，由于已经供应为Hi的初始化信号INI，所以晶体管103被导通，使得正反馈电路63使转换信号LVI放电。另外，晶体管101被中断，使得正反馈电路63不通过晶体管102对转换信号LVI进行充电。因而，转换信号LVI被放电直到预定电压VSS为止，并且正反馈电路63使用反相器中所包括的晶体管104和105输出为Hi的输出信号VCO，使得比较电路51被初始化。
在初始化之后，初始化信号INI变为Lo，使得开始参考信号REF的扫描。
在参考信号REF的电压高于像素信号SIG的电压的周期期间，断开晶体管86以便使其中断，使得输出信号VCO变为Hi，并且还断开晶体管102以便使其中断。由于初始化信号INI已经为Lo，所以晶体管103也被中断。转换信号LVI使预定电压VSS保持处于高阻抗状态，使得输出为Hi的输出信号VCO。
当参考信号REF低于像素信号SIG时，作为电流源的晶体管85的输出电流不流入晶体管81中，使得晶体管83和84的栅极电势升高并且接着晶体管84的沟道电阻增大。接着，流过晶体管82的电流造成电压下降以减小晶体管86的栅极电势，使得晶体管91被导通。电压转换电路62中的晶体管91将从晶体管86输出的输出信号HVO转换为转换信号LVI，使得转换信号LVI被供应到正反馈电路63。作为充电电路的正反馈电路63对转换信号LVI进行充电，使得电势从低电压VSS靠近第二供电电压VDD2。
接着，当转换信号LVI的电压超过包括晶体管104和105的反相器的阈值电压时，输出信号VCO变为Lo，使得晶体管102被导通。由于已经通过施加为Lo的初始化信号INI来使晶体管101导通，所以正反馈电路63通过晶体管101和102快速地对转换信号LVI进行充电，使得电势立即上升到第二供电电压VDD2。
由于已经将偏置电压VBIAS施加到栅极，所以如果转换信号LVI的电压达到从偏置电压VBIAS减少晶体管阈值的电压值，则电压转换电路62中的晶体管91被中断。即使晶体管86保持导通，转换信号LVI也不被进一步充电，并且电压转换电路62还充当箝压电路。
由于晶体管102的导通而引起的转换信号LVI的充电是加快其行为的正反馈操作，这起源于转换信号LVI已经上升到反相器阈值。由于在固态图像拾取装置1中同时并行操作的电路的数量巨大，所以在差分输入电路61中的作为电流源的晶体管85中将每个电路的电流设置为非常小。此外，由于电压在时间代码发生切换的每个单位时间发生变化是AD转换的LSB步骤，所以参考信号REF被极端地且逐步地扫描。因此，晶体管86的栅极电势的变化也是逐步的，并且使用所述栅极电势进行操作的晶体管86的输出电流的变化也是逐步的。然而，对使用输出电流进行充电的转换信号LVI执行来自后续级的正反馈，使得输出信号VCO可充分且快速地转变。优选地，输出信号VCO的转变持续时间是时间代码的单位时间的一小部分，并且通常为1ns或更少。根据本公开的比较电路51可使用作为电流源的晶体管85实现所述输出转变持续时间，所述晶体管85包括例如仅设为0.1uA的小电流。
<像素电路的示例性详细配置>
将参考图5描述像素电路41的详细配置。
图5是添加了像素电路41的详情的图3所示的比较电路51的电路图。
像素电路41包括作为光电转换元件的光电二极管(PD)121、放电晶体管122、传送晶体管123、复位晶体管124和浮动扩散层(FD)125。
在调节曝光周期的情况下使用放电晶体管122。具体地说，当在曝光周期以任意时序开始的情况下接通放电晶体管122时，在光电二极管121中充电到那时的电荷被放电，使得曝光周期在断开放电晶体管122之后开始。
传送晶体管123将光电二极管121中所生成的电荷传送到FD 125。复位晶体管124复位FD 125中所保持的电荷。FD 125耦接至差分输入电路61中的晶体管82的栅极。使用这种布置，差分输入电路61中的晶体管82还充当用于像素电路41的放大晶体管。
复位晶体管124的源极耦接至差分输入电路61中的晶体管82的栅极和FD125，并且复位晶体管124的漏极耦接至晶体管82的漏极。因此，不存在用于复位FD 125中的电荷的固定复位电压。这是因为控制差分输入电路61的电路状态，使得可使用参考信号REF任意地设置用于复位FD 125的复位电压。
<像素单元的时序图>
将参考图6的时序图描述图5所示的像素21的操作。
首先，在时间t1处，从待机电压Vstb将参考信号REF设置为处于用于复位FD 125中的电荷的复位电压Vrst直到时间t1为止，并且接通复位晶体管124，使得FD 125中的电荷被复位。另外，在时间t1处，将供应到正反馈电路63中的晶体管101和103的栅极的初始化信号INI设置为Hi，使得正反馈电路63被设置为处于初始化状态。
在时间t2处，参考信号REF上升到预定电压Vu，使得参考信号REF与像素信号SIG之间的比较开始(参考信号REF的扫描)。在这个时间点处，参考信号REF大于像素信号SIG，使得输出信号VCO为Hi。
在确定参考信号REF和像素信号SIG变成相同的时间t3处，输出信号VCO被反转(转变为低)。当输出信号VCO被反转时，正反馈电路63如上所述加快输出信号VCO的反转。另外，数据存储单元52在反转输出信号VCO的时间点处存储时间数据(N个位DATA[1]至DATA[N])。
在已经完成信号写入周期之后并且在作为信号读取周期的开始时间的时间t4处，供应到比较电路51中的晶体管81的栅极的参考信号REF的电压下降到断开晶体管81的电平(待机电压Vstb)。使用这种布置，抑制了比较电路51在信号读取周期期间的电流消耗。
在时间t5处，使用于控制读取时序的WORD信号变为Hi，使得数据存储单元52中的闩锁控制电路71输出N位闩锁信号Col[n](n＝1至N)(未示出)。此处所获取的数据是用于执行相关双取样(CDS)处理的处于复位电平的P相数据。
在时间t6处，参考信号REF上升到预定电压Vu，并且供应到晶体管101和103的栅极的初始化信号INI被设置为Hi，使得正反馈电路63再次被设置为处于初始化状态。
在时间t7处，使用为Hi的传送信号TX接通像素电路41中的传送晶体管123，使得在光电二极管121中生成的电荷被传送到FD 125。
在初始化信号INI变回到低之后，参考信号REF与像素信号SIG之间的比较(参考信号REF的扫描)开始。在这个时间点处，参考信号REF大于像素信号SIG，使得输出信号VCO为Hi。
接着，在确定参考信号REF和像素信号SIG变成相同的时间t8处，输出信号VCO被反转(转变为低)。当输出信号VCO被反转时，正反馈电路63加快输出信号VCO的反转。另外，数据存储单元52在反转输出信号VCO的时间点处存储时间数据(N个位DATA[1]至DATA[N])。
在已经完成信号写入周期之后并且在作为信号读取周期的开始时间的时间t9处，供应到比较电路51中的晶体管81的栅极的参考信号REF的电压下降到断开晶体管81的电平(待机电压Vstb)。使用这种布置，抑制了比较电路51在信号读取周期期间的电流消耗。
在时间t10处，使用于控制读取时序的WORD信号变为Hi，使得数据存储单元52中的闩锁控制电路71输出N位闩锁信号Col[n](n＝1至N)(未示出)。此处所获取的数据是用于执行CDS处理的处于信号电平的D相数据。时间t11处于与上文所述的时间t1处的状态相同的状态，并且在时间t11处驱动下一个1V(一个垂直扫描周期)。
根据以上像素21的驱动，在开始时，获取并且接着读取P相数据(复位电平)。接下来，获取并且接着读取D相数据(信号电平)。
使用所述操作，可向固态图像拾取装置1的像素阵列单元22中的每个像素21施加同时复位所有像素且同时曝光所有像素的全局快门操作。由于所有像素可被同时曝光和读取，所以不需要提供在每个像素中的保持单元，所述保持单元被配置为保持电荷直到电荷被读取为止。另外，使用每个像素21的所述配置，也不需要列并行读取型固态图像拾取装置所必要的选择晶体管，所述选择晶体管被配置为选择输出像素信号SIG的像素。
控制放电晶体管122以在参考图6所描述的像素21的驱动中保持断开。然而，如图6中使用虚线指示，在所需时间处将放电信号OFG设置为Hi，并且暂时接通并接着断开放电晶体管122，使得可设置任意曝光周期。
<4.比较电路的第二示例性配置>
图7是比较电路51的第二示例性配置的电路图。
在图7中，使用相同参考符号来表示与图3所示的第一示例性配置中的单元对应的单元，并且因此将适当省略其描述。从图8开始将采用类似方式。
仅在电压转换电路62的配置方面，比较电路51的第二示例性配置不同于图3所示的第一示例性配置。更具体地说，电压转换电路62包括串联耦接的多个二极管141(在图7中有三个)来代替晶体管91。所述二极管141各自可为结型二极管或可为包括二极管连接的MOS晶体管。
<5.比较电路的第三示例性配置>
图8是比较电路51的第三示例性配置的电路图。
比较电路51的第三示例性配置类似于图3所示的第一示例性配置，不同之处只是正反馈电路63包括添加的两个晶体管161和162。
在第三示例性配置中，使用双输入NOR电路替换第一示例性配置中的正反馈电路63中的反相器电路。包括PMOS晶体管的晶体管161的栅极和包括NMOS晶体管的晶体管162的栅极被供应作为第二输入的控制信号TERM来代替作为第一输入的转换信号LVI。
晶体管161的源极耦接至第二供电电压VDD2，并且晶体管161的漏极耦接至晶体管104的源极。晶体管162的漏极耦接至比较电路51的输出端，并且晶体管162的源极耦接至预定电压VSS。
在具有所述配置的比较电路51的第三示例性配置中，当作为第二输入的控制信号TERM变为Hi时，可使输出信号VCO为Lo，而不管差分输入电路61的状态如何。
举例来说，当像素信号SIG的电压由于超过假定的高亮度(例如，在固态图像拾取装置1的视场角中引入的太阳图像)而降落到低于参考信号REF的最后电压时，完成比较周期，其中比较电路51的输出信号VCO保持Hi。因此，使用输出信号VCO控制的数据存储单元52无法确定值，使得失去AD转换功能。为了防止发生所述状态，在参考信号REF的扫描的结束处输入具有Hi脉冲的控制信号TERM，使得可强制反转仍未反转为Lo的输出信号VCO。数据存储单元52就在强制反转之前存储(闩锁)时间代码，使得在已经采用图8的配置的情况下，ADC 42相应地充当对具有特定水平或更高的亮度输入包括输出值的AD转换器，所述输出值被箝制。
偏置电压VBIAS被控制为处于Lo电平，使得晶体管91被中断。接着，初始化信号INI变为Hi，使得输出信号VCO变为Hi，而不管差分输入电路61的状态如何。因此，输出信号VCO的强制Hi输出和上文所述的由于控制信号TERM引起的强制Lo输出被组合以使得可任意设置输出信号VCO的值，而不管差分输入电路61的状态以及各自为其先前级的像素电路41和DAC 25的状态如何。例如，使用这个功能，像素21可检查位于后续级处的电路，其中对固态图像拾取装置1只有电信号输入而没有光学输入。
<6.比较电路的第四示例性配置>
图9是比较电路51的第四示例性配置的电路图。
图9的比较电路51包括差分输入电路61和正反馈电路63A，并且示出包括高电压电路并且不包括电压转换电路62的整个比较电路51。请注意，在图9中，使用相同参考符号来表示与图3所示的第一示例性配置中的单元对应的单元，并且因此将适当省略其描述。
在比较电路51的第四示例性配置中，作为电流限制单元181的PMOS晶体管87耦接在差分输入电路61中的晶体管82和84之间。另外，正反馈电路63A包括三个晶体管111至113以及反相器中所包括的晶体管104A和105A。
晶体管84的漏极耦接至晶体管87的源极和晶体管111的栅极，并且晶体管82的漏极耦接至作为电流限制单元181的晶体管87的漏极。晶体管87的栅极耦接至正反馈电路63A中的晶体管111至113的相应漏极。
将描述第四示例性配置中的比较电路51的操作。
差分放大器电路61将输入到晶体管81的栅极中的参考信号REF与输入到晶体管82的栅极中的像素信号SIG进行比较，使得当参考信号REF和像素信号SIG变成相同(电压)时将输出信号VCO从Hi反转为低。
在已经将输出信号VCO从Hi反转为低的情况下，接通正反馈电路63A中的晶体管111，使得漏极电压上升。由于晶体管111的漏极耦接至晶体管112的栅极，所以晶体管112被接通。接通晶体管112会将晶体管111的栅极耦接至预定电势VSS，使得输出信号VCO急剧降低。使用这种布置，使晶体管111进入更强的接通状态，并且同时使晶体管112进入更强的接通状态。
将描述电流限制单元181的功能。
如果不提供作为电流限制单元181的晶体管87，则使得从差分输入电路61中的晶体管84流到正反馈电路63A中的晶体管112的用于加快输出信号VCO的非常大的电流在流动。
然而，在差分输入电路61中的晶体管82和84之间插入作为电流限制单元181的晶体管87，使得在反转输出信号VCO之后限制从差分输入电路61中的晶体管84流到正反馈电路63A中的晶体管112的非常大的电流。使用流入到差分输入电路61中的电流镜的晶体管83和84中的电流确定在做出限制时的电流的量，并且使用作为恒流源的晶体管85的输入偏置电流Vb确定流入到电流镜的晶体管83和84中的电流，以便作为流动通过晶体管85的电流IB。
因此，在比较电路51的一系列操作期间，使用输入偏置电流Vb限制的电流IB首先在参考信号REF大于像素信号SIG的状态下流动。接着，当参考信号REF和像素信号SIG变成相同时，非常大的电流立刻在比较电路51中流动，使得加快输出信号VCO的反转。接着，在输出信号VCO的反转之后，使用输入偏置电流Vb限制的电流IB和镜像电流IB流入到比较电路51中。因此，提供电流限制单元181，使得在比较电路51中流动的电流在比较确定之后变成为初始电流IB的双倍的2IB。
<示例性电路布局>
图10是图3所示的比较电路51的第一示例性配置和图9所示的比较电路51的第四示例性配置的电路布局的平面图。
图10的A示出了图3所示的第一示例性配置的电路布局，并且图10的B示出了图9所示的第四示例性配置的电路布局。请注意，在图10的A和图10的B中的电路布局中省略了晶体管81、82和85的图示。
像素电路41需要大电势操作，即，高电压电路操作，以便彻底保持或移动曝光所引发的电荷。类似地，输入像素信号电压的差分输入电路61必定包括抵抗大概3V的高耐压元件。
类似地，在具有图10的B所示的第四示例性配置的比较电路51中，正反馈电路63A包括高耐压元件。
与此相比，在具有图10的A所示的第一示例性配置的比较电路51中，正反馈电路63中的每个晶体管可包括例如具有大概1V的耐压的晶体管，使得可减少布局面积，如从图10明显可见。
另外，如上所述，在具有第四示例性配置的比较电路51中，在输出信号VCO的反转之后的操作电流是为初始电流IB的两倍的2IB。然而，在输出信号VCO的反转之后，操作电流仍等于85的输出电流，以便在具有第一示例性配置的比较电路51中保持恒定。
因此，具有第一示例性配置的比较电路51可改善比较电路51的确定速度，并且可与具有第四示例性配置的比较电路51相比进一步降低功率消耗。
请注意，具有第二示例性配置的比较电路51和具有第三示例性配置的比较电路51各自具有与具有第一示例性配置的比较电路51的效果相似的效果。
<7.联合像素的第一示例性配置>
针对上文所述的比较电路51中的每一者在一个像素21中布置一个ADC42，但可在多个像素21之间共享一个ADC 42。
图11是在多个像素21之间共享一个ADC 42的联合像素的情况下的比较电路51的示例性配置的电路图。
图11示出了在包括像素21A、像素21B、像素21C和像素21D的四个像素21之间共享一个ADC 42的情况下的比较电路51的示例性配置。
具体地说，在晶体管85的漏极与晶体管84的漏极之间提供从像素21A中的像素电路41向其输入像素信号SIG_A的晶体管181A和激活晶体管181A的选择晶体管182A。类似地，从像素21B中的像素电路41向其输入像素信号SIG_B的晶体管181B和激活晶体管181B的选择晶体管182B、从像素21C中的像素电路41向其输入像素信号SIG_C的晶体管181C和激活晶体管181C的选择晶体管182C以及从像素21D中的像素电路41向其输入像素信号SIG_D的晶体管181D和激活晶体管181D的选择晶体管182D并联耦接至晶体管181A和选择晶体管182A。
<8.联合像素的第二示例性配置>
另外，还可在四个像素21A至21D之间共享一个ADC 42的情况下采用图12所示的配置。
在图12中，比较电路51中所包括的差分输入电路61、电压转换电路62和正反馈电路63的配置类似于图3所示的配置。
在图12中，分别向四个像素21A至21D提供像素电路41A至41D，并且像素电路41A至41D单独地包括所提供的光电二极管121q、放电晶体管122q和传送晶体管123q。同时，在四个像素21A至21D之间共享复位晶体管174和FD 175。
请注意，已经采用图3所示的电路配置作为图12中的比较电路51的电路配置，但可采用不同电路配置。
<9.时间代码传送单元和数据存储单元的第一示例性配置>
接下来，将描述时间代码的写入控制和读取控制。
图13是时间代码传送单元23和数据存储单元52的第一示例性配置的电路图。
数据存储单元52包括提供的对应于使用N个位DATA[1]至DATA[N]指示的时间代码的N个位存储单元201-1至201-N。
位存储单元201-n(n＝1至N)包括控制时间代码的写入和读取的闩锁控制电路211以及存储位数据的闩锁存储单元212。N个位存储单元201-1至201-N中的每一者的闩锁控制电路211对应于图1的闩锁控制电路71，并且N个位存储单元201-1至201-N中的每一者的闩锁存储单元212对应于图1的闩锁存储单元72。此处，时间代码的读取意指当输出信号VCO被反转时的反转时间代码的读取，即，AD转换像素数据。
闩锁控制电路211包括两个NMOS晶体管221和222，并且闩锁存储单元212包括电容单元231和NMOS晶体管232。
时间代码传送单元23包括分别传输N个位DATA[1]至DATA[N]的无源导线BL[1]至BL[N]，以及使用预定电势对电容器(未示出)进行预充电的预充电电路240，所述电容器位于耦接至导线BL[1]至BL[N]的末端的输出单元28中。例如，预充电电路240包括一对一地提供到导线BL[1]至BL[N]的N个PMOS晶体管261。
比较电路51的输出信号VCO被输入到第n位闩锁控制电路211-n中的晶体管221的栅极。闩锁控制电路211-n中的晶体管221和222的漏极耦接至时间代码传送单元23中的传输第n个位DATA[n]的导线BL[n]。用于控制时间代码的读取时序的WORD信号被输入到闩锁控制电路211-n中的晶体管222的栅极。
在时间代码的写入操作中，向晶体管222供应为Lo的WORD信号，并且仅在正从比较电路51输入为Hi的输出信号VCO时才使晶体管221导通。在输出信号VCO为Hi期间，电容单元231通过导线BL[n]存储时间代码生成单元26所生成的在每个单位时间发生切换的第n位时间代码。时间代码生成单元26所生成的N个位DATA[1]至DATA[N]各自为位信号，诸如格雷码。
在时间代码的读取操作中，首先，时间代码传送单元23中的预充电电路240使用预定电势对耦接至导线BL[1]至BL[N]的末端的输出单元28中的电容器(未示出)进行预充电。
接着，将为Hi的WORD信号供应到待读取的像素21的闩锁控制电路211中的晶体管222。在这种情况下，如果电容单元231已被充电，则使晶体管232导通，使得使在输出单元28中的对应电容器中预充电的电势放电。如果电容单元231尚未被充电，则不使在输出单元28中的对应电容器中预充电的电势放电，使得保持已被预充电的电势。输出单元28使用读出放大器(未示出)确定电势的变化，使得可读取闩锁存储单元212中所保持的时间代码。
对像素阵列单元22中的所有像素21依序执行读取处理。
<10.时间代码传送单元和数据存储单元的第二示例性配置>
图14是时间代码传送单元23和数据存储单元52的第二示例性配置的电路图。
在第二示例性配置中，数据存储单元52包括一个闩锁控制电路241和N个位存储单元242-1至242-N。在第二示例性配置中，所述一个闩锁控制电路241向所述N个位存储单元242-1至242-N供应输出信号VCO和WORD信号。位存储单元242-1至242-N各自包括传送门261和闩锁存储单元262。
因此，在图13的第一示例性配置中向位存储单元201-1至201-N中的每一者提供闩锁控制电路211，而在第二示例性配置中在位存储单元242-1至242-N外部提供闩锁控制电路241以便在位存储单元242-1至242-N之间共享。闩锁控制电路241对应于图1的闩锁控制电路71，并且位存储单元242-1至242-N对应于图1的闩锁存储单元72。
闩锁控制电路241包括串联耦接的两个反相器281和282以及串联耦接的NOR电路283和反相器284。
位存储单元242-n中的传送门261包括两个晶体管291和292，其中晶体管291包括NMOS晶体管，晶体管292包括PMOS晶体管。
位存储单元242-n中的闩锁存储单元262包括静态闩锁电路，其包括晶体管301至306。晶体管301、302和305各自包括PMOS晶体管，并且晶体管303、304和306各自包括NMOS晶体管。
作为来自比较电路51的输出的输出信号VCO被输入到反相器281和NOR电路283中，并且WORD信号被供应到NOR电路283的另一个输入。反相器281的输出被供应到反相器282和闩锁存储单元262中的晶体管303的栅极，并且反相器282的输出被供应到闩锁存储单元262中的晶体管302的栅极。另外，NOR电路283的输出被供应到反相器284和传送门261中的晶体管292的栅极，并且反相器284的输出被供应到传送门261中的晶体管291的栅极。
在时间代码的写入操作中，针对所有像素使WORD信号变为Lo，并且当输出信号VCO为Hi时使传送门261导通，并且当输出信号VCO为Lo时中断传送门261。当输出信号VCO为Hi时中断闩锁存储单元262的反馈(对输入Q的输出xQ)，并且当输出信号VCO为Lo时使闩锁存储单元262的反馈导通。因此，当输出信号VCO为Hi时使闩锁存储单元262进入第n位时间代码的写入状态(透明)，并且当输出信号VCO为Lo时使闩锁存储单元262进入已被写入的时间代码的保持状态(闩锁状态)。
在时间代码的读取操作中，将WORD信号仅供应到待读取的像素21中的闩锁控制电路241。由于输出信号VCO为Lo，所以仅当输入为Hi的WORD信号时使传送门261导通，使得闩锁存储单元212中所保持的时间代码被输出到时间代码传送单元23。
因此，即使在第二示例性配置中仍执行与第一示例性配置中的操作相似的操作。
<11.时间代码传送单元和数据存储单元的第三示例性配置>
图15是时间代码传送单元23和数据存储单元52的第三示例性配置的电路图。
在第三示例性配置中，时间代码传送单元23包括分别对应于N位时间代码DATA[1]至DATA[N]的N个移位寄存器341-1至341-N以及时钟供应电路342。所述N个移位寄存器341-1至341-N各自包括多个D触发器(D-F/F)351。时钟供应电路342将时钟信号CLK供应到移位寄存器341中的每个D-F/F 351的时钟输入。
数据存储单元52包括闩锁控制电路241和N个位存储单元242-1至242-N，其与图14所示的第二示例性配置中的那些元件相似。此外，在第三示例性配置中，在时间代码传送单元23与数据存储单元52之间新添加N个交互式缓冲器电路371-1至371-N。
向时间代码传送单元23中的N个移位寄存器341-1至341-N一对一地提供N个交互式缓冲器电路371-1至371-N。交互式缓冲器电路371耦接至对应移位寄存器341中的一个D-F/F 351。
在时间代码的写入操作中向交互式缓冲器电路371-n中的缓冲器电路381供应为Hi的写入控制信号WR，并且在时间代码的读取操作中向反相器电路382供应为Hi的读取控制信号RD。交互式缓冲器电路371-n基于写入控制信号WR和读取控制信号RD来相对于位存储单元242-n在时间代码的写入操作与读取操作之间进行切换。
位存储单元242-1至242-N各自包括与图14所示的第二示例性配置中的配置相似的配置。
在执行参考信号REF的扫描的AD转换周期期间，时间代码传送单元23中的N个移位寄存器341各自传送从时间代码生成单元26供应的时间代码，其中移位时钟具有作为时间代码的单位时间的时钟周期。
在时间代码的写入操作中，将为Hi的写入控制信号WR和为Lo的读取控制信号RD供应到交互式缓冲器电路371，并且交互式缓冲器电路371通过传送门261将从移位寄存器341的预定D-F/F 351供应的时间代码供应到位存储单元242。位存储单元242存储已被供应的时间代码。
在时间代码的下一个读取操作中，通过交互式缓冲器电路371将位存储单元242中所存储的时间代码供应到时间代码传送单元23中的移位寄存器341的预定D-F/F 351。移位寄存器341将供应到每个分级D-F/F 351的时间数据依序传送到输出单元28，使得执行输出。
更具体地说，移位寄存器341的每个D-F/F 351采用某种配置以便进入高阻抗状态(下文中称为Hi-Z状态)，其中供应到时钟输入的时钟信号CLK为Hi或Lo。举例来说，使用稍后在图16和17中描述的D-F/F 351的配置，当时钟信号CLK为Lo时使D-F/F 351进入Hi-Z状态。
在已经使移位寄存器341中的每个D-F/F 351进入Hi-Z状态的周期期间，将为Hi的读取控制信号RD供应到交互式缓冲器电路371并且使WORD信号变为Hi，使得通过交互式缓冲器电路371将位存储单元242中所存储的时间代码供应到时间代码传送单元23的移位寄存器341中的预定D-F/F 351。
在使读取控制信号RD变回为Lo之后，将移位时钟供应到移位寄存器341中的每个D-F/F 351。接着，移位寄存器341将供应到每个分级D-F/F 351的时间数据依序传送到输出单元28，使得执行输出。
<D-F/F的示例性配置>
图16示出了移位寄存器341中的D-F/F 351的第一示例性配置。
在图16中，靠近每个晶体管和信号线的用括号指示的文字(诸如开或关)指示当将为Lo的时钟信号CLK输入到时钟输入时的每个晶体管和信号线的电势状态。
如图16所示，在已经将为Lo的时钟信号CLK输入到D-F/F 351中的情况下使D-F/F351进入Hi-Z状态。
图17示出了移位寄存器341中的D-F/F 351的第二示例性配置。
D-F/F 351包括各自使用互补时钟信号CLK和xCLK的两个时钟控制反相器以及两个连续操作反相器，并且是包括以这个次序从输入侧耦接的时钟控制反相器、连续操作反相器、时钟控制反相器和连续操作反相器的触发器。当时钟信号CLK为Lo并且反转时钟信号xCLK为Hi时使图17的D-F/F 351进入Hi-Z状态。
<交互式缓冲器电路的示例性配置>
图18是交互式缓冲器电路371的第一示例性配置。
图18所示的交互式缓冲器电路371包括缓冲器电路381和反相器电路382。
缓冲器电路381包括反相器401、NAND电路402、NOR电路403、PMOS晶体管404和NMOS晶体管405。
在缓冲器电路381中，当写入控制信号WR为Hi时，NAND电路402的输出和NOR电路403的输出各自包括被反转的从时间代码传送单元23中的D-F/F 351供应的时间代码。缓冲器电路381的输出包括已被反转且进一步反转的时间代码，以便最终具有与从D-F/F 351供应的时间代码的值相同的值。当写入控制信号WR为Lo时，NAND电路402的输出变为Hi并且NOR电路403的输出变为Lo，使得使缓冲器电路381的输出进入Hi-Z状态。
同时，反相器电路382包括两个PMOS晶体管411和412、两个NMOS晶体管413和414以及包括反相器415的时钟控制反相器。
当读取控制信号RD为Hi时，时钟控制反相器在反相器电路382中变成活动的，使得反相器电路382反转并输出从位存储单元242供应的时间代码。当读取控制信号RD为Lo时，时钟控制反相器变成惰性的(不活动)，使得使反相器电路382的输出进入Hi-Z状态。
图19示出了交互式缓冲器电路371的第二示例性配置。
除了图18所示的缓冲器电路381和反相器电路382之外，图19所示的交互式缓冲器电路371还包括在反相器电路382的先前级处提供的反相器421。
在图18的交互式缓冲器电路371的第一示例性配置中，如上所述，当将从时间代码传送单元23中的D-F/F 351供应的时间代码写入到位存储单元242中时，时间代码具有与从D-F/F 351供应的时间代码的值相同的值，使得极性不被反转，并且当读取位存储单元242中所存储的时间代码时，极性被反转。因此，已被读取的时间代码(AD转换像素数据)是包括被反转的已被供应的时间代码的数据。
因此，在图19所示的交互式缓冲器电路371的第二示例性配置中，在反相器电路382的先前级处提供反相器421，使得从位存储单元242读取的时间代码被输出为具有与已被供应的时间代码的极性相同的极性。
在图19中，还已经采用通过在读取时间代码的方向上在反相器电路382的先前级处提供反相器421来输出极性与输入信号的极性相同的信号的缓冲器电路的配置。可在写入时间代码的方向上采用所述缓冲器电路的配置作为缓冲器电路381的配置。相反，包括在写入时间代码的方向上在缓冲器电路381的先前级处提供的反相器的配置可用于在读取时间代码的方向上的反相器电路382。另选地，可采用其他不同配置作为缓冲器电路381和反相器电路382的配置。
<12.时间代码传送单元的第三示例性配置的详细描述>
接下来，将更详细描述图15所示的时间代码传送单元23的第三示例性配置。
<D-F/F的数量的描述>
在以上描述中，时间代码传送单元23包括分别对应于N位时间代码DATA[1]至DATA[N]的N个移位寄存器341-1至341-N，并且每个移位寄存器341(移位寄存器341-n)包括多个D-F/F 351。
将参考图20描述时间代码传送单元23中的每个移位寄存器341中所包括的D-F/F351的数量。
例如，假定像素阵列单元22整体包括呈8×12矩阵(竖直方向×水平方向)的96个像素21，如图20所示。接着，整个像素阵列单元22在竖直方向上被划分成四部分并且在水平方向上被划分成三部分，使得像素阵列单元22被划分成12个群集U。
当像素阵列单元22如上所述被划分成多个群集U时，一个时间代码生成单元26和一个时间代码传送单元23被布置给在水平方向上具有相同位置的四个群集U，换句话说，在列方向(竖直方向)上形成的群集U群组。
接着，在提供给每个时间代码生成单元26的时间代码传送单元23中，时间代码传送单元23中的移位寄存器341包括对应于在列方向上形成的群集U的数量的许多D-F/F351。
因此，如图20所示，在列方向上划分成四个群集U的情况下，时间代码传送单元23中的移位寄存器341包括四个D-F/F 351。
请注意，为了便于下文描述，如图20所示，在列方向上形成的四个群集U从靠近时间代码生成单元26的那侧开始通过群集Ui、群集Uii、群集Uiii和群集Uiv来加以区分。另外，一个群集U中的八个像素21可被描述为像素21A至21H以便区分，对应于图20的群集Ui中附加的“A至H”。
图21是通过注意一个群集U(例如，群集Ui)的与时间代码传送单元23中的移位寄存器341的D-F/F 351的对应关系的图。
时间代码传送单元23的移位寄存器341中所包括的多个D-F/F 351(图20的实例中有四个)各自通过交互式缓冲器电路371耦接至所指派的群集U中的八个像素21A至21H的数据存储单元52。请注意，图21由于制图空间而仅示出来自群集Ui中的八个像素21A至21H的四个像素21A至21D。
图21所示的时间代码传送单元23和每个数据存储单元52的配置是图15所示的时间代码传送单元23和数据存储单元52的第三示例性配置。
因此，虽然已经在图21中简化了图示，但如图15所示，时间代码传送单元23包括提供的N个移位寄存器341-1至341-N，其对应于时间代码生成单元26所生成的N位时间代码DATA[1]至DATA[N]。接着，提供N个交互式缓冲器电路371-1至371-N，其对应于所述N个移位寄存器341-1至341-N，并且所述N个交互式缓冲器电路371-1至371-n耦接至群集U中的八个像素21A至21H的数据存储单元52。
在时间代码的写入操作中，使供应到交互式缓冲器电路371的写入控制信号WR变为Hi，并且将时间代码生成单元26所生成的N位时间代码DATA[1]至DATA[N]同时供应并存储到并联耦接的每个群集U中的所有像素21A至21H的数据存储单元52中。
在时间代码的读取操作中，例如，使作为并联耦接的每个群集U中的所有像素21A至21H中的一者的像素21A的WORD信号(WORD_A)变为Hi，并且另外，使供应到交互式缓冲器电路371的读取控制信号RD暂时变为Hi，使得将像素21A的数据存储单元52中所保持的AD转换像素数据输出到时间代码传送单元23(内部的D-F/F 351)。
当像素21A的AD转换像素数据被输出到时间代码传送单元23时，接下来，类似地将像素21B的数据存储单元52中所保持的AD转换像素数据输出到时间代码传送单元23。此后，将同一群集U中的所有像素21的AD转换数据依序输出到时间代码传送单元23。
图22是用于描述时间代码传送单元23中的移位寄存器341中所包括的四个D-F/F351中的数据输出流的时序图。
如上所述，在列方向上形成的四个群集Ui至iv中的每一者中，使像素21A的WORD信号(WORD_A)变为Hi，并且另外，使供应到交互式缓冲器电路371的读取控制信号RD暂时变为Hi，使得输出四个群集Ui至iv中的每一者中的像素21A的AD转换像素数据。
更具体地说，将群集Ui中的像素21A的AD转换像素数据D1A供应到时间代码传送单元23中的耦接至群集Ui的D-F/F 351以便输出。将群集Uii中的像素21A的AD转换像素数据D2A供应到时间代码传送单元23中的耦接至群集Uii的D-F/F 351以便输出。将群集Uiii中的像素21A的AD转换像素数据D3A供应到时间代码传送单元23中的耦接至群集Uiii的D-F/F351以便输出。将群集Uiv中的像素21A的AD转换像素数据D4A供应到时间代码传送单元23中的耦接至群集Uiv的D-F/F 351以便输出。耦接至群集Uiv的D-F/F351的输出目的地是输出单元28。
此后，将具有三个脉冲的移位时钟供应到时间代码传送单元23中的每个D-F/F351的时钟输入，使得通过移位寄存器341中所包括的四个D-F/F 351依序传送群集Ui中的像素21A的AD转换像素数据D1A、群集Uii中的像素21A的AD转换像素数据D2A、群集Uiii中的像素21A的AD转换像素数据D3A和群集Uiv中的像素21A的AD转换像素数据D4A。因而，耦接至群集Uiv的D-F/F 351以群集Uiv中的像素21A的AD转换像素数据D4A、群集Uiii中的像素21A的AD转换像素数据D3A、群集Uii中的像素21A的AD转换像素数据D2A和群集Ui中的像素21A的AD转换像素数据D1A的次序将像素21A的AD转换像素数据输入到输出单元28中。
接下来，在列方向上形成的四个群集Ui至iv中的每一者中，使像素21B的WORD信号(WORD_B)变为Hi，并且另外，使供应到交互式缓冲器电路371的读取控制信号RD暂时变为Hi，使得将四个群集Ui至iv中的每一者中的像素21B的AD转换像素数据输出到时间代码传送单元23。接着，时间代码传送单元23中的移位寄存器341将四个群集Ui至iv中的每一者中的像素21B的AD转换像素数据传送到输出单元28。
类似地将四个群集Ui至iv中的每一者中的像素21C的AD转换像素数据和四个群集Ui至iv中的每一者中的像素21D的AD转换像素数据从群集U中的每个像素21传送到时间代码传送单元23并且从时间代码传送单元23传送到输出单元28。
图22示出了包括四个像素21A至21D的一个群集U的示例性配置，但在一个群集U包括八个像素21A至21H的情况下获取类似配置。另外，可甚至针对包括任意K个像素的群集U获取类似配置。请注意，在图22中，WORD信号和RD信号的Hi周期彼此重叠，但不是必须彼此重叠。
<13.根据第三示例性配置的时间代码传送单元的第一修改>
图23示出了根据第三示例性配置的时间代码传送单元23的第一修改。
在图23所示的时间代码传送单元23的第一修改中，在移位寄存器341与时钟供应电路342之间提供多个中继器电路461。更具体地说，在像素阵列单元22的列方向上串联布置多个中继器电路461A，并且通过耦接至预定中继器电路461A的后续级的中继器电路461B将时钟信号CLK供应到像素阵列单元22中的每个群集U。中继器电路461B耦接至至少一个群集U的D-F/F 351。图23示出了与两个群集U的D-F/F 351的示例性耦接。请注意，布置用于电力供应和GND的中继器电路461的导线以便与其他电路分开。
在列方向上串联布置的所述多个中继器电路461A的时钟信号CLK的传输方向与时间代码的传输方向相反。在图23的实例中，时间代码的传输方向是从上到下的方向，使得时钟信号CLK的传输方向是从下到上的方向。使用这种布置，时钟信号CLK的延迟随着靠近图23的上侧(在像素阵列单元22中的靠近时间代码生成单元26的那侧)而增大，并且移位寄存器341的每个D-F/F351输出自身所保持的AD转换像素数据并且接着接收下一个AD转换像素数据。也就是说，可必定确保用于AD转换像素数据的数据传输的保持时间裕度。
<14.根据第三示例性配置的时间代码传送单元的第二修改>
图24示出了根据第三示例性配置的时间代码传送单元23的第二修改。
在图24所示的时间代码传送单元23的第二修改中，新提供预设电路481，其对应于时间代码传送单元23中的每个D-F/F 351。预设电路481包括固定信号输出单元491和时钟控制反相器492，并且生成并输出为Hi或Lo的固定信号。预设电路481的输出点耦接在串联耦接的D-F/F 351之间。
使用如图15所示的没有预设电路481的时间代码传送单元23的配置，不是从时间代码生成单元26输出的时间代码的值(下文中称为不确定初始值)被保持在位于初始级处的移位寄存器341的下游侧，在该处在用于比较参考信号REF和像素信号SIG的比较周期期间开始时间代码的传送。不确定初始值的实例可包括在接通电力之后偶然确定的D-F/F351的上升初始值，以及在先前AD转换操作中传送的AD转换像素数据的最后状态中的值。
如果参考信号REF的扫描从充分高于所有像素21的像素信号SIG的电压的电压开始，则在输出信号VCO变为Lo之前从移位寄存器341扫出不确定初始值，使得数据存储单元52(位存储单元242)不保持错误值作为比较结果。然而，浪费性地操作移位寄存器341以便扫描不确定初始值浪费了操作时间和功率消耗。
因此，在图24所示的时间代码传送单元23的第二修改中，基于预设信号PRST，在扫描参考信号REF和输出由时间代码生成单元26产生的时间代码之前，预设电路481使得移位寄存器341中所包括的D-F/F 351的输出Q进入Hi-Z状态以便初始化D-F/F 351的输出Q。
可使待输入到D-F/F 351中的由预设电路481初始化的值为对应于犹如参考信号REF的扫描和时间代码的输入已经从过去继续进行的情况的值。更具体地说，当假定时间代码生成单元26所生成的代码从C(N)开始并且在M个循环之后生成的时间代码为C(N+M)时，可使通过处于第一级处的D-F/F 351来自时间代码生成单元26的输出Q为C(N-1)并且可使通过处于第二级处的D-F/F 351来自时间代码生成单元26的输出Q为C(N-2)。
请注意，代替提供预设电路481，在扫描参考信号REF和输出由时间代码生成单元26产生的时间代码之前，可使用具有复位输入的电路类似地执行初始化或者使用设置输入作为D-F/F 351。
另外，可使待初始化的预设值为任意值来代替对应于回到过去的时间代码的值。在那种情况下，数据存储单元52的一部分直到从移位寄存器341扫出已被初始化的预设值才能捕获有意义的时间代码，使得扫描时间无法缩短。然而，如果使预设值为适当值，诸如全部零，则能够防止发生可能在向剩有混乱的初始值的移位寄存器341供应时钟信号CLK时发生的大电流消耗。
<15.根据第三示例性配置的时间代码传送单元的第三修改>
图25示出了根据第三示例性配置的时间代码传送单元23的第三修改。
在图25所示的时间代码传送单元23的第三修改中，在时间代码传送单元23中的每个D-F/F 351的输入D的先前级处新提供选择器521，所述选择器521基于读取控制信号RD来选择并输出已被输入的两个信号中的一者。另外，因而，在交互式缓冲器电路371中省略了读取控制信号RD所供应到的反相器电路382。
当读取控制信号RD为Hi时，选择器521选择从位存储单元242中的传送门261供应的AD转换像素数据以便将所述AD转换像素数据输出到D-F/F351。同时，当读取控制信号RD为Lo时，选择位于先前级处的D-F/F 351的输出Q以使得对所述D-F/F 351进行输出。
<16.时间代码生成单元的示例性配置>
图26是时间代码生成单元26的示例性配置的图。
图26示出了时间代码生成单元26的详细配置连同根据图23所示的第三示例性配置的时间代码传送单元23的第一修改。
时间代码生成单元26包括二进制计数器541和二进制格雷转换电路542，所述二进制格雷转换电路542将从二进制计数器541供应的二进制数转换为格雷码，所述时间代码生成单元26被配置为将已经生成的格雷码作为时间代码供应到时间代码传送单元23中的移位寄存器341。
从位于时间代码传送单元23中的末端处的中继器电路461输出的时钟信号CLK被输入到时间代码生成单元26中的二进制计数器541和二进制格雷转换电路542的时钟输入中，使得二进制计数器541和二进制格雷转换电路542基于从位于时间代码传送单元23中的末端处的中继器电路461输出的时钟信号CLK来进行操作。
请注意，除格雷码之外，时间代码生成单元26可使用在连续两个时间代码中仅有一个位变化的代码(诸如温度计码)作为时间代码。
<17.时间代码传送单元的第一和第二示例性配置与第三示例性配置之间的差异>
接下来，将参考图27描述时间代码传送单元23的第一和第二示例性配置与第三示例性配置之间的差异。
此处，再次如所描述，在如图13和14所示的时间代码传送单元23的第一和第二示例性配置中，时间代码传送单元23分别通过N条导线BL[1]至BL[N]传输N个位DATA[1]至DATA[N]。同时，在如图15所示的时间代码传送单元23的第三示例性配置中，N个移位寄存器341-1至341-N分别传输N个位DATA[1]至DATA[N]。
在第一和第二示例性配置中，具有在AD转换周期期间在向每个像素21的数据存储单元52供应时间代码时发生时间代码信号的延迟的问题。也就是说，导线BL[1]至BL[N]各自在时间代码传送单元23中具有寄生电阻，并且作为负载的数据存储单元52和导线BL[1]至BL[N]各自具有寄生电容。因此，到达位于离时间代码生成单元26最远的远端部处的数据存储单元52的时间代码具有大CR延迟。CR延迟由于诸如寄生电阻、寄生电容和缓冲器电路的驱动力等因素而变化。因此，包括大量总线位的时间代码传送单元23在位之间具有偏斜(偏差)。
图27示出了随着作为单位时间的周期T变化的来自N位时间代码的三位时间代码(DATA[1]至DATA[3])的信号波形。
在图27中，在第一周期T(T1)中传送的三个位的时间代码满足以下表达式：DATA[1]至DATA[3]＝[1,1,0]，在下一个周期T(T2)中传送的三个位的时间代码满足以下表达式：DATA[1]至DATA[3]＝[1,0,0]，并且在再下一个周期T(T3)中传送的三个位的时间代码满足以下表达式：DATA[1]至DATA[3]＝[1,0,1]。
另外，在图27中，使用实线指示的DATA[1]至DATA[3]的信号波形被供应到靠近时间代码生成单元26的像素21的数据存储单元52。使用点划线指示的DATA[1]至DATA[3]的信号波形被供应到远离时间代码生成单元26的像素21的数据存储单元52。使用虚线指示的DATA[1]至DATA[3]的信号波形被供应到位于被供应使用实线指示的信号波形的像素21与被供应使用点划线指示的信号波形的像素21之间的中间位置处的像素21(例如，在列方向上位于中心部分处的像素21)的数据存储单元52。
根据图27的信号波形，由于像素21远离时间代码生成单元26而发生延迟，使得以与时间间隔T不同的间隔(例如，以T+ΔT’或T+ΔT”)更新数据存储单元52所接收的时间代码，而不管原本随恒定时间间隔T变化的时间代码。
时间代码的更新时间的不均匀性可导致AD转换的误差。通常，在固态图像拾取装置1具有高精度和高分级的情况下，从原始时间间隔T的移位量ΔT优选地为单位时间T的10％或更少。举例来说，需要针对固态图像拾取装置1将时间代码的更新循环设置为20nsec或更多，其中每个时间代码传送单元23的物理长度为20mm并且像素阵列单元22中的像素21的线路数量为3000。如果AD转换的分级数量为16384，则需要300μsec或更多的AD转换周期。AD转换周期是大量比较电路51的差分输入电路61并行地进行操作的大电流消耗周期。加长周期增大了拾取一个图像所必要的功率。
与此相比，在第三示例性配置中，由于使用触发器生成供应到D-F/F 351的移位时钟，所以对于供应到每个像素21的数据存储单元52的所有位的时间代码，位之间的偏斜极小。因此，根据第三示例性配置，可在短时间内做出时间代码的更新。
此外，如果与图23所示的第一修改类似地提供包括所提供的中继器电路461的配置，则可将移位时钟的循环(即，时间代码的更新循环)设置得更短。
根据第三示例性配置，在与上述条件相同的条件下，可针对固态图像拾取装置1将时间代码的更新循环设置为5nsec或更少，其中像素阵列单元22中的像素21的线路数量为3000。因此，AD转换持续时间可缩短为第一和第二示例性配置中的AD转换持续时间的四分之一，使得可显著降低拾取一个图像所必要的功率。
另外，在第三示例性配置中，由于包括作为供电电压的所有信号振幅的CMOS逻辑传送时间代码的读取，所以不需要提供在第一和第二示例性配置中在读取微小电压的情况下所必要的读出放大器，所述微小电压发生在包括一束无源导线的时间代码传送单元23中的每一者中，使得可以高噪声裕度进行时间代码的某种读取。
<18.数据存储单元的不同示例性配置>
图28是像素21中的数据存储单元52的不同示例性配置的图。
固态图像拾取装置1在复位电平处对像素信号SIG执行AD转换以便获取P相数据。此后，固态图像拾取装置1在信号电平处对像素信号SIG执行AD转换以便获取D相数据，并且接着执行输出P相数据与D相数据之间的差异作为视频信号的CDS处理。
在图28所示的数据存储单元52的配置与图15所示的数据存储单元52的配置之间的比较中，代替图15的闩锁控制电路241，提供两种类型的电路，包括用于P相数据的P相闩锁控制电路241P和用于D相数据的D相闩锁控制电路241D。
另外，代替图15的位存储单元242-1至242-N，提供两种类型的存储单元，包括用于P相数据的P相位存储单元242P-1至242P-N和用于D相数据的D相位存储单元242D-1至242D-N。
另外，数据存储单元52包括新提供的两个AND电路561P和561D。从比较电路51输出的输出信号VCO被输入到AND电路561P和561D中的每一者的两个输入中的一者中。在P相数据的AD转换周期期间为Hi的P相选择信号P_OP被输入到AND电路561P的两个输入中的另一者中，在D相数据的AD转换周期期间为Hi的D相选择信号D_OP被输入到AND电路561D的两个输入中的另一者中。
在图15所示的数据存储单元52的配置中，D相数据的获取需要在完成已经获取的P相数据的传送之后开始。换句话说，D相数据的获取需要等待P相数据的传送的完成。
在图28所示的数据存储单元52的配置中，在P相数据的第一AD转换周期期间，将为Hi的P相选择信号P_OP和为Lo的D相选择信号D_OP供应到数据存储单元52，并且接着将P相数据存储在P相位存储单元242P-1至242P-N中。
在D相数据的下一个AD转换周期期间，将为Lo的P相选择信号P_OP和为Hi的D相选择信号D_OP供应到数据存储单元52，并且接着将D相数据存储在D相位存储单元242D-1至242D-N中。此后，将P相数据和D相数据依序输出到时间代码传送单元23。
使用这种布置，根据图28所示的数据存储单元52，缩短P相数据获取与D相数据获取之间的时间间隔可改善CDS处理的偏移和噪声抵消效果。另外，将P相数据和D相数据依序输出到时间代码传送单元23，使得输出单元28中不需要暂时存储P相数据的存储器单元。
请注意，已经采用与图15的配置相同的配置作为图28中的时间代码传送单元23的配置，但可采用上文所述的时间代码传送单元23的其他配置。
<19.时钟供应电路的不同示例性配置>
根据上文所述的配置，例如，如参考图15所述，在布置于像素阵列单元22中的所述多个时间代码传送单元23中的每一者中提供供应时钟信号CLK的时钟供应电路342。
然而，如图29所示，在所述多个时间代码传送单元23外部提供时钟供应电路581，使得时钟供应电路581可向所述多个时间代码传送单元23中的每一者供应共用时钟信号CLK。
仅提供一个时钟供应电路581使得供应到所述多个时间代码传送单元23中的每一者的时钟信号CLK中的时钟的上升和下降相同。
因此，如图29所示，在时钟供应电路581的后续级处进一步将反相器583一对一地布置给时间代码传送单元23，使得供应到相邻时间代码传送单元23的时钟信号CLK0和时钟信号CLK1可具有相反相位。使用这种配置，集中在时钟信号CLK的上升时间附近的电路操作电流在没有布置反相器583的情况下分散，使得峰值电流值减小。
在供应到相邻时间代码传送单元23的时钟信号CLK0和时钟信号CLK1具有相反相位的情况下，从每个时间代码传送单元23中的移位寄存器341的最后级输出的时间代码和AD转换像素数据在相邻时间代码传送单元23之间偏移半个循环。
因此，如图29所示，在输出单元28中提供多路复用电路601，使得可容易生成时分多路复用的包括来自相邻时间代码传送单元23的两个单元的输出CODE0和CODE1的代码MPX_CODE。
多路复用电路601包括两个AND电路611和一个OR电路612。来自对应时间代码传送单元23的输出CODE0和供应到时间代码传送单元23的时钟信号CLK0的反转信号被输入到两个AND电路611中的一者中。来自对应时间代码传送单元23的输出CODE1和供应到时间代码传送单元23的时钟信号CLK1的反转信号被输入到两个AND电路611中的另一者中。OR电路612接收来自两个AND电路611的输出以便输出已被时分多路复用的代码MPX_CODE。
提供多路复用电路601，使得可减少固态图像拾取装置1中的用于供输出单元28将AD转换像素数据传输到输出端子或将AD转换像素数据传输到存储器电路(例如，DRAM)的导线。
请注意，除相反相位之外，供应到相邻时间代码传送单元23的时钟信号CLK0与时钟信号CLK1之间的相位关系可具有90°相位移位。另外，各自具有移位90°的相位的时钟信号CLK0至CLK3的四个相位可被供应到四个相邻时间代码传送单元23。
<20.对列AD系统的示例性应用>
上文所述的固态图像拾取装置1是包括布置在每个像素21中的AD转换电路(ADC42)的图像传感器。
然而，上文所述的时间代码传送单元23可应用于具有列AD系统的图像传感器，所述列AD系统包括在列方向上线性形成的AD转换电路并且每个单位列地对像素阵列单元22中的每个像素21的像素信号SIG执行AD转换处理。
图30示出了在不使用时间代码传送单元23的情况下的具有列AD系统的固态图像拾取装置700的配置。
图30的固态图像拾取装置700包括线性布置在像素阵列单元711外部的许多ADC712，其各自包括上文所述的比较电路51和数据存储单元52。由于已被布置的许多ADC 712包括长物理长度，所以布置多个时间代码生成单元26并且接着将所述多个时间代码生成单元26生成的时间代码分发到每个预定数量的ADC 712中，使得抑制时间代码的位之间的偏斜。
图31示出了在已经使用时间代码传送单元23的情况下的具有列AD系统的固态图像拾取装置740的配置。
图31的固态图像拾取装置740包括一个时间代码生成单元26和所述时间代码传送单元23，所述时间代码传送单元23将时间代码生成单元26所生成的时间代码传送并供应到线性布置的许多ADC 712。举例来说，可采用图15所示的移位寄存器341的配置或其修改作为时间代码传送单元23的配置。
在时间代码是格雷码的情况下，针对整个时间代码生成单元26，图30的固态图像拾取装置700需要多个D-F/F(所述D-F/F的数量是代码的位长度的两倍)和多个组合门(所述组合门的数量接近于代码的位长度)。同时，图31的固态图像拾取装置740包括提供的D-F/F，所述D-F/F的数量等于代码的位长度，使得可再现具有小偏斜的时间代码，并且可减小电路规模和电流消耗。
<21.多衬底配置1>
已经在以上描述中描述了形成在半导体衬底11的一个单元上的固态图像拾取装置1，但固态图像拾取装置1可包括单独地制作到多个半导体衬底11中的电路。
图32是包括半导体衬底11的两个单元的固态图像拾取装置1的概念图，所述半导体衬底11包括分层的上部衬底11A和下部衬底11C。
包括光电二极管121的像素电路41至少形成在上部衬底11A上。存储时间代码的数据存储单元52和时间代码传送单元23至少形成在下部衬底11C上。举例来说，上部衬底11A和下部衬底11C由于金属键合(诸如Cu-Cu)而接合。
图33示出了单独地形成在上部衬底11A和下部衬底11C上的示例性电路配置。
像素电路41和ADC 42中的差分输入电路61中的包括晶体管81、82和85的电路形成在上部衬底11A上。ADC 42的不包括晶体管81、82和85的电路和时间代码传送单元23形成在下部衬底11C上。
<22.多衬底配置2>
图32和33示出了包括半导体衬底11的两个单元的固态图像拾取装置1的示例性配置，但固态图像拾取装置1可包括半导体衬底11的三个单元。
图34是包括半导体衬底11的三个单元的固态图像拾取装置1的概念图，所述半导体衬底11包括分层的上部衬底11A、中间衬底11B和下部衬底11C。
包括光电二极管121的像素电路41和比较电路51中的至少部分电路形成在上部衬底11A上。存储时间代码的数据存储单元52和时间代码传送单元23至少形成在下部衬底11C上。比较电路51中的剩余电路(其未布置在上部衬底11A上)形成在中间衬底11B上。举例来说，上部衬底11A和中间衬底11B以及中间衬底11B和下部衬底11C由于金属键合(诸如Cu-Cu)而接合。
图35示出了在固态图像拾取装置1使用半导体衬底11的三个单元形成的情况下的每个半导体衬底11的示例性电路布置。
在图35的实例中，布置在上部衬底11A上的电路与图33所示的上部衬底11A上的电路相同。比较电路51中的剩余电路布置在中间衬底11B上，并且数据存储单元52和时间代码传送单元23布置在下部衬底11C上。
<23.对电子装置的示例性应用>
本公开不限于应用于固态图像拾取装置。也就是说，本公开可应用于各自包括用于图像捕获单元(光电转换单元)的固态图像拾取装置的一般电子装置(诸如图像拾取装置，诸如数字照相机或摄像机)、具有图像拾取功能的便携式终端装置以及包括用于图像捕获单元的固态图像拾取装置的复印机。固态图像拾取装置各自可以单芯片模式形成，或可具有带有图像拾取功能的模块模式，其中图像拾取单元和信号处理单元或光学系统共同封装在一起。
图36是根据本公开的作为电子装置的图像拾取装置的示例性配置的框图。
图36的图像拾取装置800包括具有透镜群组的光学单元801、采用图8的固态图像拾取装置1的配置的固态图像拾取装置(图像拾取装置)802以及作为相机信号处理电路的数字信号处理器(DSP)电路803。另外，图像拾取装置800还包括帧存储器804、显示单元805、记录单元806、操作单元807和电力单元808。DSP电路803、帧存储器804、显示单元805、记录单元806、操作单元807和电力单元808通过总线809相互耦接。
光学单元801接收来自受检者的入射光(图像光)以便在固态图像拾取装置802的图像拾取表面上形成图像。固态图像拾取装置802每个单位像素地将图像拾取表面上的由于光学单元801产生的图像形成的入射光的光强度转换为电信号以便输出像素信号。图1的固态图像拾取装置1，即，包括各自在功率消耗降低的情况下改善对像素信号执行AD转换时的确定速度的比较电路51以及各自能够显著减小电路规模和功率消耗的时间代码传送单元23的固态图像拾取装置，可用于固态图像拾取装置802。
例如，显示单元805包括面板型显示装置，诸如液晶面板或有机电致发光(EL)面板，并且显示固态图像拾取装置802所拾取的移动图像或静止图像。记录单元806将固态图像拾取装置802所拾取的移动图像或静止图像记录在记录媒体(诸如硬盘或半导体存储器)上。
操作单元807基于用户的操作来发布用于图像拾取装置800中所包括的各种功能的指令。电力单元808将作为用于DSP电路803、帧存储器804、显示单元805、记录单元806和操作单元807的操作电力的各种类型的电力恰当地供应到待被供应的对象。
如上所述，已经采用上文所述的任何配置的固态图像拾取装置1被用作固态图像拾取装置802，使得可在加快AD转换的确定速度的情况下降低功率消耗。因此，可针对图像拾取装置800(诸如摄像机、数字照相机或者用于移动装置(诸如便携式电话)的相机模块)实现摄影加速和低功率消耗。
请注意，可采用图31的固态图像拾取装置740作为固态图像拾取装置802。在这种情况下，可减小电路规模和功率消耗。
在以上描述中，比较电路51和ADC 42已被描述为构建在固态图像拾取装置1中的部件，但其可被制作成单独地分布的产品(比较器和AD转换器)。
另外，本公开不限于固态图像拾取装置，并且因此，可应用于各自具有不同半导体集成电路的一般半导体装置。
本公开的实施例不限于以上实施例，并且因此，可在不脱离本公开的精神的情况下做出各种更改。
根据上文所述的每个实施例的电路配置已被描述为电子作为电荷的电路配置，但本公开可采用空穴作为电荷的电路配置。另外，可实现晶体管在上文所述的每个电路配置中切换极性(NMOS晶体管和PMOS晶体管)的电路配置。在那种情况下，输入到晶体管的控制信号从Hi切换到低或从低切换到Hi。
在上文所述的每个实施例中，参考信号REF已被描述为电平(电压)响应于时间推移而单调减小的斜率信号，但可使参考信号REF作为电平(电压)响应于时间推移而单调增大的斜率信号。
在上文所述的每个实施例中，在共享ADC 42的情况下，已经描述了四个像素21所共享的ADC 42的实例，但共享的像素21的数量不限于四个并且因此可为不同数量(例如，八个)。
另外，可采用包括完全或部分组合的上文所述的多个实施例的模式。可做出包括恰当地组合的上文所述的实施例中尚未描述的不同实施例的模式。
在图1和20中，时间代码生成单元26布置在图的上侧，并且输出单元28布置在图的下侧。举例来说，可交替地布置时间代码生成单元26的布置和输出单元28的布置，使得在水平方向上的相邻群集U之间在上下方向上反转时间代码的传送方向。举例来说，针对在水平方向上根据群集U的位置从DAC 25的那侧开始数的每个奇数编号群集U将时间代码生成单元26布置在上侧并且将输出单元28布置在下侧，使得从上侧向下传送时间代码，并且针对每个偶数编号群集U将时间代码生成单元26布置在下侧并且将输出单元28布置在上侧，使得从下侧向上传送时间代码。使用这种布置，可抑制时间代码生成单元26和输出单元28的电路集中度。
请注意，本说明书中所描述的效果包括但不限于刚才的范例，并且因此，可提供除本说明书中所描述的效果之外的效果。
请注意，本公开可具有以下配置。
(1)一种比较器，其包括：
差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；
正反馈电路，其被配置为使用比所述第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自所述差分输入电路的所述输出信号来当指示所述输入信号与所述参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；以及
电压转换电路，其被配置为将所述差分输入电路的所述输出信号转换为对应于所述第二供电电压的信号。
(2)根据上述(1)所述的比较器，所述电压转换电路包括晶体管。
(3)根据上述(1)所述的比较器，所述电压转换电路包括多个二极管。
(4)根据上述(1)至(3)中任一项所述的比较器，所述正反馈电路接收与所述差分输入电路的所述输出信号不同的控制信号的输入，并且基于所述控制信号来反转所述比较结果信号而不管所述差分输入电路的所述输出信号。
(5)根据上述(4)所述的比较器，所述正反馈电路包括被配置为接收所述差分输入电路的所述输出信号和所述控制信号的NOR电路。
(6)一种AD转换器，其包括：
差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；
正反馈电路，其被配置为使用比所述第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自所述差分输入电路的所述输出信号来当指示所述输入信号与所述参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；
电压转换电路，其被配置为将所述差分输入电路的所述输出信号转换为对应于所述第二供电电压的信号；以及
数据存储单元，其被配置为当所述比较结果信号被反转时存储时间代码。
(7)一种固态图像拾取装置，其包括：
AD转换器，其包括：
差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；
正反馈电路，其被配置为使用比所述第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自所述差分输入电路的所述输出信号来当指示所述输入信号与所述参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；
电压转换电路，其被配置为将所述差分输入电路的所述输出信号转换为对应于所述第二供电电压的信号；以及
数据存储单元，其被配置为当所述比较结果信号被反转时存储时间代码；以及
像素电路，其被配置为将电荷信号输出到所述差分输入电路作为所述输入信号，所述电荷信号是通过接收入射于像素上的光并对其进行光电转换来生成的。
(8)根据上述(7)所述的固态图像拾取装置，其进一步包括：时间代码传送单元，其包括移位寄存器，所述移位寄存器被配置为在电压上比较所述输入信号和所述参考信号的比较周期期间将所述时间代码供应到所述数据存储单元，所述移位寄存器被配置为在完成所述比较周期之后读取存储在所述数据存储单元中的包括当所述比较结果信号被反转时的所述时间代码的反转时间数据。
(9)根据上述(8)所述的固态拾取装置，所述移位寄存器包括多个D-F/F，其被配置为当待输入的时钟信号为预定值时进入高阻抗状态。
(10)根据上述(9)所述的固态拾取装置，所述D-F/F由多个所述像素共享。
(11)根据上述(9)或(10)所述的固态拾取装置，所述时间代码传送单元进一步包括中继器电路，其被配置为将待输入的所述时钟信号传输到所述移位寄存器中。
(12)根据上述(11)所述的固态拾取装置，所述中继器电路传输所述时钟信号的方向与传送所述移位寄存器的所述时间代码的方向相反。
(13)根据上述(11)或(12)所述的固态拾取装置，提供多个所述时间代码传送单元，并且待供应到彼此邻近的所述时间代码传送单元的所述时钟信号具有相反相位。
(14)根据上述(13)所述的固态拾取装置，其进一步包括：多路复用电路，其被配置为对来自彼此邻近的所述时间代码传送单元的输出信号进行时分多路复用。
(15)根据上述(8)至(14)中任一项所述的固态拾取装置，所述时间代码传送单元进一步包括预设电路，其被配置为将预定固定信号输入到所述移位寄存器中。
(16)根据上述(9)至(15)中任一项所述的固态拾取装置，所述时间代码传送单元进一步包括选择器，其被配置为将所述D-F/F中的每一者的输入切换到供应至所述数据存储单元的所述时间代码和从所述数据存储单元读取的所述反转时间代码中的任一者。
(17)根据上述(7)至(16)中任一项所述的固态拾取装置，其进一步包括：交互式缓冲器，其被配置为相对于所述数据存储单元在所述时间代码的写入操作与读取操作之间进行切换。
(18)根据上述(17)所述的固态拾取装置，在所述读取操作中，所述交互式缓冲器在极性上反转所述数据存储单元中所存储的所述时间代码以便读取所述时间代码。
(19)根据上述(17)所述的固态拾取装置，在所述读取操作中，所述交互式缓冲器不在极性上反转所述数据存储单元中所存储的所述时间代码以便读取所述时间代码。
(20)根据上述(7)至(19)中任一项所述的固态拾取装置，所述数据存储单元包括被配置为存储用于P相数据的所述时间代码的P相数据存储单元以及被配置为存储用于D相数据的所述时间代码的D相数据存储单元。
(21)根据上述(7)至(20)中任一项所述的固态拾取装置，针对所述像素中的每一者布置所述AD转换器。
(22)根据上述(7)至(20)中任一项所述的固态拾取装置，针对每条单位像素线布置所述AD转换器。
(23)根据上述(7)至(22)中任一项所述的固态拾取装置，其进一步包括：多个半导体衬底。
(24)一种电子装置，其包括：
固态图像拾取装置，其包括：
AD转换器，其包括：
差分输入电路，其被配置为使用第一供电电压进行操作，所述差分输入电路被配置为当输入信号在电压上高于参考信号时输出信号；
正反馈电路，其被配置为使用比所述第一供电电压低的第二供电电压进行操作，所述正反馈电路被配置为基于来自所述差分输入电路的所述输出信号来当指示所述输入信号与所述参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度；
电压转换电路，其被配置为将所述差分输入电路的所述输出信号转换为对应于所述第二供电电压的信号；以及
数据存储单元，其被配置为当所述比较结果信号被反转时存储时间代码；以及
像素电路，其被配置为将电荷信号输出到所述差分输入电路作为所述输入信号，所述电荷信号是通过接收入射于像素上的光并对其进行光电转换来生成的。
(25)一种控制比较器的方法，所述比较器包括被配置为使用第一供电电压进行操作的差分输入电路、被配置为使用比所述第一供电电压低的第二供电电压进行操作的正反馈电路以及电压转换电路，所述控制所述比较器的方法包括：
当输入信号在电压上高于参考信号时所述差分输入电路输出信号；
所述电压转换电路将所述差分输入电路的所述输出信号转换为对应于所述第二供电电压的信号；以及
所述正反馈电路基于所述差分输入电路的所述输出信号来当指示所述输入信号与所述参考信号之间在电压上的比较结果的比较结果信号被反转时加快转变速度，所述输出信号由所述电压转换电路转换。
(26)一种数据写入电路，其包括：移位寄存器，其被配置为获取从时间代码生成单元输出的时间代码以便依序传送所述时间代码；以及闩锁电路，其被配置为锁存已被传送的所述时间代码。
(27)一种数据读取电路，其包括：
闩锁电路，其被配置为锁存预定时间代码；以及
移位寄存器，其被配置为接收所述闩锁电路中所锁存的所述时间代码以便依序传送所述时间代码。
(28)一种数据传送电路，其包括：
交互式缓冲器，其被配置为在从时间代码生成单元输出的时间代码的写入操作与读取操作之间进行切换；
闩锁电路，其被配置为锁存预定时间代码；以及
移位寄存器，其被配置为在已经在所述交互式缓冲器中设置所述写入操作的情况下获取从所述时间代码生成单元输出的所述时间代码并且将所述时间代码供应到所述闩锁电路以便依序传送所述时间代码，所述移位寄存器被配置为在已经在所述交互式缓冲器中设置所述读取操作的情况下接收所述闩锁电路中所锁存的所述时间代码以便依序传送所述时间代码。
参考符号列表
1 固态图像拾取装置
21 像素
22 像素阵列单元
23 时间代码传送单元
26 时间代码生成单元
28 输出单元
41 像素电路
42 ADC
51 比较电路
52 数据存储单元
61 差分输入电路
62 电压转换电路
63 正反馈电路
71 闩锁控制电路
72 闩锁存储单元
81至87和91 晶体管
101至105和111至113 晶体管
141 二极管
201 位存储单元
211 闩锁控制电路
212 闩锁存储单元
341 移位寄存器
342 时钟供应电路
351 D-F/F
371 交互式缓冲器电路
461 中继器电路
481 预设电路
491 固定信号输出单元
521 选择器
581 时钟供应电路
583 反相器
601 多路复用电路
740 固态图像拾取装置
800 图像拾取装置
802 固态图像拾取装置。

Claims (18)

1.一种成像装置，其包括：
像素电路，其包括：
光电转换器；
浮动扩散层；
传送晶体管，其用于将所述光电转换器所生成的电荷传送到所述浮动扩散层；
复位晶体管，其用于复位所述浮动扩散层中保持的所述电荷；和
第一差分晶体管，其连接至所述复位晶体管的源极；
比较器，其包括：
所述第一差分晶体管；
第二差分晶体管；和
第一输出节点；
电压转换电路，所述电压转换电路耦接至所述第一输出节点，
其中，所述第一差分晶体管和所述第二差分晶体管作为差分对布置在第一半导体基板上，且所述第一输出节点布置在第二半导体基板上。
2.根据权利要求1所述的成像装置，其中，反馈电路耦接至所述电压转换电路。
3.根据权利要求2所述的成像装置，其中，所述电压转换电路包含第一晶体管。
4.根据权利要求3所述的成像装置，其中，所述第一晶体管的栅极耦接至第一电势，所述第一晶体管的源极和漏极中的一者耦接至所述第一输出节点，且所述第一晶体管的所述源极和所述漏极中的另一者耦接至所述反馈电路。
5.根据权利要求1所述的成像装置，其中，所述复位晶体管耦接至所述第一差分晶体管的栅极和所述第一差分晶体管的源极或漏极。
6.根据权利要求5所述的成像装置，其中，所述第二差分晶体管构造为接收参考信号。
7.根据权利要求6所述的成像装置，其中，所述光电转换器将入射光转换为像素信号。
8.根据权利要求7所述的成像装置，其中，所述第一差分晶体管构造为接收基于所述像素信号的第一信号。
9.根据权利要求8所述的成像装置，其中，所述比较器构造为比较所述第一信号和所述参考信号。
10.根据权利要求2所述的成像装置，其中，所述反馈电路包括第二晶体管和第三晶体管，所述第二晶体管耦接至电源电压。
11.根据权利要求10所述的成像装置，其中，所述第三晶体管接地。
12.根据权利要求11所述的成像装置，其中，所述第二晶体管的栅极和所述第三晶体管的栅极构造为接收第二信号。
13.根据权利要求12所述的成像装置，其中，所述第二晶体管通过第四晶体管耦接至所述第三晶体管。
14.根据权利要求13所述的成像装置，其中，所述第四晶体管的栅极耦接至第五晶体管。
15.根据权利要求14所述的成像装置，其中，所述第五晶体管耦接至所述电源电压。
16.根据权利要求15所述的成像装置，其中，所述第五晶体管耦接至第六晶体管。
17.根据权利要求16所述的成像装置，其中，所述光电转换器将入射光转换为像素信号，所述第五晶体管的栅极和所述第六晶体管的栅极构造为接受基于第一信号的第三信号，且所述第一信号基于所述像素信号。
18.根据权利要求17所述的成像装置，其中，所述反馈电路包括第二输出节点。
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