CN1536759A - 差动放大器及相关的比较器 - Google Patents

Abstract

本发明涉及一种差动放大器及电压比较器，适用于TMDS接收器，其中差动放大器，包括差动放大级，具有第一、第二输入端分别用以耦接第一、第二输入信号，以及第一、第二差动输出端，用以输出根据所述第一、第二输入信号而产生的第一、第二输出信号，其中所述差动放大级具有一交流(AC)增益；第一负载组件，以与所述差动放大级构成第一电流路径；第二负载组件，以与所述差动放大级构成第二电流路径；以及反馈装置，耦接于所述差动放大级的第一、第二输入端与第一、第二差动输出端之间，用以在一直流(DC)状态中，对所述差动放大级提供一负反馈，并且在一高频范围中，对所述差动放大级提供一正反馈，以增加所述差动放大级的交流增益。

Description

差动放大器及相关的比较器

技术领域

本发明涉及一种差动放大器，特别涉及差动放大器以及相关的比较器。

背景技术

DVI标准由DDWG于1994年4月正式推出，是架构于Silicon Image公司的PanalLink接口技术，而PanalLink接口技术采用的是《转换最小化差分信号(Transition Minimized Differential Signaling，TMDS)标准》作为基本电气连接，其最大像素传输时钟可达165MHzX2，故DVI传输速度加倍又准确，也可让分辨率超过1280x1024。由于采用差分信号传输，数据发送和接收中识别的都是压差信号，故传输线缆长度对信号影响较小，可以实现远距离的数据传输。举例来说，TDMS连结架构包括一TDMS传送器用以数据编码且连续地传送数据流至一TDMS接收器中。因此，为了要解译及恢复所传输的信号，使用在TMDS接收器中的差动放大器或电压比较器，必须具有很大的交流振幅增益(AC amplitude gain)。

图1至图5表示数个传统放大器以及电压比较器。然而，这些传统放大器或电压比较器，在高频时并不具有适用于转换最小化差分信号(TMDS)传输器，作以解译和恢复所传输信号的交流振幅增益。因此，使用传统放大器或电压比较器的传输器，会因为交流放大增益不够，而无法恢复及解译所传输的信号，而输出错误数据至后级的装置。

发明内容

本发明的首要目的在于提供一放大器以及一比较器，具有为了恢复高速传输信号的交流放大电流增益。放大器中的反馈装置在差分模式下，向差分对提供正反馈，以提高差动放大器的交流振幅增益(AC amplitude gain)，并且在共模式(common-mode)下，使得第一、第二电流路径上的漏极电流趋于一致。

根据上述目的，本发明提供一种在高频下具有大的交流放大增益的差动放大器，适用于TMDS接收器，包括：

一第一晶体管及一第一负载组件，以构成一第一电流路径；

一第二晶体管及一第二负载组件，以构成一第二电流路径，其中所述第一及第二晶体管的栅极作为差动输入端；以及

一第三、第四晶体管分别交叉耦接于所述第一晶体管的源极与所述第一负载组件之间，以及所述第二晶体管的源极与所述第二负载组件之间，其中所述第三、第四晶体管的栅极分别连接到第四、第三晶体管的漏极，并且所述第三、第四晶体管的源极作为差动输出端。

所述的差动放大器，还包括一电流源耦接于所述第一、第二负载的一公共端。

所述第一负载组件为一第五晶体管，具有一栅极耦接至第四晶体管的源极，并且所述第二负载组件为一第六晶体管，具有一栅极耦接至第三晶体管的源极。

所述第一、第二、第三、第四、第五及第六晶体管为NMOS晶体管。

本发明还公开一种差动放大器，适用于TMDS接收器，包括：

一差动放大级，具有一第一、第二输入端分别用以耦接一第一、第二输入信号，以及一第一、第二差动输出端，用以输出根据所述第一、第二输入信号而产生的一第一、第二输出信号，其中所述差动放大级具有一交流(AC)增益；

一第一负载组件，以与所述差动放大级构成一第一电流路径；

一第二负载组件，以与所述差动放大级构成一第二电流路径；以及

一反馈装置，耦接于所述差动放大级的第一、第二输入端与第一、第二差动输出端之间，用以在一直流(DC)状态中，对所述差动放大级提供一负反馈，并且在一高频范围中，对所述差动放大级提供一正反馈，以增加所述差动放大级的交流增益。

本发明还公开一种电压比较器，包括：

一差动放大器，包括：

一第一晶体管及一第一负载组件，以构成一第一电流路径；

一第二晶体管及一第二负载组件，以构成一第二电流路径，其中所述第一、第二晶体管的栅极作为差动输入端；以及

一第三及第四晶体管分别交叉耦接于所述第一晶体管的源极与所述第一负载组件之间，以及所述第二晶体管的源极与所述第二负载组件之间，其中所述第三、第四晶体管的栅极分别连接到第四、第三晶体管的漏极，并且所述第三、第四晶体管的源极作为差动输出端；

一闩锁电路，具有两输入端分别耦接至所述差动输出端；以及

一开关电路，耦接于所述锁电路与所述差动输出端之间。

所述的电压比较器，还包括一电流源耦接于所述闩锁电路与所述第一、第二负载的一第一节点。

所述第一负载组件为一第五晶体管，具有一栅极耦接至第四晶体管的源极，并且所述第二负载组件为一第六晶体管，具有一栅极耦接至第三晶体管的源极。

所述闩锁电路包括：

一第七晶体管，具有一漏极及一栅极；

一第八晶体管，具有一漏极耦接至所述第七晶体管的栅极以及一栅极耦接所述第七晶体管的漏极；

一第九晶体管，并联耦接所述第七晶体管，并具有一栅极经由所述开关电路，耦接至第三晶体管的源极；

一第十晶体管，并联耦接所述第八晶体管，并具有一栅极经由所述开关电路，耦接至第四晶体管的源极；

一第十一晶体管，具有一漏极及一栅极；

一第十二晶体管，具有一漏极耦接至所述第十一晶体管的栅极以及一栅极耦接所述第十一晶体管的漏极；

一第十三晶体管，并联耦接所述第十一晶体管；

一第十四晶体管，并联耦接所述第十二晶体管，其中第十三、第十四晶体管的漏极作为所述闩锁电路的输出端；

一第十五晶体管，具有一漏极耦接所述第十一晶体管的漏极，以及一源极耦接所述第七晶体管的漏极；以及

一第十六晶体管，具有一漏极耦接所述第十二晶体管的漏极，以及一源极耦接所述第八晶体管的漏极，其中所述第十三、第十四、第十五及第十六晶体管的栅极连接一控制端。

所述电流源耦接所述第五、第六、第七、第八、第九及第十晶体管的源极。

本发明还公开一种电压比较器，包括：

一差动放大级，具有一第一、第二输入端分别用以耦接一第一、第二输入信号，以及一第一、第二差动输出端，用以输出根据所述第一、第二输入信号而产生的一第一、第二输出信号，其中所述差动放大级具有一交流(AC)增益；

一反馈装置，耦接于所述差动放大级的第一、第二输入端与第一、第二差动输出端之间，用以在一直流(DC)状态中，对所述差动放大级提供一负反馈，并且在一高频范围中，对所述差动放大级提供一正反馈，以增加所述差动放大级的交流增益；

一第一负载组件，耦接于所述第一差动输出端与一第一电源端之间；以及

一第二负载组件，耦接于所述第二差动输出端与所述第一电源端之间。

一闩锁电路，具有一第一、第二输入端；

一第一传输栅，耦接于所述差动放大级的第一差动输出端及所述闩锁电路的第一输入端之间；

一第二传输栅，耦接于所述差动放大级的第二差动输出端及所述闩锁电路的第二输入端之间，其中当所述第一、第二传输栅导通时，所述闩锁电路接收来自所述差动放大级的第一、第二输出信号，当所述第一、第二传输栅截止时，所述闩锁电路根据来自所述差动放大级的第一、第二输出信号，输出对应的输出信号。所述差动放大级包括一差分式连接的第一、第二晶体管，所述第一、第二晶体管的源极分别耦接至所述第一、第二差动输出端。

所述反馈装置包括交叉耦接的一第三晶体管及一第四晶体管，所述第三晶体管的栅极耦接所述第四晶体管的漏极，所述第三晶体管的漏极与源极分别耦接所述第一晶体管的源极与所述第一差动输出端，所述第四晶体管的栅极耦接所述第三晶体管的漏极，所述第四晶体管的漏极与源极分别耦接所述第二晶体管的源极与所述第二差动输出端。

所述第一负载组件包括一第五晶体管，具有一栅极耦接所述第二差动输出端，以及一漏极与一源极分别耦接所述第一差动输出端及所述第一电源端；所述第二负载组件包括一第六晶体管，具有一栅极耦接所述第一差动输出端，以及一漏极与一源极分别耦接所述第二差动输出端与所述第一电源端。

所述的电压比较器，还包括一电流源耦接于所述第五、第六晶体管的源极与所述第一电源端之间。

所述第一、第二、第三、第四、第五、第六晶体管为NMOS晶体管。

所述闩锁电路包括：

第七晶体管，具有一源极耦接所述第一电源端，以及一栅极；

一第八晶体管，具有一源极耦接所述第一电源端，一栅极耦接所述第七晶体管的漏极，以及一漏极耦接所述第七晶体管的栅极；

一第九晶体管，并联耦接所述第七晶体管，并具有一栅极作为所述闩锁电路的第一输入端，经由所述第一传输栅耦接至所述第一差动输出端；

一第十晶体管，并联耦接所述第八晶体管，并具有一栅极作为所述闩锁电路的第二输入端，经由所述第二传输栅耦接至所述第二差动输出端；

一第十一晶体管，具有一源极耦接一第二电源端；

一第十二晶体管，具有一源极耦接所述第二电源端与所述第四节点，一漏极耦接所述第十一晶体管的栅极，以及一栅极耦接所述第十一晶体管的漏极；

一第十三晶体管，并联耦接所述第十一晶体管；

一第十四晶体管，并联耦接所述第十二晶体管，其中第十三、第十四晶体管的漏极作为所述闩锁电路的输出端；

一第十五晶体管，具有一漏极耦接所述第十一晶体管的漏极，以及一源极耦接所述第七晶体管的漏极；以及

一第十六晶体管，具有一漏极耦接所述第十二晶体管的漏极，以及一源极耦接所述第八晶体管的漏极，其中所述第十三、第十四、第十五及第十六晶体管的栅极连接一控制端。

所述第七、第八、第九、第十、第十五及第十六晶体管为NMOS晶体管，且所述第十一、第十二、第十三及第十四晶体管为PMOS晶体管。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为一传统放大器的电路图；

图2为另一传统放大器的电路图；

图3为另一传统放大器的电路图；

图4为一传统电压比较器的电路图；

图5为另一传统放大器的电路图；

图6a为本发明的差动放大器的电路图；

图6b为本发明的差动放大器的另一示意图；

图6c为一MOS晶体管的小信号模型示意图；

图7a表示于SS corner制造工艺下，本发明的差动放大器的频率特性；

图7b表示于TT corner制造工艺下，本发明的差动放大器的频率特性；

图7c表示于FF corner制造工艺下，本发明的差动放大器的频率特性；

图8为本发明的另一差动放大器的电路图；

图9为本发明的电压比较器的电路图；

图10a表示于SS corner制造工艺下，本发明的电压比较器的输出波形图；

图10b表示于TT corner制造工艺下，本发明的电压比较器的输出波形图；

图10c表示于FF corner制造工艺下，本发明的电压比较器的输出波形图；

图11为本发明的另一电压比较器的电路图。

其中，附图标记说明如下：

N201--N235：NMOS晶体管；

P201--P217：PMOS晶体管；

N1--N16：NMOS晶体管；

P1--P4：PMOS晶体管；

Ibias：偏压电流；

Vin、Vip：差动输入端；

Von1、Vop1：差动输出端；

fai、 fai：控制信号；

111、112：负载组件。

具体实施方式

差动放大器具有一差分对(differential pair)，以及一反馈装置，差分对由第一、第二晶体管所构成，用以接收差动输入信号，反馈装置由第三、第四晶体管所构成，其中第三晶体管的栅极耦接至第四晶体的源极，而第四晶体管的栅极耦接至第三晶体的源极。反馈装置在差分模式下，向差分对提供正反馈，以提高差动放大器的交流振幅增益(AC amplitude gain)，并且在共模式(common-mode)下，使得第一、第二电流路径上的漏极电流趋于一致。

图6a为本发明的差动放大器10的电路示意图。如图6a中所示，晶体管N1、N3以及一负载组件111构成一第一电流路径CP1，而晶体管N2、N4以及一负载组件112构成一第二电流路径CP2，其中晶体管N1与N2的栅极作为差动输入端Vin、Vip，用以接收来自一传送器的差动输入信号。晶体管N3的栅极耦接至晶体管N4的漏极，而晶体管N4的栅极耦接至晶体管N3的漏极，并且晶体管N3、N4的源极用以作为差动放大器的差动输出端Vop1、Von1。于本实施例中，第一负载组件111为晶体管N5，具有一栅极耦接至晶体管N4的源极，且第二负载组件112为晶体管N6，具有一栅极耦接至晶体管N3的源极。

当施加于晶体管N1的栅极上的输入信号，大于晶体管N2的栅极上的输入信号时，流经晶体管N1的电流，会大于流经晶体管N2的电流，并且输出端Vop1上的电位会小于输出端Von1上的电位。反过来说，当施加于晶体管N1的栅极上的输入信号，小于晶体管N2的栅极上的输入信号时，流经晶体管N1的电流，会小于流经晶体管N2的电流，并且输出端Vop1上的电位会大于输出端Von1上的电位。

此外，晶体管N3、N4交叉耦接，即晶体管N3的栅极耦接至晶体管N4的漏极，而晶体管N4的栅极耦接晶体管N3的漏极。交叉耦接的晶体管N3、N4，用以于一共模方式(Vcom mode即DC mode)下，向晶体管N1、N2所构成的差分对提供负反馈(negative feedback)，于是晶体管N1、N2的漏极电流可以趋于一致。通过此反馈装置，差分信号中的共模电位(Vcom level)会低于一既定范围，以便兼容于后级的电路。

如图6b中所示，当流经负载组件112的电流增加时，位于输出端Von1上的电位也会增加。然而，此时于晶体管N4的栅极与源极之间的电压差会减少，所以流经晶体管N4的电流会减少，使得流经负载组件112的电流随之减少，故输出端Von1上的电位会减少。因此，在直流操作下，交叉耦接的晶体管N3、N4会向晶体管N1、N2所构成的差分对，提供一负反馈。

图6c表示一MOS晶体管的小信号模型。当MOS晶体管操作于一特定频率(高频)范围时，电容Cgs可视为短路，即MOS晶体管的栅极与源极会耦接在一起。有鉴于此，在一高频下，晶体管N4的栅极与输出端Von1会视为短路，并且晶体管N3的栅极与输出端Vop1会视为短路。在本实施例中，当输出端Von1上的电压增加，且流经负载112的电流增加时，因为晶体管N4的栅极与源极视为短路，故节点2的电位会增加。随着节点2的电位增加，因为晶体管N3的栅极与源极视为短路，故于输出端Vop1上的电位也会增加。在同样情况下，因为晶体管N3的源极与栅极视为短路，故输出端Von1上的电位也会再增加。因此，交叉耦接的晶体管N3、N4在一高频下，例如在交流状态时，可提供一正反馈至由晶体管N1、N2所构成的差分对。另外交叉耦接的晶体管N5、N6也提供较大的正反馈到输出。

交叉耦接的晶体管N3、N4作为晶体管N1、N2所构成的差分对的反馈装置。由于晶体管N3和N4、N5和N6所提供的正反馈，因此差动放大器10的增益会有一定的交流增益，故即使输入电压的电压差变得小于100mV，仍可以得到一个够大的输出电压。再者，由于晶体管N1--N6由输入端往输出端完全对称地排列，可以消除传统电路中偏移电压(offset voltage)的问题。由于电源干扰会等量地施加在两输入电压中，而互相地抵消，因此，本发明的差动放大器将不会因为电源干扰而产生误工作。

图7a--图7c表示分别于SS corner制造工艺、TT corner制造工艺及FFcorner制造工艺下，本发明的差动放大器的频率特性，其中电流源的偏压电流为250微安(μA)且输入信号的振幅为1.0V。再者，在TT corner制造工艺下，PMOS、NMOS晶体管为典型具有一般速度的MOS晶体管。在SS corner制造工艺下，PMOS、NMOS晶体管为较一般MOS晶体管速度慢的慢速MOS晶体管，而在FF corner制造工艺下，PMOS、NMOS晶体管为较一般MOS晶体管速度快的快速MOS晶体管。

如图7a中所示，差动放大器10操作于120℃、0.9倍Vdd，并使用SScorner制造工艺下的慢速NMOS晶体管所构成。曲线A1表示输入信号频率与差动放大器10的交流放大倍数之间的关系。如图7a中所示，当输入信号的频率为850MHz时，差动放大器10的交流振幅(AC amplitude)大约为1.4V，即使输入信号的频率增加到1GHz时，差动放大器10的交流振幅仍然超过1V。

同样地，如图7b中所示，差动放大器10操作于25℃、Vdd，并使用TTcorner制造工艺下的典型NMOS晶体管所构成。曲线A2表示输入信号频率与差动放大器10的交流放大倍数之间的关系。如图7b中所示，当输入信号的频率为850MHz时，差动放大器10的交流振幅(AC amplitude)大约为1.25V，即使输入信号的频率增加到1GHz时，差动放大器10的交流振幅仍然超过1.3V。

再者，如图7c中所示，差动放大器10操作于0℃、1.1倍Vdd，并使用FF corner制造工艺下的快速NMOS晶体管所构成。曲线A3表示输入信号频率与差动放大器10的交流放大倍数之间的关系。如图7c中所示，当输入信号的频率为850MHz时，差动放大器10的交流振幅(AC amplitude)大约为1.05V，即使输入信号的频率增加到1GHz时，差动放大器10的交流振幅仍然超过1.1V。此外，曲线Ps1、Ps2及Ps3表示分别于SS corner制造工艺、TT corner制造工艺及FF corner制造工艺下，本发明的差动放大器10频率与相位边限之间的关系。一般来说，当放大器电路的相位边限小于145°时，放大器电路都可以正常地工作。如图7a至图7c中所示，本发明的差动放大器，即使频率增加到3.2GHz，相位边限会仍然小于130°。因此，本发明的差动放大器可以在SS corner制造工艺、TT corner制造工艺及FF corner制造工艺下正常地操作。

如图8中所示，本发明的差动放大器10还包括一电流源，连接于第一电流路径CP1与第二电流路径CP2的第一端com1，用以设定流经于电流路径CP1、CP2的最大电流量，以减少差动放大器10的电源消耗。举例来说，电流源可以耦接于晶体管N1、N2的漏极，或是晶体管N5、N6的源极。于本实例中，由晶体管N15、N16所构成的电流源连接于晶体管N5、N6的源极，并且由一偏压电流Ibias所驱动。

以图6a为例，如果输入信号中的共模电位(Vcom level)非常接近Vdd，电流源最好连接在晶体管N5、N6的源极，使得差动放大器10能够正常工作。如果输入信号中的共模电位(Vcom level)并不会接近Vdd，电流源则可连接在晶体管N1、N2的漏极。

图9显示本发明中适用于TMDS接收器的比较器200。比较器200的差动放大器10，具有两输入端Vin、Vip，用以接收TMDS差动输入信号，以及两输出端Von、Vop，用以输出差动输出信号。开关电路20耦接于晶体管N3、N4的源极，闩锁电路具有两输入端，经由开关电路20耦接至晶体管N3、N4的源极。也就是说，闩锁电路通过开关电路20耦接至差动放大器10的差动输出端，用以接收差动输出信号。开关电路20由晶体管N13、N14所构成，晶体管N13、N14的第一端分别耦接至差动输出端Von1、Vop1之一端，且晶体管N13、N14的栅极连接至一控制信号 fai。闩锁电路30由晶体管N7--N12、P1-P4所构成，用以锁住并放大经由开关电路20，差动输出端Von1、Vop1上的差动输出信号，然后根据控制信号fai及 fai产生输出信号。

当施加于晶体管N1的栅极上的输入信号，大于晶体管N2的栅极上的输入信号时，流经晶体管N1的电流，会大于流经晶体管N2的电流，并且输出端Vop1上的电位会小于输出端Von1上的电位。反过来说，当施加于晶体管N1的栅极上的输入信号，小于晶体管N2的栅极上的输入信号时，流经晶体管N1的电流，会小于流经晶体管N2的电流，并且输出端Vop1上的电位会大于输出端Von1上的电位。

晶体管N9的栅极为作为致能闩锁电路30的两输入端中之一端，而差动放大器10的输出端Vop1通过晶体管N13的导电路径，耦接至晶体管N9的栅极。晶体管N10的栅极为作为致能闩锁电路30的两输入端中的另一端，而差动放大器10的输出端Von1通过晶体管N14的导电路径，耦接至晶体管N10的栅极。

控制信号fai连接到晶体管N11、N12、P3及P4的栅极，而控制信号 fai连接到晶体管N13、N14的栅极，其中控制信号fai与 fai为反相信号。当控制信号fai为low，且控制信号 fai为high时，晶体管P3、P4、N13、N14会导通，而晶体管N11、N12会截止。此时电源Vdd会施加到闩锁电路30的输出端Von、Vop。反过来说，当控制信号fai为high，且控制信号 fai为low时，晶体管P3、P4、N13、N14会截止，而晶体管N11、N12会导通。晶体管N11会导通节点3与输出端Von，而晶体管N12会导通节点4与输出端Vop。

以下用以说明闩锁电路30的工作。首先，晶体管N9、N10的栅极会被施加输入信号，其中二输入信号具有高于晶体管N9、N10的临界电压且互相间有小幅差值的电位。因此晶体管N9、N10会导通，节点3与节点4会位于low。此外，在此周期中，控制信号fai为低(low)，而控制信号 fai为高(high)。因此，晶体管N11、N12会截止，而晶体管P3、P4会导通，故输出端Von、Vop上的电位会等于电源Vdd。

于下一周期时，控制信号fai为高(high)，而控制信号 fai为低(low)，晶体管N11、N12会导通，而晶体管P3、P4会截止。于是一电流会经由晶体管N11、N12，流入由晶体管N7、N8所构成的第一触发器。于本实施例中，若晶体管N9栅极上输入信号的电位，高于晶体管N10栅极上输入信号的电位，流经晶体管N9的电流会比晶体管N10来得大。除非节点3、节点4上的电位高于晶体管N7、N8的临界电压，否则不会有电流流入晶体管N7、N8。于晶体管N11、N12刚开始导通时，节点3与节点4会被同样地充电。然而，由于节点3经由晶体管N9放电的量，会比节点4经由晶体管N10来得大，因此，节点4上的电位会先超过晶体管N7的临界电压。于是晶体管N7会导通，开始释放节点3上的电荷，所以节点3上的电位不会再上升，故相较于晶体管N12，晶体管N11会流经较大的电流。于是，输出端Von上的电位会变得低于输出端Vop上的电位，故由晶体管P1、P2所构成的第二触发器会工作，输出端Von上的电位会快速地下降。所以，晶体管N9、N10将根据其栅极上的输入信号，扮演决定节点3与节点4的电位的数据装置，并且输出端Von、Vop上的输出电位，亦根据晶体管N9、N10栅极上的输入信号所决定。

为了恢复闩锁电路30的初始状态，控制信号fai会变回low，而控制信号 fai会变回high。于是晶体管N11、N12会截止，而晶体管P3、P4、P13、P14会导通，节点3与节点4上的电荷会经由晶体管N9、N10快速地释放到地去，同时输出端Von、Vop会经由晶体管P3、P4快速地充电至电源电压Vdd。

图10a至图10c，表示分别于SS corner制造工艺、TT corner制造工艺及FF corner制造工艺下，图9中本发明的电压比较器200的输出波形，其中输入信号的频率为850MHz，且电流源的偏压电流为250微安(μA)。

以图10a为例，于储存模式(store mode)中，控制信号fai会由low变high，使得晶体管N11、N12导通，而晶体管P3、P4、N13及N14截止。于是，差动放大器10于控制信号fai开始变high的边缘产生的差动输出信号Vonls与Vopls，会被闩锁电路30闩锁住并放大，然后在闩锁电路30的输出端Von、Vop输出Vons、Vops信号。

再者，于清除模式(clear mode)中，控制信号fai会由high变low，使得而晶体管P3、P4导通。于是，差动输出端Von1与Vop1上的差动输出信号Von1s与Vop1s会被闩锁电路30调整成相同电位。此外，差动输出端Von1与Vop1上的差动输出信号Von1s、Vop1s会比差动输入端Vin、Vip的输入信号Vins、Vips下降约2V。以图10b与图10c中的情况，以此类推，在此不加累述。

如图11中所示，本发明的电压比较器200还包括一电流源，由晶体管N15、N16所构成，用以使得经过电流路径CP1、CP2与闩锁电路30的总电流能固定，藉以减少电压比较器200的电源消耗。

因此，本发明的差动放大器及电压比较器，具有交流放大倍率，用以解译(decode)及恢复(recover)高速传输的信号。本发明的差动放大器10与电压比较器200适用于TMDS传输器，但非用以限定本发明。

虽然本发明已以较佳实施例公开如上，然其并非用以限制本发明，本领域普通技术人员，在不脱离本发明的精神和范围内，当可做变化与修改，因此本发明的保护范围以权利要求书为准。

Claims (14)

1.一种差动放大器，适用于TMDS接收器，其特征在于，包括：

一差动放大级，具有一第一、第二输入端分别用以耦接一第一、第二输入信号，以及一第一、第二差动输出端，用以输出根据所述第一、第二输入信号而产生的一第一、第二输出信号，其中所述差动放大级具有一交流(AC)增益；

一第一负载组件，以与所述差动放大级构成一第一电流路径；

一第二负载组件，以与所述差动放大级构成一第二电流路径；以及

一反馈装置，耦接于所述差动放大级的第一、第二输入端与第一、第二差动输出端之间，用以在一直流(DC)状态中，对所述差动放大级提供一负反馈，并且在一高频范围中，对所述差动放大级提供一正反馈，以增加所述差动放大级的交流增益。

2.如权利要求1所述的电压比较器，其特征在于，所述差动放大级包括一差分式连接的第一、第二晶体管，所述第一、第二晶体管的源极分别耦接至所述第一、第二差动输出端。

3.如权利要求1或2所述的电压比较器，其特征在于，所述反馈装置包括交叉耦接的一第三晶体管及一第四晶体管，所述第三晶体管的栅极耦接所述第四晶体管的漏极，所述第三晶体管的漏极与源极分别耦接所述第一晶体管的源极与所述第一差动输出端，所述第四晶体管的栅极耦接所述第三晶体管的漏极，所述第四晶体管的漏极与源极分别耦接所述第二晶体管的源极与所述第二差动输出端。

4.如权利要求1或2所述的差动放大器，其特征在于，还包括一电流源耦接于所述第一、第二负载的一公共端。

5.如权利要求1或2所述的差动放大器，其特征在于，所述第一负载组件为一第五晶体管，具有一栅极耦接至第四晶体管的源极，并且所述第二负载组件为一第六晶体管，具有一栅极耦接至第三晶体管的源极。

6.如权利要求5所述的差动放大器，其特征在于，所述第一、第二、第三、第四、第五及第六晶体管为NMOS晶体管。

7.一种电压比较器，其特征在于，包括：

一差动放大级，具有一第一、第二输入端分别用以耦接一第一、第二输入信号，以及一第一、第二差动输出端，用以输出根据所述第一、第二输入信号而产生的一第一、第二输出信号，其中所述差动放大级具有一交流(AC)增益；

一反馈装置，耦接于所述差动放大级的第一、第二输入端与第一、第二差动输出端之间，用以在一直流(DC)状态中，对所述差动放大级提供一负反馈，并且在一高频范围中，对所述差动放大级提供一正反馈，以增加所述差动放大级的交流增益；

一第一负载组件，耦接于所述第一差动输出端与一第一电源端之间；

一第二负载组件，耦接于所述第二差动输出端与所述第一电源端之间；

一闩锁电路，具有两输入端分别耦接至所述差动输出端；以及

一开关电路，耦接于所述锁电路与所述差动输出端之间。

8.如权利要求7所述的电压比较器，其特征在于，所述差动放大级包括一差分式连接的第一、第二晶体管，所述第一、第二晶体管的源极分别耦接至所述第一、第二差动输出端。

9.如权利要求8所述的电压比较器，其特征在于，所述反馈装置包括交叉耦接的一第三晶体管及一第四晶体管，所述第三晶体管的栅极耦接所述第四晶体管的漏极，所述第三晶体管的漏极与源极分别耦接所述第一晶体管的源极与所述第一差动输出端，所述第四晶体管的栅极耦接所述第三晶体管的漏极，所述第四晶体管的漏极与源极分别耦接所述第二晶体管的源极与所述第二差动输出端。

10.如权利要求7、8或9所述的电压比较器，其特征在于，还包括一电流源耦接于所述闩锁电路与所述第一、第二负载的一第一节点。

11.如权利要求7、8或9所述的电压比较器，其特征在于，所述开关电路包括：

一第一传输栅，耦接于所述差动放大级的第一差动输出端及所述闩锁电路的第一输入端之间；

一第二传输栅，耦接于所述差动放大级的第二差动输出端及所述闩锁电路的第二输入端之间，其中当所述第一、第二传输栅导通时，所述闩锁电路接收来自所述差动放大级的第一、第二输出信号，当所述第一、第二传输栅截止时，所述闩锁电路根据来自所述差动放大级的第一、第二输出信号，输出对应的输出信号。

12.如权利要求7、8或9所述的电压比较器，其特征在于，所述闩锁电路包括：

一第七晶体管，具有一漏极及一栅极；

一第八晶体管，具有一漏极耦接至所述第七晶体管的栅极以及一栅极耦接所述第七晶体管的漏极；

一第九晶体管，并联耦接所述第七晶体管，并具有一栅极经由所述开关电路，耦接至第三晶体管的源极；

一第十晶体管，并联耦接所述第八晶体管，并具有一栅极经由所述开关电路，耦接至第四晶体管的源极；

一第十一晶体管，具有一漏极及一栅极；

一第十二晶体管，具有一漏极耦接至所述第十一晶体管的栅极以及一栅极耦接所述第十一晶体管的漏极；

一第十三晶体管，并联耦接所述第十一晶体管；

一第十四晶体管，并联耦接所述第十二晶体管，其中第十三、第十四晶体管的漏极作为所述闩锁电路的输出端；

一第十五晶体管，具有一漏极耦接所述第十一晶体管的漏极，以及一源极耦接所述第七晶体管的漏极；以及

一第十六晶体管，具有一漏极耦接所述第十二晶体管的漏极，以及一源极耦接所述第八晶体管的漏极，其中所述第十三、第十四、第十五及第十六晶体管的栅极连接一控制端。

13.如权利要求11所述的电压比较器，其特征在于，所述第七、第八、第九、第十、第十五及第十六晶体管为NMOS晶体管，且所述第十一、第十二、第十三及第十四晶体管为PMOS晶体管。

14.一种差动放大器，适用于TMDS接收器，其特征在于，包括：

一第一晶体管及一第一负载组件，以构成一第一电流路径；

一第二晶体管及一第二负载组件，以构成一第二电流路径，其中所述第一及第二晶体管的栅极作为差动输入端；以及

一第三、第四晶体管分别交叉耦接于所述第一晶体管的源极与所述第一负载组件之间，以及所述第二晶体管的源极与所述第二负载组件之间，其中所述第三、第四晶体管的栅极分别连接到第四、第三晶体管的漏极，并且所述第三、第四晶体管的源极作为差动输出端。

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