KR100317176B1 - 필터회로 - Google Patents

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Abstract

이 필터 회로에 있어서, 트랜지스터(Q1)의 이미터는 트랜지스터(Q2)의 컬렉터에 접속되고, 이 트랜지스터(Q2)의 베이스는 트랜지스터(Q3)의 이미터와 트랜지스터(Q4)의 컬렉터에 접속되어 있다. 이 트랜지스터(Q4)의 베이스는 트랜지스터(Q2)의 컬렉터에 접속되어 있다. 트랜지스터(Q2)와 트랜지스터(Q4)의 이미터 상호간에 커패시터(C1)가 접속되고, 트랜지스터(Q2)와 트랜지스터(Q4)의 컬렉터 상호간에 커패시터(C2)가 접속되어 있다. 이 때문에, 이 필터 회로는 저소비 전력인 동시에 기생 커패시터의 영향을 쉽게 받지 않고, 고주파에서 동작할 수 있으며, 넓은 다이나믹 레인지를 갖는다.

Description

필터 회로{FILTERING CIRCUIT}
본 발명은 필터 회로에 관한 것으로, 특히 미소(微小) 신호 처리에 이용되는 2차 필터 회로에 관한 것이며, 예컨대 고차 필터 회로에 사용된다.
미소 신호 처리에 이용되는 2차 필터 회로는 다종 다양한 회로 방식이 알려져 있고, 예컨대 USP 5,225,790에 "TUNABLE WIDEBAND ACTIVE FILTER"가 개시되어 있다.
도 40은 상기 USP 5,225,790의 도 2a에 개시된 액티브 필터를 도시하고 있다. 이 액티브 필터는 복수개의 트랜지스터와, 2개의 커패시터와, 복수개의 저항 소자를 이용하고 있다. 이 회로는 소정의 조건하에서 3개의 전달 함수(transfer function)를 갖는다. 제1 전달 함수는 BPF(대역 필터) 특성을 나타내며, 제2 전달 함수는 스루 패스 필터 특성을 나타내고, 제3 전달 함수는 영점을 갖는 LPF(저역 필터) 특성을 나타내고 있다. 이 액티브 필터는 이들 특성의 선택도(Q)와 차단 주파수(fc)를 독립으로 설정할 수 있다.
그러나, 이 액티브 필터는 도 40에 도시된 바와 같이, 입력 저항과 정귀환용 저항을 겸하는 저항(215, 230, 232)을 갖는 저항 회로망 및 다수의 회로 소자를 필요로 하고, 소비력이 많아진다. 또한, 이 액티브 필터는 상기 3개의 필터 특성밖에 얻을 수 없다. 이 때문에, 이들 이외의 필터 특성, 예컨대 HPF(고역 필터) 특성이나 영점을 가지지 않는 LPF 특성을 실현하기 위해서는 이 액티브 필터와 별도의 연산 회로와 조합할 필요가 있다. 따라서, 사용 회로 소자가 많아지고, 소비 전력이 많아진다. 또한, 이 액티브 필터는 집적 회로화한 후, 외부로부터 Q를 제어할 수 없다.
본 발명의 제1 목적은 사용 소자수가 적고, 저소비 전력이며, 기생 커패시터의 영향을 쉽게 받지 않고 고주파에서 동작할 수 있으며, 출력 오프셋이 작고, 넓은 입력 다이나믹 레인지를 가지며, 또한, 원하는 필터 특성을 용이하게 실현할 수 있는 필터 회로를 제공하는 것이다.
본 발명의 제2 목적은 선택도(Q)와 차단 주파수(fc)를 독립으로 설정할 수 있고, 집적 회로화 후에도 외부로부터 Q를 제어할 수 있는 필터 회로를 제공하는 것이다.
본 발명의 제3 목적은 Q를 높게, 또한, 임의로 설정할 수 있게 되는 필터 회로를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 관한 LPF를 도시하는 회로도.
도 2는 도 1의 LPF를 도시하는 등가 회로도.
도 3은 도 1의 LPF의 시뮬레이션에 의한 주파수 특성의 일례를 도시하는 도면.
도 4는 본 발명의 제2 실시예에 관한 입출력 다이나믹 레인지를 확대한 2차(second-order)의 LPF를 도시하는 회로도.
도 5a는 본 발명의 제3 실시예에 관한 LPF를 도시하는 회로도.
도 5b는 본 발명의 제3 실시예에 관한 HPF를 도시하는 회로도.
도 6a는 본 발명의 제3 실시예에 관한 BPF를 도시하는 회로도.
도 6b는 노치 필터를 도시하는 회로도.
도 6c는 부스트 필터를 도시하는 회로도.
도 7a는 본 발명의 제4 실시예에 관한 LPF를 도시하는 회로도.
도 7b는 본 발명의 제4 실시예에 관한 HPF를 도시하는 회로도.
도 7c는 본 발명의 제4 실시예에 관한 BPF를 도시하는 회로도.
도 8a는 본 발명의 제4 실시예에 관한 노치 필터를 도시하는 회로도.
도 8b는 본 발명의 제4 실시예에 관한 부스트 필터를 도시하는 회로도.
도 9는 본 발명의 제5 실시예에 관한 필터 회로를 도시하는 회로도.
도 10은 도 1의 LPF의 변형예를 도시하는 회로도.
도 11은 본 발명의 제6 실시예에 관한 필터 회로를 도시하는 회로도.
도 12a, 도 12b는 본 발명의 제7 실시예에 관한 필터 회로를 도시하는 회로도.
도 13은 본 발명의 제8 실시예에 관한 전역 필터를 도시하는 회로도.
도 14는 도 6c의 부스트 필터를 전압 출력 형식으로 변형한 회로예를 도시하는 회로도.
도 15는 도 5b에 도시한 HPF의 변형예 1을 도시하는 회로도.
도 16a 내지 도 16c는 각각 도 5a, 5b 및 도 6a에 도시한 필터 회로의 차동 출력 신호 전류(Iout+, Iout-)의 취출 위치를 변형한 예를 도시하는 회로도.
도 17은 본 발명 필터 회로의 기본 회로의 일례인 등가 회로, 전달 함수를 나타내는 도면.
도 18은 본 발명 필터 회로의 기본 회로의 다른 예인 등가 회로, 전달 함수를 나타내는 도면.
도 19는 본 발명 필터 회로의 기본 회로의 다른 예인 등가 회로, 전달 함수를 나타내는 도면.
도 20은 본 발명 필터 회로의 기본 회로의 다른 예인 등가 회로, 전달 함수를 나타내는 도면.
도 21은 본 발명 필터 회로의 기본 회로의 다른 예인 등가 회로, 전달 함수를 나타내는 도면.
도 22는 본 발명 필터 회로의 기본 회로의 다른 예인 등가 회로, 전달 함수를 나타내는 도면.
도 23은 본 발명 필터 회로의 기본 회로의 다른 예인 등가 회로, 전달 함수를 나타내는 도면.
도 24는 본 발명 필터 회로의 기본 회로의 다른 예인 등가 회로, 전달 함수를 나타내는 도면.
도 25는 본 발명 필터 회로로서 복수의 p MOS 트랜지스터와 복수의 커패시터를 조합하여 구성한 기본 회로의 일례에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 26은 도 25에 도시하는 기본 회로의 다른 예에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 27은 도 25에 도시하는 기본 회로의 다른 예에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 28은 도 25에 도시하는 기본 회로의 다른 예에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 29는 도 25에 도시하는 기본 회로의 다른 예에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 30은 도 25에 도시하는 기본 회로의 다른 예에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 31은 도 25에 도시하는 기본 회로의 다른 예에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 32는 도 25에 도시하는 기본 회로의 다른 예에 대해서 등가 회로, 전달 함수를 나타내는 도면.
도 33a는 본 발명의 제9 실시예에 관한 LPF를 도시하는 회로도.
도 33b는 도 33a의 등가 회로도.
도 34a 내지 도 34c는 도 33의 LPF의 시뮬레이션에 의한 주파수 특성의 일례를 도시하는 도면.
도 35는 본 발명의 제10 실시예에 관한 LPF를 도시하는 회로도.
도 36은 본 발명의 제11 실시예에 관한 LPF를 도시하는 회로도.
도 37a는 본 발명의 제12 실시예에 관한 LPF를 도시하는 회로도.
도 37b는 도 37a의 등가 회로도.
도 38은 도 37의 LPF의 시뮬레이션에 의한 주파수 특성의 일례를 도시하는 도면.
도 39a는 본 발명의 제13 실시예에 관한 LPF를 도시하는 회로도.
도 39b는 도 39a의 등가 회로도.
도 40은 종래의 필터 회로의 구성의 일례를 도시하는 도면.
본 발명의 목적은 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터; 제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터, 이 제2 트랜지스터의 제1 전극은 상기 제1 트랜지스터의 제2 전극에 접속되는; 제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터, 이 제3 트랜지스터의 제2 전극은 상기 제2 트랜지스터의 제어 전극으로 접속되는; 제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터, 이 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 상기 제2 전극에 접속되고, 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는; 상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터; 상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극 사이에 실질적으로 접속된 제2 커패시터를 갖는 필터 회로에 의해 달성된다.
본 발명에 따르면 4개의 트랜지스터와 복수의 커패시터를 조합함으로써, 임의의 필터 특성을 하나의 회로 구성으로 실현할 수 있다. 예컨대 LPF를 구성한 경우, 또는 LPF의 특성을 조합하여 필터 회로를 구성한 경우, 입력 다이나믹 레인지를 확대할 수 있고, S/N비를 높일 수 있다. 또한, HPF를 구성한 경우, 또는 HPF의 특성을 조합하여 필터 회로를 구성한 경우, 입력 다이나믹 레인지를 확대할 수 있고, S/N비를 높일 수 있다. 또, 노치 필터 또는 부스트 필터를 구성한 경우, 입력 다이나믹 레인지를 확대할 수 있으며, S/N비를 개선할 수 있다.
또한, 소자수를 대폭으로 감소할 수 있기 때문에 회로 구성을 극히 단순화할 수 있다. 이 때문에, 소비 전력을 삭감할 수 있고, 출력 오프셋 전압을 작게 할 수 있다. 또, 저항 소자 및 저항 형성 공정을 필요로 하지 않기 때문에 기생 커패시터의 영향을 줄일 수 있고, 높은 주파수에서의 필터 특성을 실현할 수 있다.
또, 본 발명에 따르면, Q와 차단 주파수(fc)를 독립으로 설정할 수 있다. 또한, 집적 회로화된 필터의 Q를 외부로부터 공급되는 제어 신호에 따라서 가변 제어할 수 있다.
또한, 본 발명의 필터를 복수단 캐스케이드 접속함으로써, 다차 필터를 표현할 수 있다.
이하, 도면을 참조하여 본 발명의 필터 회로의 실시 형태를 상세히 설명한다.
우선, 제1 발명의 필터 회로에 대해서 설명한다.
〈제1 실시예〉
도 1은 바이폴러 트랜지스터를 이용하여 구성된 필터 회로를 도시하고 있다. 도 1에 도시된 필터 회로는 기본 구성으로서의 4개의 npn 트랜지스터 및 2개의 커패시터를 가지며, 또, 부가적 구성으로서의 4개의 npn 트랜지스터 및 3개의 정전류원을 가지고 있다. 도 1에 있어서. 부호 Q1∼Q4, Q8, Q9는 각각 npn 트랜지스터, 부호 C1 및 C2는 커패시터, 부호 I101, I102, I2는 정전류원. 부호 Vcc는 전원 전위, GND는 접지 전위, Vin+ 및 Vin-는 차동 입력 신호 전압, Vout+ 및 Vout-는 차동 출력 신호 전압이다.
제1 트랜지스터(Q1)의 컬렉터와 베이스는 Vcc 노드에 접속되어 있다. 제1 트랜지스터의 이미터는 제2 트랜지스터(Q2)의 컬렉터 및 제4 트랜지스터의 베이스에 접속되어 있다. 제3 트랜지스터(Q3)의 컬렉터와 베이스는 Vcc 노드에 접속되고, 이미터는 상기 제2 트랜지스터(Q2)의 베이스 및 제4 트랜지스터(Q4)의 컬렉터에 접속되어 있다. 제4 트랜지스터(Q4)의 베이스는 제2 트랜지스터(Q2)의 컬렉터에 접속되어 있다. 제2, 제4 트랜지스터의 베이스와 컬렉터는 서로 교차 접속되어 있다. 상기 제2 트랜지스터(Q2)의 이미터와 제4 트랜지스터(Q4)의 이미터의 상호간에 제1 커패시터(C1)가 접속되고, 제2 트랜지스터(Q2)의 컬렉터와 제4 트랜지스터(Q4)의 컬렉터의 상호간에 제2 커패시터(C2)가 접속되어 있다.
본 실시예에서는 제2, 제4 트랜지스터(Q2, Q4)의 각 이미터 사이에 제1 커패시터(C1)가 직접 접속되어 있지만, 제2, 제4 트랜지스터(Q2, Q4)의 각 이미터 사이에 실질적으로 제1 커패시터(C1)가 접속되어 있으면 좋다. 또한, 본 실시예에서는제2, 제4 트랜지스터(Q2, Q4)의 각 컬렉터 사이에 제2 커패시터(C2)가 직접 접속되어 있지만, 제2, 제4 트랜지스터(Q2, Q4)의 각 컬렉터 사이에 실질적으로 제2 커패시터(C2)가 접속되어 있으면 좋다.
상기 제2, 제4 트랜지스터(Q2, Q4)의 이미터는 차동쌍을 이루는 입력 트랜지스터(Q8, Q9)의 컬렉터에 각각 접속되어 있다. 입력 트랜지스터(Q8, Q9)의 이미터 공통 접속 노드와 접지 노드(GND) 사이에 제1 정전류원(I2)이 접속되고, 입력 트랜지스터(Q8, Q9)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되어 있다.
상기 제4 트랜지스터(Q4)의 컬렉터는 출력 트랜지스터(Q102)의 베이스에 접속되어 있다. 이 출력 트랜지스터(Q102)의 컬렉터는 Vcc 노드에 접속되고, 이미터는 제2 정전류원(I101)을 통해 접지 노드(GND)에 접속되어 있다. 출력 트랜지스터(Q102) 및 제2 정전류원(I101)은 제1 이미터 폴로어 회로를 구성하고, 출력 트랜지스터(Q102)의 베이스는 제1 이미터 폴로어 회로의 입력 노드를 구성하고 있다.
상기 제2 트랜지스터(Q2)의 컬렉터는 출력 트랜지스터(Q103)의 베이스에 접속되어 있다. 이 출력 트랜지스터(Q103)의 컬렉터는 Vcc 노드에 접속되고, 이미터는 제3 정전류원(I102)을 통해 접지 노드(GND)에 접속되어 있다. 출력 트랜지스터(Q103) 및 제3 정전류원(I102)은 제2 이미터폴로어 회로를 구성하고, 출력 트랜지스터(Q103)의 베이스는 제2 이미터 폴로어 회로의 입력 노드를 구성하고 있다.
상기 출력 트랜지스터(Q102)의 이미터는 상기 제1 이미터 폴로어 회로의 출력 노드를 구성하고, 상기 출력 트랜지스터(Q103)의 이미터는 제2 이미터 폴로어 회로의 출력 노드를 구성하며, 이들 출력 노드로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 2는 도 1의 필터 회로의 등가 회로를 도시하고 있다.
여기서, Vin은 입력 신호 전압원, Vout는 출력 전압, re1은 트랜지스터(Q8, Q9)의 이미터 저항합, re2는 트랜지스터(Q2, Q4)의 이미터 저항합, re3은 트랜지스터(Q1, Q3)의 이미터 저항합, C1은 제1 커패시터(C1)의 용량 및 그에 따른 소자, C2는 제2 커패시터(C2)의 용량 및 그에 따른 소자, i1은 저항 re1에 흐르는 전류(전류원), i2는 저항 re2에 흐르는 전류(전류원), i3은 커패시터(C1)에 흐르는 전류(전류원)이다.
이어서, 도 1의 필터 회로의 동작을 설명하기 위해서 필터 회로의 전달 함수를 구한다. 도 2의 등가 회로로부터, 다음 수학식 1 내지 수학식 3이 도출된다.
여기서, 수학식 1을 수학식 2에 대입하면, 수학식 4가 된다.
또, 수학식 4를 수학식 3에 대입하면, 수학식 5가 된다.
여기서, 다시, 수학식 3에 수학식 5를 대입하면, 수학식 6이 된다.
여기서, 수학식 6중의 re2=re3으로 하면, 수학식 7이 된다.
이어서, 수학식 7의 분자, 분모에 S·C1을 곱하면, 수학식 8이 된다.
여기서, re2=re3, 즉, (re3/re2)=1에 주목하여 수학식 8의 분자의 re1을re1=(re2/re3)·re1로 변형하면, 수학식 9가 된다.
여기서, (re2/re1)=k라고 해 두면, 수학식 10이 된다.
상기 수학식 10중, S는 라플라스 연산수이고, 수학식 10의 전달 함수로부터, 도 1의 필터 회로의 회로 특성이 2차의 전달 함수를 갖는 것을 알 수 있다.
그리고, 필터 회로의 전달 함수의 수학식 11로부터, 도 1의 필터 회로의 ωo, Q, C1, C2의 관계를 구하면, 수학식 12를 얻을 수 있다.
상기 수학식 12로부터, Q는 2개의 커패시터(C1, C2)의 비로 결정되는 것을 알 수 있다.
도 3은 도 1의 필터 회로의 주파수와 출력 레벨과의 관계(AC 응답에 의한 주파수 특성)를 시뮬레이션한 결과를 나타내고 있다.
상기한 바와 같이 도 1의 필터 회로에 의하면, 사용 소자수가 적고, 저소비 전력이며, 출력 오프셋이 작다. 또한, 저항 소자 및 저항 형성 공정을 필요로 하지 않고, 기생 커패시터의 영향을 쉽게 받지 않아 고주파수에서 동작할 수 있다.
또한, 도 1의 필터 회로를 후술하는 바와 같이 변형하여 실시함으로써, 넓은 입력 다이나믹 레인지를 가질 수 있게 된다. 따라서, 고차의 필터 회로 및 각종 필터 특성을 실현할 수 있다.
또, 도 1의 필터 회로에 있어서, 제1 트랜지스터(Q1) 대신에 제1 다이오드를이용하고, 제3 트랜지스터(Q3) 대신에 제2 다이오드를 이용하여도 좋다.
이하, 제1 발명의 필터 회로에 대해서, 여러가지 실시예, 변형예를 도 4 내지 도 16에 도시한다.
〈제2 실시예〉
도 4는 입출력 다이나믹 레인지를 확대한 2차 LPF 회로를 나타낸다. 도 4에 도시하는 LPF에 있어서, 트랜지스터(Q24, Q28, Q25, Q29, Q30, Q31)는 도 1중의 트랜지스터(Q1, Q2, Q3, Q4, Q8, Q9)에 상당하고, 커패시터(C21, C20)는 도 1중의 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q30)의 이미터와 트랜지스터(Q31)의 이미터 사이에 저항(R22)이 접속되어 있다. 트랜지스터(Q30)의 이미터와 접지 노드(GND) 사이에 정전류원(I20)이 접속되고, 트랜지스터(Q31)의 이미터와 접지 노드(GND) 사이에 정전류원(I21)이 접속되어 있다.
상기 트랜지스터(Q24)의 컬렉터는 저항(R20)의 일단이 접속되고, 이 저항(R20)의 타단은 npn 트랜지스터(Q20)의 이미터에 접속되어 있다. 이 트랜지스터(Q20)의 베이스 및 컬렉터는 Vcc 노드에 접속되어 있다. 상기 트랜지스터(Q25)의 컬렉터는 저항(R21)의 일단에 접속되고, 이 저항(R21)의 타단은 npn 트랜지스터(Q21)의 이미터가 접속되어 있다. 이 트랜지스터(Q21)의 베이스 및 컬렉터는 Vcc 노드에 접속되어 있다.
또, 상기 트랜지스터(Q24)의 컬렉터는 npn 트랜지스터(Q23)의 베이스에 접속되고, 이 트랜지스터(Q23)의 이미터는 npn 트랜지스터(Q27)의 컬렉터 및 베이스에접속되어 있다. 이 트랜지스터(Q27)의 이미터와 접지 노드(GND) 사이에 정전류원(I23)이 접속되어 있다.
또, 상기 트랜지스터(Q25)의 컬렉터는 npn 트랜지스터(Q22)의 베이스에 접속되고, 이 트랜지스터(Q22)의 이미터는 npn 트랜지스터(Q26)의 컬렉터 및 베이스에 접속되며, 이 트랜지스터(Q26)의 이미터와 접지 노드(GND) 사이에 정전류원(I22)이 접속되어 있다.
상기 트랜지스터(Q24, Q25)의 각 베이스는 정전압원(V20)의 음극단에 접속되어 있다. 이 정전압원(V20)은 예컨대 다이오드에 의해 구성된다. 또한, 상기 트랜지스터(Q30, Q31)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q26, Q27)의 각 이미터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 4의 필터 회로에 의하면, 도 1의 LPF와 동일한 효과를 얻을 수 있는 것 이외에 입력 다이나믹 레인지를 개선(확대)할 수 있다.
〈제3 실시예〉
도 5a 내지 도 6c는 복수개의 트랜지스터와 복수의 커패시터와의 조합으로 이루어지는 회로에 대하여 전류 입력 또는 전압 입력을 인가함으로써, 각종 필터 특성을 실현할 수 있는 필터 회로를 나타낸다.
도 5a에 도시하는 회로는 LPF를 실현하고 있고, 도 5b에 도시하는 회로는 HPF(고역 필터)를 실현하고 있으며, 도 6a에 도시하는 회로는 BPF(대역 필터)를 실현하고 있고, 도 6b에 도시하는 회로는 노치 필터를 실현하고 있으며, 도 6c에 도시하는 회로는 부스트 필터를 실현하고 있다. 또, 이들 각각의 회로는 자유롭게 조합할 수 있다.
즉, 도 5a에 도시하는 LPF에 있어서, 트랜지스터(Q110, Q112, Q 111, Q113)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4)에 상당하고, 커패시터(C111, C110)는 도 1에 도시하는 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q112, Q113)의 각 이미터와 접지 노드(GND) 사이에 정전류원(I110, I111)이 각각 접속되어 있다. 상기 트랜지스터(Q110, Q111)의 각 베이스는 바이어스 전원(예컨대 다이오드에 의해 구성됨)(V110)의 양극단에 접속되어 있다. 트랜지스터(Ql12, Q113)의 각 이미터에 차동 입력 신호 전류(Iin+, Iin-)가 공급된다. 트랜지스터(Q110, Q111)의 각 컬렉터는 차동 출력 신호 전류(Iout+, Iout-)를 취출하기 위한 전류 출력 단자이고, 상기 트랜지스터(Q113) 및 트랜지스터(Q112)의 각 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 5b에 도시하는 HPF에 있어서, 트랜지스터(Q120, Q122, Q121. Q123)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4)에 상당하고, 커패시터(C121, C120)는 도 1에 도시하는 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q122, Q123)의 각 이미터와 접지 노드(GND) 사이에 정전류원(I120, I121)이 각각 접속되어 있다. 트랜지스터(Q120, Q121)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급된다. 트랜지스터(Q120, Q121)의 각 컬렉터는 차동 출력 신호 전류(Iout+, Iout-)를 취출하기 위한 전류 출력 단자이다.
도 6a에 도시하는 BPF에 있어서, 트랜지스터(Q130, Q132, Q131, Q133)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4)에 상당하고, 커패시터(C130)는 도 1에 도시하는 커패시터(C2)에 상당한다.
상기 트랜지스터(Q132, Q133)의 각 이미터와 접지 노드 사이에 정전류원(I130, I131)이 각각 접속되어 있다. 트랜지스터(Q132, Q133)의 각 이미터에 결합 커패시터(C131, C132)를 통해 차동 입력 신호 전압(Vin+, Vin-)이 각각 공급된다. 상기 트랜지스터(Q130, Q131)의 각 베이스는 바이어스 전원(V130)의 양극단에 접속되어 있고, 트랜지스터(Q130, Q131)의 각 컬렉터는 차동 출력 신호 전류(Iout+, Iout-)를 취출하기 위한 전류 출력 단자이다. 상기 트랜지스터(Q133, Q132)의 각 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 6b에 도시하는 노치 필터에 있어서, 트랜지스터(Q140, Q142, Q141, Q143)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4)에 상당하고, 커패시터(C141, C140)는 도 1에 도시하는 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q142, Q143)의 각 이미터와 접지 노드 사이에 정전류원(I140, I141)이 각각 접속되어 있다. 트랜지스터(Q142, Q143)의 각 이미터에 차동 입력 신호 전류(Iin+, Iin-)가 입력된다. 상기 트랜지스터(Q140, Q141)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q140, Q141)의 각 컬렉터는 차동 출력 신호 전류(Iout+, Iout-)를 취출하기 위한 전류 출력 단자이다.
도 6c에 도시하는 부스트 필터에 있어서, 트랜지스터(Q150, Q152. Q151,Q153)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4)에 상당하고, 커패시터(C151, C150)는 도 1에 도시하는 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q152, Q153)의 각 이미터와 접지 노드 사이에 정전류원(Il50, I151)이 각각 접속되어 있다. 트랜지스터(Q152, Q153)의 각 이미터에 차동 입력 신호 전류(Iin-, Iin+)가 공급된다. 상기 트랜지스터(Q150, Q151)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q150, Q151)의 각 컬렉터는 차동 출력 신호 전류(Iout+, Iout-)를 취출하기 위한 전류 출력 단자이다.
〈제4 실시예〉
도 7a 내지 도 8b는 도 5a 내지 도 6c를 참조하여 전술한 필터 회로의 입출력 다이나믹 레인지를 확대하는 동시에 입출력을 모두 전압으로 한 필터 회로를 도시한다.
도 7a에 도시하는 LPF에 있어서, 트랜지스터(Q162, Q164, Q163, Q165, Q166, Q167)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4, Q8, Q9)에 상당하고, 커패시터(C161, C160)는 도 1에 도시하는 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q166, Q167)의 각 이미터 사이에 저항(R162)이 접속되고, 상기 트랜지스터(Q166, Q167)의 각 이미터와 접지 노드 사이에 정전류원(I160, I161)이 각각 접속되어 있다. 상기 트랜지스터(Q162)의 컬렉터는 저항(R160)의 일단에 접속되고, 이 저항(R160)의 타단은 npn 트랜지스터(Q160)의 이미터에 접속되어 있다. 이 트랜지스터(Q160)의 베이스는 컬렉터에 접속되어 있다. 또한, 상기 트랜지스터(Q163)의 컬렉터는 저항(R161)의 일단에 접속되고, 이 저항(R161)의 타단은 npn 트랜지스터(Q161)의 이미터에 접속되어 있다. 이 트랜지스터(Q161)의 베이스는 컬렉터에 접속되어 있다. 상기 트랜지스터(Q162, Q163)의 각 베이스는 정전압원(V160)의 음극단에 접속되고, 이 정전압원(V160)의 양극단은 트랜지스터(Q160, Q161)의 컬렉터에 접속되어 있다.
상기 트랜지스터(Q166, Q167)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q163, Q162)의 각 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 7b에 도시하는 HPF에 있어서, 트랜지스터(Q174, Q176, Q175, Q177)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4)에 상당하고, 커패시터(C171, C170)는 도 1에 도시하는 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q176, Q177)의 각 이미터와 접지 노드 사이에 정전류원(I170, I171)이 각각 접속되어 있다. 상기 트랜지스터(Q174)의 컬랙터는 저항(R170)의 일단에 접속되고, 이 저항(R170)의 타단은 npn 트랜지스터(Q172)의 이미터에 접속되어 있다. 이 트랜지스터(Q172)의 베이스는 컬렉터에 접속되어 있다. 상기 트랜지스터(Q175)의 컬렉터는 저항(R171)의 일단에 접속되고, 이 저항(R171)의 타단은 npn 트랜지스터(Q173)의 이미터에 접속되어 있다. 이 트랜지스터(Q173)의 베이스는 컬렉터에 접속되어 있다.
한편, 트랜지스터(Q170, Q171)의 각 이미터는 상기 트랜지스터(Q174, Q175)의 각 베이스에 각각 접속됨과 함께, 트랜지스터(Q178, Q179)의 각 컬렉터에 각각접속되어 있다. 이들 트랜지스터(Q178, Q179)의 각 이미터 사이에 저항(R172)이 접속되어 있다. 이들 트랜지스터(Q178, Q179)의 각 이미터와 접지 노드 사이에 정전류원(I173, I172)이 각각 접속되어 있다. 상기 트랜지스터(Q170, Q171)의 각 베이스는 정전압원(V170)의 음극단에 접속되고, 이 정전압원(V170)의 양극단은 트랜지스터(Q170∼Q173)의 컬렉터에 접속되어 있다.
상기 트랜지스터(Q178, Q179)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q175, Q174)의 각 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 7c에 도시하는 BPF에 있어서, 트랜지스터(Q182, Q186, Q183, Q187)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4)에 상당하고, 커패시터(C180)는 도 1에 도시하는 커패시터(C2)에 상당한다.
상기 트랜지스터(Q186, Q187)의 각 이미터와 접지 노드(GND) 사이에 정전류원(I180, I181)이 각각 접속되어 있다. 트랜지스터(Q180, Q181)의 각 이미터는 트랜지스터(Q188, Q189)의 각 컬렉터에 각각 접속되어 있다. 상기 트랜지스터(Q188, Q189)의 각 이미터 사이에 저항(R182)이 접속되어 있다. 상기 트랜지스터(Q188, Q189)의 각 이미터와 접지 노드 사이에 정전류원(I183, I182)이 각각 접속되어 있다.
또, 상기 트랜지스터(Q181)의 이미터와 상기 트랜지스터(Q186)의 이미터 사이에 커패시터(C181)가 접속되고, 상기 트랜지스터(Q180)의 이미터와 상기 트랜지스터(Q187)의 이미터 사이에 커패시터(C182)가 접속되어 있다. 상기트랜지스터(Q180∼Q183)의 각 베이스는 정전압원(V180)의 음극단에 접속되어 있고, 이 정전압원(V180)의 양극단은 트랜지스터(Q180, Q181, Q184, Q185)의 컬렉터에 접속되어 있다.
상기 트랜지스터(Q188, Q189)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q183, Q182)의 각 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 8a에 도시하는 노치 필터에 있어서, 트랜지스터(Q192, Q196, Q193, Q197, Q200, Q201)는 도 1에 도시하는 트랜지스터(Q1, Q2, Q3, Q4, Q8, Q9)에 상당하고, 커패시터(C191, C190)는 도 1에 도시하는 커패시터(C1, C2)에 상당한다.
상기 트랜지스터(Q200, Q201)의 각 이미터 사이에 저항(R193)이 접속되고, 상기 트랜지스터(Q200, Q201)의 각 이미터와 접지 노드(GND) 사이에 정류원(I190, I191)이 각각 접속되어 있다. 상기 트랜지스터(Q192)의 컬렉터는 저항(R190)의 일단에 접속되고, 이 저항(R190)의 타단은 npn 트랜지스터(Q194)의 이미터에 접속되어 있다. 이 트랜지스터(Q194)의 베이스는 컬렉터에 접속되어 있다. 상기 트랜지스터(Q193)의 컬렉터는 저항(R191)의 일단에 접속되고, 이 저항(R191)의 타단은 npn 트랜지스터(Q195)의 이미터에 접속되어 있다. 이 트랜지스터(Q195)의 베이스는 컬렉터에 접속되어 있다.
한편, 트랜지스터(Q190, Q191)의 각 이미터는 상기 트랜지스터(Q193, Q192)의 각 베이스에 각각 접속됨과 함께, 트랜지스터(Q198, Q199)의 각 컬렉터에 각각 접속되어 있다. 트랜지스터(Q198, Q199)의 각 이미터 사이에 저항(R192)이 접속되어 있다. 트랜지스터(Q198, Q199)의 각 이미터와 접지 노드 사이에 정전류원(I193, I192)이 각각 접속되어 있다. 상기 트랜지스터(Q190, Q191)의 각 베이스는 정전압원(V190)의 음극단에 접속되어 있고, 이 정전압원(V190)의 양극단은 트랜지스터(Q190, Q191, Q194, Q195)의 컬렉터에 접속되어 있다.
트랜지스터(Q198, Q199) 및 트랜지스터(Q200, Q201)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 각각 공급되고, 트랜지스터(Q193, Q192)의 각 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 8b에 도시하는 부스트 필터는 도 8a에 도시한 노치 필터와 거의 같은 구성이지만, 상기 트랜지스터(Q192, Q193)의 각 베이스에 트랜지스터(Q190, Q191)의 각 이미터 및 트랜지스터(QI98, Q199)의 각 컬렉터가 접속되어 있는 점이 다르다. 도 8b에 있어서 도 8a와 동일 부분에는 동일 부호를 붙이고 있다.
〈제5 실시예〉
도 9는 도 5a에 도시한 기본 회로를 복수(본 예에서는 3)단 종렬시킴으로써 6차의 LPF를 실현한 필터 회로를 나타낸다. 이 필터 회로의 출력은 각 단의 출력이 적산된 것이 된다. 즉, 도 9에 도시하는 필터 회로에 있어서, npn 트랜지스터(Q230∼Q233, Q234∼Q237, Q238∼Q241)는 각각 대응하여 도 5a에 도시하는 npn 트랜지스터(Q110∼Q113)에 대응하고 있다.
또한, 커패시터(C230, C231), 커패시터(C232, C233), 커패시터(C234, C235)은 각각 도 5a에 도시하는 C110, C111에 대응하고 있다. 정전류원(I230, I230)은 도 5a에 도시하는 I110, I111에 대응하고 있다. 또한, 정전압원(V230, V231,V232)(각각 예컨대 복수개의 다이오드가 직렬 접속되어 이루어짐)은 도 5a에 도시하는 V110에 대응하고 있다. 최하위단의 트랜지스터(Q240, Q241)의 각 이미터에 차동 입력 신호 전류(Iin+, Iin-)가 각각 공급되고, 최상위단의 트랜지스터(Q230, Q231)의 각 컬렉터는 차동 출력 신호 전류(Iout+, Iout-)를 취출하기 위한 전류 출력 단자로 이루어져 있다.
〈도 1의 변형예〉
도 10은 도 1에 도시한 LPF를 복수의 pnp 트랜지스터로 재구성한 필터 회로를 나타낸다. 이 LPF의 동작은 도 1에 도시한 LPF의 동작과 완전히 동일하다. 즉, 도 10에 있어서, 트랜지스터(Q250, Q251)의 각 이미터는 정전류원(I250)에 접속되고, 트랜지스터(Q250, Q251)의 각 컬렉터는 트랜지스터(Q252, Q253)의 각 이미터에 접속되어 있다. 상기 트랜지스터(Q252)의 컬렉터는 트랜지스터(Q253)의 베이스에 접속되고, 상기 트랜지스터(Q253)의 컬렉터는 트랜지스터(Q252)의 베이스에 접속되어 있다. 트랜지스터(Q252, Q253)의 이미터 상호간에는 커패시터(C251)가 접속되고, 트랜지스터(Q252, Q253)의 컬렉터 상호간에는 커패시터(C252)가 접속되어 있다.
상기 트랜지스터(Q252)의 컬렉터는 트랜지스터(Q254)의 이미터 및 트랜지스터(Q257)의 베이스에 접속되고, 상기 트랜지스터(Q253)의 컬렉터는 트랜지스터(Q255)의 이미터 및 트랜지스터(Q256)의 베이스에 접속되어 있다. 상기 트랜지스터(Q254)의 베이스 및 컬렉터, 트랜지스터(Q255)의 베이스 및 컬렉터, 트랜지스터(Q256)의 컬렉터 및 트랜지스터(Q257)의 컬렉터는 접지 노드(GND)에 접속되어 있다. 상기 트랜지스터(Q256)의 이미터는 정전류원(I251)에 접속되어 있고, 상기 트랜지스터(Q257)의 이미터는 정전류원(I252)에 접속되어 있다.
상기 트랜지스터(Q250 및 Q251)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q256 및 Q257)의 각 이미터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
또, 도 1 이외의 다른 회로도 npn 트랜지스터를 pnp 트랜지스터로 대체할 수 있다.
〈제6 실시예〉
도 11은 도 1에 도시한 LPF를 복수의 MOS 트랜지스터(본 예에서는 p 채널 MOS 트랜지스터)로 구성한 회로를 나타내고 있다. 도 11에 있어서, 트랜지스터(Q265)의 게이트는 트랜지스터(Q266)의 소스에 접속되고, 트랜지스터(Q266)의 게이트는 트랜지스터(Q265)의 소스에 접속되어 있다. 트랜지스터(Q265, Q266)의 소스 상호간에 커패시터(C260)가 접속되고, 드레인 상호간에 커패시터(C261)가 접속되어 있다. 상기 트랜지스터(Q265, Q266)의 각 소스에 트랜지스터(Q261, Q262)의 각 드레인이 접속되어 있다. 상기 트랜지스터(Q261)의 게이트 소스 및 Q262의 게이트 소스는 소정의 전압 노드에 공통으로 접속되어 있다.
상기 트랜지스터(Q265 및 Q266)의 각 드레인에는 트랜지스터(Q267 및 Q268)의 소스가 각각 접속되고, 트랜지스터(Q267 및 Q268)의 각 드레인은 정전류원(I260)에 접속되어 있다. 또, 상기 트랜지스터(Q265 및 Q266)의 각 소스에 트랜지스터(Q264 및 Q263)의 각 게이트가 접속되고, 이 트랜지스터(Q264 및 Q263)의 각 소스는 상기 소정의 전압 노드에 접속되어 있다. 이들 트랜지스터(Q264 및 Q263)의 각 드레인과 접지 노드(GND) 사이에는 정전류원(I262 및 I261)이 각각 접속되어 있다.
상기 트랜지스터(Q267 및 Q268)의 각 게이트에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 상기 트랜지스터(Q263 및 Q264)의 각 드레인으로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
상기 도 11에 도시하는 필터 회로는 도 3을 참조하여 설명한 바와 같은 회로 특성을 얻을 수 있다.
또한, 상기 도 11에 도시하는 필터 회로는 P 채널 MOS 트랜지스터를 이용하여 구성하였지만, n 채널 MOS 트랜지스터와 p 채널 MOS 트랜지스터를 조합하여 필터 회로를 구성할 수도 있다.
〈제7 실시예〉
도 12a, 도 12b는 도 1에 도시한 LPF를 npn 트랜지스터와 pnp 트랜지스터와의 조합에 의해 구성한 필터 회로를 나타낸다. 도 12a에 있어서, npn 트랜지스터(Q270 및 Q271)의 각 베이스 및 컬렉터는 교차 접속되어 있다. 트랜지스터(Q270, Q271)의 컬렉터 상호간에 커패시터(C270)가 접속되고, 이미터 상호간에 커패시터(C271)가 접속되어 있다. 상기 트랜지스터(Q270, Q271)의 각 이미터와 접지 노드(GND) 사이에 정전류원(I272 및 I273)이 각각 접속되어 있다. 상기 트랜지스터(Q270 및 Q271)의 각 베이스는 정전류원(I270 및 I271)에 각각 접속됨과 함께, pnp 트랜지스터(Q272 및 Q273)의 각 이미터에 각각 접속되어 있다. 이트랜지스터(Q272 및 Q273)의 각 컬렉터는 접지되어 있다.
상기 트랜지스터(Q272 및 Q273)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 상기 트랜지스터(Q270 및 Q271)의 각 이미터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
한편, 도 12b에 도시하는 회로는 도 12a에 도시하는 npn 트랜지스터 및 pnp 트랜지스터를 대응시켜 pnp 트랜지스터 및 npn 트랜지스터로 대체한 것으로, 동작 자체는 완전히 같다. 도 12b에 있어서, pnp 트랜지스터(Q282 및 Q283)의 각 베이스 및 컬렉터는 교차 접속되어 있다. 트랜지스터(Q282, Q283)의 이미터 상호간에 커패시터(C280)가 접속되고, 컬렉터 상호간에 커패시터(C281)가 접속되어 있다. 상기 트랜지스터(Q280 및 Q281)의 각 이미터와 소정의 전압 노드 사이에 정전류원(I280 및 I281)이 접속되어 있다. 상기 트랜지스터(Q280 및 Q281)의 각 베이스는 정전류원(I282 및 I283)을 각각 통해 접지됨과 함께, npn 트랜지스터(Q280 및 Q281)의 각 이미터에 접속되어 있다. 이들 트랜지스터(Q280 및 Q281)의 각 컬렉터는 소정의 전압 노드에 접속되어 있다.
상기 트랜지스터(Q280 및 Q281)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 상기 트랜지스터(Q282 및 Q283)의 각 이미터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 12b의 필터 회로에 의하면. 입력의 DC 전압과 출력의 DC 전압을 같게 할 수 있고, 낮은 전압으로 동작시킬 수 있게 된다.
또, 도 4 내지 도 10의 필터 회로에 대해서도 바이폴러 트랜지스터를 MOS 트랜지스터로 대체할 수 있고, MOS 트랜지스터와 바이폴러 트랜지스터를 조합하여 재구성하는 것도 가능하다.
〈제8 실시예〉
도 13은 복수의 npn 트랜지스터, 복수의 커패시터 및 복수의 저항을 이용하여 구성된 전역 필터(APF)의 회로예를 나타낸다. 도 13에 도시하는 전역 필터에 있어서, 트랜지스터(Q5 및 Q6)의 컬렉터는 Vcc 노드에 접속되고, 베이스에 바이어스 전압(VB)이 인가되어 있다. 트랜지스터(Q3 및 Q4)의 각 컬렉터는 상기 트랜지스터(Q5 및 Q6)의 각 이미터에 각각 접속되어 있다. 트랜지스터(Q3 및 Q4)의 각 베이스 및 컬렉터는 교차 접속되어 있다. 트랜지스터(Q3 및 Q4)의 컬렉터 상호간에 커패시터(C2)가 접속되고, 이미터 상호간에 커패시터(C1)가 접속되어 있다. 차동쌍을 이루는 입력 트랜지스터(Q1 및 Q2)의 각 컬렉터는 상기 트랜지스터(Q3 및 Q4)의 각 이미터에 각각 접속되어 있다. 입력 트랜지스터(Q1 및 Q2)의 이미터는 서로 접속되고, 이 이미터 공통 접속 노드와 접지 노드(GND) 사이에 제1 정전류원(I31)이 접속되어 있다.
트랜지스터(Q11)는 컬렉터가 Vcc 노드에 접속되고, 베이스에 상기 바이어스 전압(VB)이 인가되어 있다. 차동쌍을 이루는 입력 트랜지스터(Q9 및 Q10)의 각 컬렉터는 저항(RC)을 각각 통해 상기 트랜지스터(Q11)의 이미터에 공통으로 접속되어 있다. 입력 트랜지스터(Q9 및 Q10)의 이미터는 서로 접속되고, 이 이미터 공통 접속 노드와 접지 노드(GND) 사이에 제2 정전류원(I32)이 접속되어 있다.
차동쌍을 이루는 트랜지스터(Q7 및 Q8)는 각 베이스가 상기 트랜지스터(Q1및 Q2)의 각 컬렉터에 각각 접속되고, 각 컬렉터는 상기 트랜지스터(Q9 및 Q10)의 각 컬렉터에 각각 접속되어 있다. 트랜지스터(Q7 및 Q8)의 이미터는 서로 접속되고, 이 이미터 공통 접속 노드와 접지 노드(GND) 사이에 제3 정전류원(I33)이 접속되어 있다. 이 경우, 제1 정전류원(I31) 및 제2 정전류원(I32)의 전류는 각각 I, 제3 정전류원(I33)의 전류는 I×2로 설정된다.
상기 차동쌍을 이루는 입력 트랜지스터(Q1 및 Q2)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 입력되고, 상기 입력 트랜지스터(Q9 및 Q10)의 베이스에도 차동 입력 신호 전압(Vin+, Vin-)이 공급된다. 또한, 상기 트랜지스터(Q9 및 Q10)의 각 컬렉터 사이에서 출력 신호 OUT이 출력된다.
도 13의 회로의 출력 신호 OUT은 다음 수학식 13으로 표시된다.
〈도 6c의 변형예〉
도 14는 도 6c에 도시한 부스트 필터를 변형한 회로예를 나타내고 있고, 도 6c중과 동일 부분에는 동일 부호를 붙이고 있다. 도 14에 도시하는 부스트 필터와 도 6c에 도시한 부스트 필터의 차이는 다음과 같다. 도 14에 도시하는 필터에 있어서. 트랜지스터(Q150, Q151)의 각 컬렉터는 전원 전위(Vcc)에 접속되어 있다. 도6c에 도시하는 트랜지스터(Q152, Q153)의 이미터 상호간에 접속된 커패시터(C151)는 생략되고 있다. 트랜지스터(Q152, Q153)의 각 이미터에 결합 커패시터(C152, C153)를 통해 차동 입력 신호 IN이 공급되고, 상기 트랜지스터(Q152. Q153)의 각 이미터로부터 출력 신호 OUT을 취출하도록 변경한 것이다. 또, 커패시터(C152, C153)의 크기는 상기 커패시터(C151)의 2배로 설정된다.
도 14의 회로의 출력 신호 OUT은 다음 수학식 14로 표시된다.
〈도 5b의 변형예 1〉
도 15는 도 5b에 도시한 HPF의 변형예를 나타내고 있고, 도 5b중과 동일 부분에는 동일 부호를 붙이고 있다. 도 15에 도시하는 HPF와 도 5b에 도시한 HPF와의 차이점은 다음과 같다. 트랜지스터(Q120, Q122)의 각 베이스에 정전압원(V150)의 양극단이 접속된다. 트랜지스터(Q122, Q123)의 각 컬렉터에 차동쌍을 이루는 npn 트랜지스터(Q125, Q124)의 각 컬렉터가 각각 접속된다. 이 차동쌍 트랜지스터(Q125, Q124)의 각 이미터는 서로 접속되고, 이 이미터 공통 접속 노드와 접지 노드(GND) 사이에 정전류원(I122)이 접속되어 있다. 차동 입력 신호 전압(Vin+, Vin-)은 상기 트랜지스터(Q125, Q124)의 각 베이스에 공급된다.
이러한 구성에 의해, 보다 낮은 전원 전압에 의한 동작이 가능해진다.
〈도 5a의 변형예〉
도 16a는 도 5a에 도시한 LPF의 차동 출력 신호 전류(Iout+, Iout-)의 취출 위치를 변형한 회로예를 나타내고 있고, 도 5a중과 동일 부분에는 동일 부호를 붙이고 있다. 도 16a에 있어서, 트랜지스터(Q1l2, Q113)의 각 베이스에 np n 트랜지스터(Q1l4, Q115)의 각 베이스가 각각 접속되어 있다. 이 트랜지스터(Q114, Q115)의 각 이미터는 상기 트랜지스터(Q112, Q113)의 각 이미터에 각각 접속되고, 트랜지스터(Q114, Q115)의 각 컬렉터는 전류 출력 단자로 되어 있다.
〈도 5b의 변형예 2〉
도 16b는 도 5b에 도시한 HPF의 차동 출력 신호 전류(Iout+, Iout-)의 취출 위치를 변형한 회로예를 나타내고 있고, 도 5b중과 동일 부분에는 동일 부호를 붙이고 있다. 도 16b에 있어서, 트랜지스터(Q122, Q123)의 각 베이스에는 npn 트랜지스터(Q124, Q125)의 각 베이스가 각각 접속되어 있다. 이 트랜지스터(Q124, Q125)의 각 이미터는 상기 트랜지스터(Q122, Q123)의 각 이미터에 각각 접속되고, 트랜지스터(Q124, Q125)의 각 컬렉터는 전류 출력 단자로 되어 있다.
〈도 6a의 변형예〉
도 16c는 도 6a에 도시한 BPF의 차동 출력 신호 전류(Iout+, Iout-)의 취출 위치를 변형한 회로예를 나타내고 있고, 도 6a중과 동일 부분에는 동일 부호를 붙이고 있다. 도 16c에 있어서, 커패시터(C131, C132)의 일단측에는 npn 트랜지스터(Q134, Q135)의 각 이미터가 접속된다. 이 트랜지스터(Q134, Q135)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 상기 트랜지스터(Q134,Q135)의 각 컬렉터는 전류 출력 단자로 되어 있다.
도 17 내지 도 32는 본 발명의 필터 회로의 기본 회로의 각종 형태에 대해서 등가 회로. 전달 함수 및 각주파수, Q, 필요에 따라서 이득 K를 정리하여 나타내고 있다.
도 17 내지 도 32에 있어서. Vcc는 전원 전위, GND는 접지 전위, VB는 바이어스 전압, IN은 입력, OUT은 출력이다. 여기서, 도 17 내지 도 24는 복수의 npn 트랜지스터와 복수의 커패시터를 조합하여 구성한 필터 회로를 나타내고 있고, 도 25 내지 도 32는 복수의 p 채널 MOS 트랜지스터와 복수의 커패시터를 조합하여 구성한 필터 회로를 나타내고 있다.
도 23, 도 24의 필터 회로에서는 제2 커패시터(C2)로서, 교차 접속된 트랜지스터(Q3, Q4)의 각 컬렉터에 각각의 일단이 접속된 2개의 결합 커패시터를 이용하고 있다. 또한, 도 31, 도 32의 필터 회로에서는 제2 커패시터(C2)로서 교차 접속된 트랜지스터(M3, M4)의 각 소스에 각각의 일단이 접속된 2개의 결합 커패시터를 이용하고 있다.
그런데, 전술한 도 1의 필터 회로는 상기 수학식 12로부터 알 수 있는 바와 같이, 2개의 커패시터(C1, C2)가 각주파수(ωo)에도 관계하고 있고, Q를 차단 주파수(fc)와는 독립으로 설정하는 것이 곤란하다. 또한, 도 1의 필터 회로는 집적 회로화한 후. 외부로부터 Q를 제어할 수 없다.
이 점을 개선한 제2 발명의 필터 회로에 대해서, 이하, 도 33 내지 도 36을참조하여 설명한다.
〈제9 실시예〉
도 33a에 도시하는 필터 회로에 있어서, 도 1과 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다. (1) 제2 트랜지스터(Q2)의 컬렉터, 이미터에 npn형의 제1 신호 귀환양 조정용 트랜지스터(Q5)의 컬렉터, 이미터가 접속되어 있다. (2) 제4 트랜지스터(Q4)의 컬렉터, 이미터에 npn형의 제2 신호 귀환양 조정용 트랜지스터(Q6)의 컬렉터, 이미터가 접속되어 있다. (3) 상기 트랜지스터(Q5 및 Q6)의 베이스에 같은 바이어스 전압을 인가하기 위한 바이어스 회로(10)가 접속되어 있다. 이 바이어스 회로(10)는 컬렉터 베이스 상호가 접속된 제7 트랜지스터(Q7) 및 정전류원(I1)이 Vcc 노드와 접지 노드(GND) 사이에 접속되어 이루어지고, 제7 트랜지스터(Q7)의 이미터의 전압이 바이어스 전압으로서 출력된다. (4) 도 1의 제1 이미터 폴로어 회로 및 제2 이미터 폴로어 회로가 생략되고, 제4 트랜지스터(Q4)의 컬렉터 및 제2 트랜지스터(Q2)의 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 33b는 도 33a의 필터 회로의 등가 회로를 나타내고 있다.
여기서, Vin은 입력 신호 전압원, Vout는 출력 전압, re1은 트랜지스터(Q8, Q9)의 이미터 저항합, re2는 트랜지스터(Q2, Q4, Q5, Q6)의 이미터 저항합, re3은 트랜지스터(Q1, Q3)의 이미터 저항합, C1은 제1 커패시터(C1) 및 그것에 연결되는 소자의 커패시터, C2는 제2 커패시터(C2) 및 그것에 연결되는 소자의 커패시터, i1은 저항(re1)에 흐르는 전류(전류원), i2는 저항(re2)에 흐르는 전류, G는 트랜지스터( Q5, Q6)에 의한 전류 이득, G·i2는 전류원, i3은 커패시터(C1)에 흐르는 전류(전류원)이다.
이어서, 도 33a에 도시하는 필터 회로의 동작을 설명하기 위해서, 필터 회로의 전달 함수를 구한다. 도 33b에 도시하는 등가 회로로부터, 다음 수학식 15 내지 수학식 17이 도출된다.
여기서, 수학식 15를 수학식 16에 대입하면, 수학식 18이 된다.
수학식 18을 수학식 17에 대입하면, 수학식 19가 된다.
여기서, 다시, 수학식 17에 수학식 19를 대입하면, 수학식 20이 된다.
여기서, 수학식 20중의 re2=re3으로 하면, 수학식 21이 된다.
이어서, 수학식 21의 분자, 분모에 S·C1을 곱하면, 수학식 22가 된다.
여기서, re2=re3, 즉, (re3/re2)=1에 주목하여, 수학식 22의 분자의 re1을 re1=(re2/re3)·re1로 변형하면, 수학식 23이 된다.
여기서, (re2/re1)=k라고 해 두면, 수학식 24가 된다.
상기 수학식 24로부터. 도 33a의 필터 회로의 회로 특성이 2차의 전달 함수를 가지며, 2차의 LPF로 되어 있는 것을 알 수 있다.
필터 회로의 전달 함수의 일반식은 수학식 25이다.
도 33a의 필터 회로의 ωo 및 ωo와의 관계를 구하면, 수학식 26을 얻을 수 있다.
상기 수학식 26에 있어서, G≤1로 하면, 도 33a의 필터 회로에 있어서는 ωo의 값을 고정하여 G의 값을 설정함으로써, fc를 변경시키지 않고 선택도(Q)를 변경시킬 수 있다. 즉, Q를 차단 주파수(fc)와는 독립으로 설정할 수 있다.
도 33a에 도시하는 필터 회로에 의하면, 도 1의 필터 회로의 기본 구성의 일부로서의 2개의 트랜지스터(Q2, Q4)에 트랜지스터(Q5, Q6)를 각각 병렬 접속하고, 신호의 귀환양을 변경시킴으로써, Q를 차단 주파수(fc)와 독립으로 설정할 수 있게 된다.
또한, 도 33a에 도시하는 필터 회로에 의하면, 도 1에 도시하는 필터 회로와 동일하게, 사용 소자수가 적기 때문에, 소비 전력을 감소할 수 있고, 출력 오프셋전압도 작게 할 수 있다. 또한, 기생 커패시터의 영향을 쉽게 받지 않고, 고주파에서 동작할 수 있다.
도 34a 내지 도 34c는 각각 도 33a에 도시하는 필터 회로의 차동 입력 트랜지스터(Q8, Q9)의 전류원(I2)의 전류의 크기 및 바이어스 회로(10)의 전류원(I1)의 전류의 크기를 파라미터로서, AC 응답에 의한 주파수 특성을 시뮬레이션한 결과를 나타내고 있다.
도 34a 내지 도 34c에 도시한 주파수 특성으로부터, 전류원(I2)의 전류 설정치를 크게 함에 따라, 차단 주파수(fc)가 높아지고, 전류원(I1)의 전류 설정치를 변화시킨다. 즉, G의 설정치를 변화시킴으로써, 이득이 일정한 주파수 영역의 상한 부근의 Q를 변화시킬 수 있게 된다. 이 때문에 차단 주파수(fc)보다 높은 출력 영역에서는 옥타브당 소정의 경사로 출력 레벨이 저하하고 있는 것을 알 수 있다.
따라서, 도 33a에 도시하는 필터 회로의 주파수 특성을 적절히 설정함으로써 신호 파형의 처리를 행할 수 있게 된다. 또한, 도 33a에 도시하는 필터 회로를 복수단 캐스케이드 접속하고, 각 단의 주파수 특성을 적절히 설정함으로써, 원하는 주파수 특성을 갖는 다차 필터 회로를 실현할 수 있게 된다.
〈제10 실시예〉
도 35는 Q를 차단 주파수(fc)와는 독립으로 설정할 수 있고, 또한, 외부로부터의 제어 입력에 따라서 Q를 가변 제어할 수 있도록 한 LPF의 회로를 나타내고 있다.
도 35에 도시하는 필터 회로는 도 33a에 도시한 LPF를 변형한 것으로, 외부로부터의 제어 신호에 따라서 바이어스 전압을 제어할 수 있는 가변 바이어스 회로(30)가 이용되고 있는 점이 다르다. 그 이외에는 도 33a에 도시한 LPF와 같기 때문에 도 33a와 동일 부호를 붙이고 있다.
상기 가변 바이어스 회로(30)에 있어서, 차동쌍을 이루는 npn 트랜지스터(Q11, Q12)의 각 이미터는 접속되고, 이 이미터 공통 접속 노드와 접지 노드(GND) 사이에 정전류원(I1)이 접속되어 있다. 상기 트랜지스터(Q11)의 컬렉터는 Vcc 노드에 접속되고, 이 Vcc 노드와 상기 트랜지스터(Q12)의 컬렉터 사이에, 제7 트랜지스터(Q7)의 컬렉터 이미터 사이가 접속되어 있다. 이 제7 트랜지스터(Q7)의 베이스는 Vcc 노드에 접속되어 있다.
상기 트랜지스터(Q11, Q12)의 각 베이스에는 외부로부터의 제어 신호에 따라서 집적 회로 내부에서 발생된 차동적인 제어 신호 또는 외부로부터의 차동적인 제어 신호 자체가 인가되고, 제7 트랜지스터(Q7)의 이미터의 전압이 바이어스 전압(가변 바이어스 전압)으로서 출력된다. 또, 정전류원(I1)의 전류(I1)와 정전류원(I2)의 전류(I2)는 연동하며, I1＞I2의 관계가 있다.
도 35에 도시하는 필터 회로에 의하면, 도 33a에 도시하는 LPF와 동일하게 차단 주파수(fc)와는 독립으로 Q를 설정할 수 있고, 또, LPF의 집적 회로화 후에 외부로부터의 제어 신호를 변화시켜서 바이어스 회로(30)의 바이어스 전압 출력을 변화시키고 있다(즉, G의 값을 변화시키고 있음). 따라서, Q를 가변 제어할 수 있다.
〈제11 실시예〉
도 36은 MOS 트랜지스터를 이용하여 구성된 LPF의 회로를 도시하고 있다. 이 회로는 Q와 차단 주파수(fc)를 독립으로 설정할 수 있게 되어 있다.
도 36에 도시하는 필터 회로는 도 33a에 도시한 LPF를 변형한 것으로, npn 트랜지스터(Qi(i=1∼9))가 p MOS 트랜지스터(Mi(i=1∼9))로 대체되어 있는 점이 다르다. 그 이외에는 도 33a에 도시한 LPF와 동일하기 때문에 도 33a와 동일 부호를 붙이고 있다.
도 36에 도시하는 필터 회로에 의해서도, 도 33a에 도시하는 LPF에 있어서의 수학식 26으로 표시되는 회로 특성과 동등한 회로 특성을 얻을 수 있고, Q를 차단 주파수(fc)와 독립으로 설정할 수 있다.
또한 도 36에 도시하는 필터 회로에 의하면, 커패시터를 변경시킬 뿐만 아니라, MOS 트랜지스터(Mi(i=1∼9))의 크기(dimension)를 변경시킴으로써, fc, ωo, 입력 다이나믹 레인지 등의 각 특성을 변화시킬 수 있게 된다.
또, 상기 제2 발명의 필터 회로에 대해서도 제1 발명의 필터 회로에 대응하는 부분에 대해서는 도 4 내지 도 32에 도시한 바와 같이, 각종 변형 실시가 가능하다.
그런데, 상술한 제1 발명의 필터 회로 및 제2 발명의 필터 회로는 수학식 12 및 수학식 26으로부터 밝혀진 바와 같이, Q가 (C1/C2)1/2로 결정된다.
Q를 높게 설정하는 방법의 하나로서, 2개의 커패시터(C1, C2)의 비를 상당히 크게 설정하는 것을 생각할 수 있다. Q를 예컨대 10으로 설정하는 경우,커패시터(C1, C2)의 비를 100으로 설정할 필요가 있다.
커패시터(C1, C2)의 비를 크게 설정하기 위해서, 커패시터(C1)를 현저히 크게 설정하고자 하여 커패시터(C1)의 패턴 면적을 현저히 크게하는 것은 바람직하지 못하다. 또한, 커패시터(C2)를 현저히 작게 설정하면, 기생 커패시터의 영향을 받기 쉬워지기 때문에 바람직하지 못하다.
이 점을 개선한 제3 발명의 필터 회로에 대해서 이하, 도 37 내지 도 39를 참조하여 설명한다.
〈제12 실시예〉
도 37a에 도시하는 필터 회로는 기본 구성으로서의 8개의 p MOS 트랜지스터(M1∼M6, M10, M11) 및 2개의 커패시터(C1, C2)와, 부가적 구성으로서의 2개의 p MOS 트랜지스터(M8, M9)에 의해 구성된다.
도 37a에 있어서, 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)의 소스는 Vcc 노드에 각각 접속되어 있다. 제2 트랜지스터(M2)의 소스는 상기 제1 트랜지스터(M1)의 드레인에 접속되어 있다. 제4 트랜지스터(M4)의 소스는 상기 제3 트랜지스터(M3)의 드레인에 접속되어 있다. 상기 제2, 제4 트랜지스터(M2, M4)의 각 게이트 소스는 교차 접속되어 있다. 제2, 제4 트랜지스터(M2, M4)의 소스 상호간에 제2 커패시터(C2)가 접속되고, 드레인 상호간에 제1 커패시터(C1)가 접속되어 있다.
상기 제2 트랜지스터(M2)의 게이트 및 드레인에 제1 선택도 제어용 트랜지스터(M5)의 게이트 및 드레인이 각각 접속되고, 제4 트랜지스터(M4)의 게이트 및 드레인에 제2 선택도 제어용 트랜지스터(M6)의 게이트 및 드레인이 접속되어 있다.
또, Vcc 노드와 상기 제5 트랜지스터(M5)의 소스 사이에 제3 선택도 제어용 트랜지스터(M10)의 소스 및 드레인이 접속되어 있다. 이 트랜지스터(M10)의 게이트는 Vcc 노드에 접속되고, 드레인은 상기 제1 트랜지스터(M1)의 게이트에 접속되어 있다. 또한, Vcc 노드와 상기 제6 트랜지스터(M6)의 소스 사이에 제4 선택도 제어용 트랜지스터(M11)의 소스 및 드레인이 접속되어 있다. 이 트랜지스터(M11)의 게이트는 상기 Vcc 노드에 접속되고, 드레인은 상기 제3 트랜지스터(M3)의 게이트에 접속되어 있다.
또, 차동쌍을 이루는 트랜지스터(M8 및 M9)의 각 소스는 상기 제2, 제4 트랜지스터(M2, M4)의 드레인에 각각 접속되어 있다. 이들 트랜지스터(M8 및 M9)의 드레인은 서로 접속되고, 이 드레인 공통 접속 노드와 접지 노드(GND) 사이에 정전류원(I2)이 접속되어 있다. 또, 선택도 제어용 트랜지스터(M10, M11)로서, 각각 다이오드를 이용하여도 좋다.
상기 트랜지스터(M8 및 M9)의 각 게이트에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 상기 제4 트랜지스터(M4) 및 제2 트랜지스터(M2)의 소스로부터 차동 출력 신호 전압(Vout+. Vout-)이 출력된다.
도 37b는 도 37a의 필터 회로의 등가 회로를 나타내고 있다. 여기서, gm0은 트랜지스터(M8, M9)의 차동 상호 콘덕턴스, gm1은 트랜지스터(M2, M4 및 M5, M6)의차동 상호 콘덕턴스, gm2는 트랜지스터(M1, M3 및 M10, M11)의 차동 상호 콘덕턴스, Vin은 입력 신호 전압원, Vout는 출력 전압, C1은 제1 커패시터(C1) 및 그것에 연결되는 소자의 커패시터, C2는 제2 커패시터(C2) 및 그것에 연결되는 소자의 커패시터, A는 후술하는 계수이다.
이어서, 도 37a의 필터 회로의 동작을 설명하기 위해서, 필터 회로의 전달 함수를 구한다. 도 37b의 등가 회로로부터, 수학식 27이 도출된다.
상기 수학식 27로부터. 도 37a의 필터 회로의 회로 특성이 2차의 전달 함수를 가지며, 2차의 LPF로 되어 있는 것을 알 수 있다.
이어서, 상기 수학식 27로부터, 도 37a의 필터 회로의 ωn, Q, K의 관계를 구하면, 수학식 28 내지 수학식 30을 얻을 수 있다.
상기 수학식 28 내지 수학식 30으로부터, 도 37a에 도시하는 필터 회로는 Q를 fc와는 독립으로 설정할 수 있는 것을 알 수 있다. 또한, gm1과 gm2의 비를 제어함으로써 Q를 제어할 수 있는 것을 알 수 있다. gm1과 gm2의 비를 제어하기 위해서는 원하는 Q에 대응하여 다음과 같이 하면 좋다. (1) 선택도 제어용 트랜지스터(M10)의 패턴 치수(=M11의 패턴 치수, 예컨대 채널은 폭(W)), 또는 (2) 선택도 제어용 트랜지스터(M5)와 제2 트랜지스터(M2)와의 패턴 치수비(=선택도 제어용 트랜지스터(M6)와 제4 트랜지스터(M4)와의 패턴 치수비, 예컨대 채널 폭(W)비)를 제어하면 좋다.
이것으로부터, 현저히 작은 커패시터나 현저히 큰 커패시터를 사용함으로써 C1과 C2의 비를 크게 취하지 않고, Q를 높게, 또한, 임의로 설정할 수 있는 것을 알 수 있다.
또, 상기 수학식 29에 있어서. C1과 C2의 용량비(C1:C2)를 예컨대 2:1로 설정하고, A=1로 설정하면, 이론적으로는 Q의 값은 무한대가 되지만, 실제로는 로스(loss)분이 손실되기 때문에 Q의 값은 유한한 최대치가 된다.
도 38은 도 37a의 필터 회로에 있어서, 트랜지스터(M10, M11)의 채널 폭(W)을 파라미터(약 40㎛, 약 46㎛, 약 53㎛, …, 약 59㎛, 약 66㎛)로서, AC 응답에 의한 주파수 특성을 시뮬레이션한 결과를 실선으로 나타내고 있다. 즉, 커패시터(C1, C2)의 용량비(C1:C2)를 예컨대 2:1로 설정하여 트랜지스터(M2, M4)의 차동 상호 콘덕턴스(gm1)를 일정하게 하고, 트랜지스터(M1, M3)의 차동 상호 콘덕턴스(gm2)를 변화시키면, Q가 크게 변화하는 것을 알 수 있다. 또, 도 38에 도시하는 점선은 대비를 위해, 도 3에 도시하는 도 1의 필터 회로의 주파수 특성을 시뮬레이션한 결과를 나타내고 있다.
도 38에 도시한 주파수 특성에 의하면, C1:C2=2:1로 설정하고, 채널폭(W)를 약 40 ㎛로 설정함으로써, Q를 약 10배로 설정할 수 있는 것을 알 수 있다. 따라서, 도 37a에 도시하는 필터 회로의 주파수 특성을 적절히 설정함으로써, 신호 파형의 처리를 행할 수 있게 된다. 또한, 도 37a에 도시하는 필터 회로를 복수단 캐스케이드 접속하고, 각 단의 주파수 특성을 적절히 설정함으로써, 원하는 주파수 특성을 갖는 다차 필터 회로를 실현할 수 있게 된다.
〈제13 실시예〉
도 39a에 도시하는 필터 회로는 도 1에 도시하는 제1 발명에 관계되는 필터 회로의 변형예이며, 도 1에 도시하는 필터 회로에 npn형의 트랜지스터(Q5, Q6,Q10, Q11)가 부가되고, 도 1에 도시하는 제1 이미터 폴로어 회로 및 제2 이미터 폴로어 회로가 생략되고 있다. 그 이외의 구성은 도 1과 동일하다.
상기 트랜지스터(Q5)의 베이스, 이미터는 트랜지스터(Q2)의 베이스, 이미터에 각각 접속되어 있다. 상기 트랜지스터(Q6)의 베이스, 이미터는 트랜지스터(Q4)의 베이스, 이미터에 각각 접속되어 있다. 트랜지스터(Q10)의 컬렉터는 Vcc 노드에 접속되고, 이미터는 트랜지스터(Q5)의 컬렉터와 트랜지스터(Q1)의 베이스에 접속되며, 베이스에 바이어스 전압(VB)이 접속되어 있다. 트랜지스터(Q11)의 컬렉터는 Vcc 노드에 접속되고, 이미터는 트랜지스터(Q5)의 컬렉터와 트랜지스터(Q3)의 베이스에 접속되며, 베이스에 바이어스 전압(VB)이 접속되어 있다. 트랜지스터(Q8 및 Q9)의 각 베이스에 차동 입력 신호 전압(Vin+, Vin-)이 공급되고, 트랜지스터(Q4 및 Q2)의 컬렉터로부터 차동 출력 신호 전압(Vout+, Vout-)이 출력된다.
도 39b는 도 39a의 필터 회로의 등가 회로를 나타내고 있다.
여기서, gm0은 트랜지스터(Q8, Q9)의 차동 상호 콘덕턴스, gm1은 트랜지스터(Q2, Q4 및 Q5, Q6)의 차동 상호 콘덕턴스, gm2는 트랜지스터(Q1, Q3 및 Q10. Q11)의 차동 상호 콘덕턴스, Vin은 입력 신호 전압원, Vout은 출력 전압, C1은 제1 커패시터(C1) 및 그것에 연결되는 소자의 커패시터, C2는 제2 커패시터(C2) 및 그것에 연결되는 소자의 커패시터이다. N은 트랜지스터(Q2와 Q5)의 패턴 치수비(=트랜지스터(Q4와 Q6)의 패턴 치수비, 예컨대, 이미터 면적비)이다.
도 39b의 등가 회로로부터, 도 39a의 필터 회로의 전달 함수를 구하면, 수학식 31이 도출된다.
상기 수학식 31으로부터, 도 39a의 필터 회로는 회로 특성이 2차인 전달 함수를 가지며, 2차의 LPF로 되어 있다. 이 회로는 Q를 fc와는 독립으로 설정할 수 있고, 또한, gm1과 gm2의 비에 의해 Q를 제어할 수 있으며, C1과 C2의 비를 크게 취하지 않아도 Q를 높게, 또한, 임의로 설정할 수 있는 것을 알 수 있다.
또, 상기한 제3 발명의 필터 회로에 대해서도, 제1 발명의 필터 회로에 대응하는 부분에 대해서는 도 17 내지 도 32에 도시하고, 기술한 바와 같이 각종 변형 실시가 가능하다. 예컨대 도 37a에 도시하는 차동쌍 트랜지스터(M8, M9) 및 정전류원(I2) 대신에 2개의 전류원을 이용하거나, 제1 커패시터(C1)로서 트랜지스터(M2, M4)의 각 드레인에 각각의 일단이 접속된 2개의 결합 커패시터를 이용하거나, 제2 커패시터(C2)로서 트랜지스터(M2, M4)의 각 소스에 각각의 일단이 접속된 2개의 결합 커패시터를 이용할 수 있다.
이상 설명에서와 같이 본 발명은 복수의 트랜지스터와 복수의 커패시터를 조합하여 임의의 필터 특성을 갖는 하나의 회로 구성을 가짐으로써, 입력 다이나믹레인지를 확대할 수 있고 S/N비를 높일 수 있으며, 또한, 소자수를 대폭으로 감소할 수 있기 때문에 회로 구성을 극히 단순화할 수 있는 효과가 있다.

Claims (20)

  1. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    상기 제2 트랜지스터의 제2 전극에 접속된 제1 정전류원과;
    상기 제4 트랜지스터의 제2 전극에 접속된 제2 정전류원
    을 포함한 필터 회로로서,
    상기 제2 및 제4 트랜지스터의 제2 전극은 전류 입력단이고, 상기 제1 및 제3 트랜지스터의 제1 전극은 전류 출력단이며, 상기 제2 및 제4 트랜지스터의 제어 전극은 전압 출력단인 것인 필터 회로.
  2. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    상기 제2 트랜지스터의 제2 전극에 접속된 제1 정전류원과;
    상기 제4 트랜지스터의 제2 전극에 접속된 제2 정전류원
    을 포함한 필터 회로로서,
    상기 제1 및 제3 트랜지스터의 제어 전극은 전압 입력단이고, 상기 제1 및 제3 트랜지스터의 제1 전극은 전류 출력단인 것인 필터 회로.
  3. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터
    를 포함한 필터 회로로서,
    상기 제2 및 제4 트랜지스터의 제2 전극은 전류 입력단이고, 상기 제1 및 제3 트랜지스터의 제어 전극은 전압 입력단이며, 상기 제1 및 제3 트랜지스터의 제1 전극은 전류 출력단인 것인 필터 회로.
  4. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제1 전극이 상기 제2 트랜지스터의 제2 전극에 접속되는 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제1 전극이 상기 제4 트랜지스터의 제2 전극에 접속되는 것인 제6 트랜지스터와;
    상기 제5 트랜지스터의 제2 전극과 상기 제6 트랜지스터의 제2 전극 사이에 접속된 저항
    을 포함하는 필터 회로로서,
    상기 제5 트랜지스터와 상기 제6 트랜지스터의 제어 전극은 전압 입력단인 것인 필터 회로.
  5. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 제어 전극에 접속되는 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제2 전극이 상기 제3 트랜지스터의 제어 전극에 접속되는 것인 제6 트랜지스터와;
    상기 제5 및 제6 트랜지스터의 제어 전극에 접속된 정전압원과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제7 트랜지스터로서, 상기 제7 트랜지스터의 제1 전극이 상기 제5 트랜지스터의 제2 전극에 접속되고, 상기 제7 트랜지스터의 제어 전극은 제1 전압 입력단인 것인 제7 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제8 트랜지스터로서, 상기 제8 트랜지스터의 제1 전극이 상기 제6 트랜지스터의 제2 전극에 접속되고, 상기 제8 트랜지스터의 제어 전극은 제2 전압 입력단인 것인 제8 트랜지스터와;
    상기 제7 트랜지스터의 제2 전극 및 상기 제8 트랜지스터의 제2 전극 사이에 접속된 저항
    을 포함하는 필터 회로로서,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터의 제1 전극은 전압 출력단인 것인 필터 회로.
  6. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제2 전극이 상기 제1 트랜지스터의 제어 전극에 접속되는 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제2 전극이 상기 제3 트랜지스터의 제어 전극에 접속되는 것인 제6 트랜지스터와;
    상기 제5 및 제6 트랜지스터의 제어 전극에 접속된 정전압원과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제7 트랜지스터로서, 상기 제7 트랜지스터의 제1 전극이 상기 제5 트랜지스터의 제2 전극에 접속되고, 상기 제7 트랜지스터의 제어 전극은 제1 전압 입력단인 것인 제7 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제8 트랜지스터로서, 상기 제8 트랜지스터의 제1 전극이 상기 제6 트랜지스터의 제2 전극에 접속되고, 상기 제8 트랜지스터의 제어 전극은 제2 전압 입력단인 것인 제8 트랜지스터와;
    상기 제7 트랜지스터의 제2 전극 및 상기 제8 트랜지스터의 제2 전극 사이에 접속된 저항과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제9 트랜지스터로서, 상기 제9 트랜지스터의 제어 전극이 상기 제7 트랜지스터의 제어 전극에 접속되고, 상기 제9 트랜지스터의 제1 전극은 상기 제2 트랜지스터 및 제4 트랜지스터의 한쪽 제2 전극에 접속되는 것인 제9 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제10 트랜지스터로서, 상기 제10 트랜지스터의 제어 전극이 상기 제8 트랜지스터의 상기 제어 전극에 접속되고, 상기 제10 트랜지스터의 제1 전극은 상기 제2 트랜지스터 및 제4 트랜지스터의 다른쪽 제2 전극에 접속되는 것인 제10 트랜지스터와;
    상기 제9 트랜지스터 및 상기 제10 트랜지스터의 제2 전극 사이에 접속된 제2 저항
    을 포함하는 필터 회로.
  7. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1단이 상기 제1 트랜지스터의 제1 전극에 접속된 제1 저항과;
    제1단이 상기 제3 트랜지스터의 제1 전극에 접속된 제2 저항과;
    각각 상기 제1 트랜지스터의 제어 전극 및 제3 트랜지스터의 제어 전극에 접속된 제1 및 제2 정전압원
    을 포함하는 필터 회로로서,
    상기 제1 트랜지스터의 제1 전극은 전압 출력단이고, 상기 제3 트랜지스터의 제1 전극은 반전 전압 출력단인 것인 필터 회로.
  8. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1단이 상기 제1 트랜지스터의 제1 전극에 접속된 제1 저항과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제2 전극은 상기 제1 저항의 제2단에 접속되는 것인 제5 트랜지스터와;
    제1단이 상기 제3 트랜지스터의 제1 전극에 접속된 제2 저항과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제2 전극은 상기 제2 저항의 제2단에 접속되는 것인 제6 트랜지스터
    를 포함하는 필터 회로로서,
    상기 제1 트랜지스터의 제1 전극은 전압 출력단이고, 상기 제3 트랜지스터의 제1 전극은 반전 전압 출력단인 것인 필터 회로.
  9. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제1 전극이 상기 제2 트랜지스터의 제2 전극에 접속되는 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제1 전극은 상기 제4 트랜지스터의 제2 전극에 접속되는 것인 제6 트랜지스터와;
    상기 제5 트랜지스터의 제2 전극과 상기 제6 트랜지스터의 제2 전극 사이에 접속된 제1 저항과;
    상기 제5 트랜지스터의 제2 전극에 접속된 제1 정전류원과;
    상기 제6 트랜지스터의 제2 전극에 접속된 제2 정전류원과;
    제1단이 상기 제1 트랜지스터의 제1 전극에 접속된 제2 저항과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제7 트랜지스터로서, 상기 제7 트랜지스터의 제2 전극이 상기 제2 저항의 제2단에 접속되는 것인 제7 트랜지스터와;
    상기 제3 트랜지스터의 제1 전극에 접속된 제3 저항과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제8 트랜지스터로서, 상기 제8 트랜지스터의 제2 전극이 상기 제3 저항의 제2단에 접속되는 것인 제8 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제9 트랜지스터로서, 상기 제9 트랜지스터의 제어 전극이 상기 제1 트랜지스터의 제1 전극에 접속되는 것인 제9 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제10 트랜지스터로서, 상기 제10 트랜지스터의 제어 전극이 상기 제3 트랜지스터의 제1 전극에 접속되는 것인 제10 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제11 트랜지스터로서, 상기 제11 트랜지스터의 제1 전극 및 제어 전극이 상기 제9 트랜지스터의 제2 전극에 접속되는 것인 제11 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제12 트랜지스터로서, 상기 제12 트랜지스터의 제1 전극 및 제어 전극이 상기 제10 트랜지스터의 제2 전극에 접속되는 것인 제12 트랜지스터와;
    상기 제11 트랜지스터의 제2 전극에 접속된 제3 정전류원과;
    상기 제12 트랜지스터의 제2 전극에 접속된 제4 정전류원
    을 포함한 필터 회로로서,
    상기 제5 트랜지스터와 제6 트랜지스터의 제어 전극은 전압 입력단이고, 상기 제11 트랜지스터와 제12 트랜지스터의 제2 전극은 전압 출력단인 것인 필터 회로.
  10. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제2 전극은 제1 용량을 통하여 상기 제2 트랜지스터의 제2 전극에 접속되는 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제2 전극은 제2 용량을 통하여 상기 제4 트랜지스터의 제2 전극에 접속되는 것인 제6 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제7 트랜지스터로서, 상기 제7 트랜지스터의 제1 전극은 상기 제5 트랜지스터의 제2 전극에 접속되는 것인 제7 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제8 트랜지스터로서, 상기 제8 트랜지스터의 제1 전극은 상기 제6 트랜지스터의 제2 전극에 접속되는 것인 제8 트랜지스터와;
    상기 제5 및 제6 트랜지스터의 제어 전극에 접속된 정전압원과;
    상기 제7 트랜지스터의 제2 전극과 상기 제8 트랜지스터의 제2 전극 사이에 접속된 제1 저항
    을 포함한 필터 회로로서,
    상기 제7 트랜지스터의 제어 전극은 제1 전압 입력단이고, 상기 제8 트랜지스터의 제어 전극은 제2 전압 입력단이며, 상기 제1 트랜지스터의 제1 전극은 제1 전압 출력단이고, 상기 제3 트랜지스터의 제1 전극은 제2 전압 출력단인 것인 필터회로.
  11. 애노드와 캐소드를 갖는 제1 다이오드와;
    애노드와 캐소드를 갖는 제2 다이오드와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터로서, 상기 제1 트랜지스터의 제1 전극은 상기 제1 다이오드의 캐소드에 접속되고, 상기 제1 트랜지스터의 제어 전극은 상기 제2 다이오드의 캐소드에 접속되는 것인 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극은 상기 제2 다이오드의 캐소드에 접속되고, 상기 제2 트랜지스터의 제어 전극은 상기 제1 트랜지스터의 제1 전극에 접속되는 것인 제2 트랜지스터와;
    상기 제1 트랜지스터의 제2 전극과 상기 제2 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제1 트랜지스터의 제1 전극과 상기 제2 트랜지스터의 제1 전극 사이에 실질적으로 접속된 제2 커패시터
    를 포함한 필터 회로.
  12. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터
    를 포함한 필터 회로로서,
    상기 제1 커패시터는 제3 및 제4 커패시터를 포함하고, 제3 커패시터의 일단이 입력단이고, 상기 제3 커패시터의 타단이 상기 제2 트랜지스터의 제2 전극에 접속되며, 상기 제4 커패시터의 일단은 입력단이고, 상기 제4 커패시터의 타단이 상기 제4 트랜지스터의 제2 전극에 접속되는 것인 필터 회로.
  13. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 실질적으로 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제1 전극은 상기 제2 트랜지스터의 제2 전극에 접속되고, 상기 제5 트랜지스터의 제어 전극은 제1 전압 입력단인 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제1 전극은 상기 제4 트랜지스터의 제2 전극에 접속되고, 상기 제6 트랜지스터의 제어 전극은 제2 전압 입력단인 것인 제6 트랜지스터와;
    상기 제5 트랜지스터의 제2 전극과 상기 제6 트랜지스터의 제2 전극에 접속된 제1 정전류원과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제7 트랜지스터로서, 상기 제7 트랜지스터의 제어 전극은 상기 제5 트랜지스터의 제1 전극에 접속되는 것인 제7 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제8 트랜지스터로서, 상기 제8 트랜지스터의 제어 전극은 상기 제6 트랜지스터의 제1 전극에 접속되는 것인 제8 트랜지스터와;
    상기 제7 트랜지스터의 제2 전극과 상기 제8 트랜지스터의 제2 전극에 접속된 제2 정전류원과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제9 트랜지스터로서, 상기 제9 트랜지스터의 제1 전극은 상기 제1 트랜지스터 및 제3 트랜지스터의 제1 전극에 접속되고, 상기 제9 트랜지스터의 제어 전극은 상기 제1 트랜지스터 및 제3 트랜지스터의 제어 전극에 접속되는 것인 제9 트랜지스터와;
    제1 및 제2 저항으로서, 상기 각 저항의 일단이 상기 제9 트랜지스터의 제2 전극에 접속되는 것인 제1 저항 및 제2 저항과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제10 트랜지스터로서, 상기 제10 트랜지스터의 제1 전극은 상기 제1 저항의 타단에 접속되고, 상기 제10 트랜지스터의 제어 전극은 상기 제5 트랜지스터의 제어 전극에 접속되는 것인 제10 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제11 트랜지스터로서, 상기 제11 트랜지스터의 제1 전극은 상기 제2 저항의 타단에 접속되고, 상기 제11 트랜지스터의 제어 전극은 상기 제6 트랜지스터의 제어 전극에 접속되는 것인 제11 트랜지스터와;
    상기 제10 트랜지스터 및 상기 제11 트랜지스터의 제2 전극에 접속된 제3 정전류원
    을 포함한 필터 회로.
  14. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제1 전극은 상기 제2 트랜지스터의 제2 전극에 접속되고, 상기 제5 트랜지스터의 제어 전극은 제1 전압 입력단인 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제1 전극은 상기 제4 트랜지스터의 제2 전극에 접속되고, 상기 제6 트랜지스터의 제어 전극은 제2 전압 입력단인 것인 제6 트랜지스터와;
    상기 제5 트랜지스터의 제2 전극과 상기 제6 트랜지스터의 제2 전극에 접속된 제1 정전류원과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제7 트랜지스터로서, 상기 제7 트랜지스터의 제1 및 제2 전극은 각각 상기 제2 트랜지스터의 제1 전극 및 제2 전극에 접속되는 것인 제7 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제8 트랜지스터로서, 제8 트랜지스터의 제1 및 제2 전극은 각각 상기 제4 트랜지스터의 제1 전극 및 제2 전극에 접속되는 것인 제8 트랜지스터와;
    상기 제7 트랜지스터의 제어 전극과 상기 제8 트랜지스터의 제어 전극에 접속된 바이어스 회로
    를 포함한 필터 회로로서,
    상기 제2 트랜지스터의 제1 전극과 상기 제4 트랜지스터의 제1 전극은 전압 출력단인 것인 필터 회로.
  15. 제14항에 있어서, 상기 바이어스 회로는
    제1 전극, 제2 전극 및 제어 전극을 포함한 제9 트랜지스터로서, 상기 제9 트랜지스터의 제1 전극과 제어 전극은 제1 전원에 접속되는 것인 제9 트랜지스터와;
    상기 제9 트랜지스터의 제2 전극과 제2 전원 사이에 접속된 제2 정전류원
    을 포함하고,
    상기 제7 트랜지스터의 제어 전극과 상기 제8 트랜지스터의 제어 전극은 상기 제9 트랜지스터의 제2 전극에 접속되는 것인 필터 회로.
  16. 제14항에 있어서, 상기 바이어스 회로는
    제1 전극, 제2 전극 및 제어 전극을 갖는 제9 트랜지스터로서, 상기 제9 트랜지스터의 제1 전극은 제1 전원에 접속되고, 상기 제9 트랜지스터의 제어 전극은 Q 제어 신호를 수신하는 것인 제9 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제10 트랜지스터로서, 상기 제10 트랜지스터의 제1 전극 및 제어 전극은 상기 제1 전원에 접속되는 것인 제10 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제11 트랜지스터로서, 상기 제11트랜지스터의 제1 전극은 상기 제10 트랜지스터의 제2 전극에 접속되고, 상기 제11 트랜지스터의 제어 전극은 Q 제어 신호를 수신하는 것인 제11 트랜지스터와;
    상기 제9 및 제11 트랜지스터의 제2 전극과 제2 전원 사이에 접속된 제2 정전류원을 포함하는 것인 필터 회로.
  17. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 접속된 제1 커패시터와;
    상기 제2 트랜지스터의 제1 전극과 제4 트랜지스터의 제1 전극사이에 접속된 제2 커패시터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제5 트랜지스터로서, 상기 제5 트랜지스터의 제1 전극은 상기 제2 트랜지스터의 제2 전극에 접속되고, 상기 제5 트랜지스터의 제어 전극은 제1 전압 입력단인 것인 제5 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제6 트랜지스터로서, 상기 제6 트랜지스터의 제1 전극은 상기 제4 트랜지스터의 제2 전극에 접속되고, 상기 제6 트랜지스터의 제어 전극은 제2 전압 입력단인 것인 제6 트랜지스터와;
    상기 제5 트랜지스터의 제2 전극과 상기 제6 트랜지스터의 제2 전극에 접속된 제1 정전류원과;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제7 트랜지스터로서, 상기 제7 트랜지스터의 제어 전극 및 제2 전극은 각각 상기 제2 트랜지스터의 제어 전극 및 제2 전극에 접속되는 것인 제7 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제8 트랜지스터로서, 상기 제8 트랜지스터의 제어 전극 및 제2 전극은 각각 상기 제4 트랜지스터의 제어 전극 및 제2 전극에 접속되는 것인 제8 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제9 트랜지스터로서, 상기 제9 트랜지스터의 제1 전극은 상기 제1 트랜지스터의 제1 전극에 접속되고, 상기 제9 트랜지스터의 제2 전극은 상기 제7 트랜지스터의 제1 전극과 상기 제1 트랜지스터의 제어 전극에 접속되는 것인 제9 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 포함한 제10 트랜지스터로서, 상기 제10 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제1 전극에 접속되고, 상기 제10트랜지스터의 제2 전극은 상기 제8 트랜지스터의 제1 전극과 상기 제3 트랜지스터의 제어 전극에 접속되는 것인 제10 트랜지스터
    를 포함한 필터 회로로서,
    상기 제2 트랜지스터의 제1 전극과 상기 제4 트랜지스터의 제1 전극은 전압 출력단인 것인 필터 회로.
  18. 제17항에 있어서,
    상기 제7 트랜지스터 및 상기 제2 트랜지스터는 소망하는 선택도 Q에 대응하는 패턴 크기 비율을 가지며, 상기 제8 트랜지스터 및 상기 제4 트랜지스터는 소망하는 선택도 Q에 대응하는 패턴 크기 비율을 갖는 것인 필터 회로.
  19. 제17항에 있어서, 상기 제9 트랜지스터와 상기 제10 트랜지스터는 소망하는 선택도 Q에 대응하는 패턴 크기 비율을 갖는 것인 필터 회로.
  20. 제1 전극, 제2 전극 및 제어 전극을 갖는 제1 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제2 트랜지스터로서, 상기 제2 트랜지스터의 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 것인 제2 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제3 트랜지스터로서, 상기 제3 트랜지스터의 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 것인 제3 트랜지스터와;
    제1 전극, 제2 전극 및 제어 전극을 갖는 제4 트랜지스터로서, 상기 제4 트랜지스터의 제1 전극은 상기 제3 트랜지스터의 제2 전극에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제2 트랜지스터의 제1 전극에 접속되는 것인 제4 트랜지스터와;
    상기 제2 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제2 전극 사이에 실질적으로 접속된 제1 커패시터와;
    제1단과 제2단을 갖는 제2 커패시터로서, 상기 제1단은 입력단이고, 상기 제2단은 상기 제2 트랜지스터의 제2 전극에 접속되는 것인 제2 커패시터와;
    제1단과 제2단을 갖는 제3 커패시터로서, 상기 제1단은 입력단이고, 상기 제2단은 상기 제4 트랜지스터의 제1 전극에 접속되는 것인 제3 커패시터
    를 포함한 필터 회로.
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