JP2000077975A

JP2000077975A - フィルタ回路

Info

Publication number: JP2000077975A
Application number: JP10247296A
Authority: JP
Inventors: Toshio Shiramatsu; 敏夫白松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-09-01
Filing date: 1998-09-01
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】低消費電力であり、寄生容量の影響を受け難く
高周波で動作可能であり、出力オフセットが小さく広い
ダイナミックレンジを持つフィルタ回路を提供する。【解決手段】トランジスタＱ１と、Ｑ１のエミッタにコ
レクタが接続されたトランジスタＱ２と、Ｑ２のベース
にエミッタが接続されたトランジスタＱ３と、Ｑ３のエ
ミッタにコレクタが接続され、Ｑ２に対して互いのベー
ス・コレクタが交差接続されたトランジスタＱ４と、Ｑ
２、Ｑ４の各コレクタ間および実質的に各エミッタ間に
接続された容量と、Ｑ２のコレクタ、エミッタに各対応
してコレクタ、エミッタが接続され、ベースにバイアス
電圧が印加されるトランジスタＱ５と、Ｑ４のコレク
タ、エミッタに各対応してコレクタ、エミッタが接続さ
れ、ベースにＱ５と同じバイアス電圧が印加されるトラ
ンジスタＱ６とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフィルタ回路に係
り、特に微小信号処理に用いられる二次のフィルタ回路
に関するもので、例えば高次のフィルタ回路に使用され
るものである。

【０００２】

【従来の技術】微小信号処理に用いられる二次のフィル
タ回路は、多種多様な回路方式が知られており、通常は
選択度Ｑとカットオフ周波数ｆｃを独立に制御するよう
には構成されていないが、前記Ｑとｆｃとを独立に設定
可能なアクティブフィルタとしてUSP 5,225,790 号公報
に"TUNABLE WIDEBAND ACTIVE FILTER"が開示されてい
る。

【０００３】図３３は、前記USP 5,225,790 号公報に開
示されたアクティブフィルタの回路を示している。

【０００４】このアクティブフィルタは、１０個のトラ
ンジスタと、２個の容量と、５個の抵抗素子とからな
り、その動作原理は前記USP 5,225,790 号公報に示され
ており、ＬＰＦ（ローパスフィルタ）として作用する。

【０００５】しかし、このアクティブフィルタは、使用
素子として、図示のように多数の回路素子を必要とし、
消費電力が多くなり、しかも、アクティブフィルタを集
積回路化した後は外部から選択度Ｑを制御することがで
きない。

【０００６】一方、本願出願人が先に特願平９−３４４
２６５号により提案した「フィルタ回路」は、特願平９
−３４４２６５号で詳細に述べているように、使用素子
数が少なく、低消費電力であり、抵抗素子および抵抗形
成プロセスを必要とせず、寄生容量の影響を受けにくく
高周波で動作可能であり、出力オフセットが小さく、且
つ、広い入力ダイナミックレンジを持つことが可能にな
り、高次のフィルタ回路および各種のフィルタ特性を実
現できる。

【０００７】図３４（ａ）は、上記提案に係るフィルタ
回路の一例を示している。

【０００８】このフィルタ回路は、基本構成である４個
のｎｐｎトランジスタおよび２個の容量と、付加的構成
である４個のｎｐｎトランジスタおよび３個の定電流源
とからなる。

【０００９】即ち、図３４（ａ）に示すフィルタ回路
は、第１のトランジスタＱ100 と、コレクタが前記トラ
ンジスタのエミッタに接続された第２のトランジスタＱ
104 と、エミッタが前記トランジスタＱ104 のベースに
接続された第３のトランジスタＱ101 と、コレクタが前
記トランジスタＱ101 のエミッタおよび前記トランジス
タＱ104 のベースに接続され、ベースが前記トランジス
タＱ100 のエミッタおよび前記トランジスタＱ104 のコ
レクタに接続された第４のトランジスタＱ105 と、前記
トランジスタＱ104 、Ｑ105 の各コレクタ間に接続され
た第１の容量Ｃ100 と、前記トランジスタＱ104 、Ｑ10
5 の各エミッタ間に接続された第２の容量Ｃ101 とを具
備する。

【００１０】なお、図３４（ａ）中、トランジスタＱ10
6 およびＱ107 は差動対をなす入力トランジスタ、トラ
ンジスタＱ102 およびＱ103 はそれぞれエミッタフォロ
ア接続された出力トランジスタ、Ｉ100 〜Ｉ102 は定電
流源、Ｖin+ およびＶin- は差動入力信号電圧、Ｖout+
およびＶout-は差動出力信号電圧である。

【００１１】上記差動対をなす入力トランジスタＱ106
およびＱ107 は、エミッタ共通接続ノードと接地ノード
との間に第１の定電流源Ｉ100 が接続され、各ベースに
対応して差動入力信号Ｖin+ 、Ｖin- が入力し、各コレ
クタが対応して第３のトランジスタＱ104 および第４の
トランジスタＱ105 のコレクタに接続されている。

【００１２】そして、前記トランジスタＱ105 のコレク
タは、Ｖccノードと接地ノードとの間に出力トランジス
タＱ102 および第２の定電流源Ｉ101 が接続されてなる
第１のエミッタフォロア回路の入力ノード（トランジス
タＱ102 のベース）に接続されている。

【００１３】また、前記トランジスタＱ104 のコレクタ
は、Ｖccノードと接地ノードとの間に出力トランジスタ
Ｑ103 および第３の定電流源Ｉ102 が接続されてなる第
２のエミッタフォロア回路の入力ノード（トランジスタ
Ｑ103 のベース）に接続されている。

【００１４】そして上記第１のエミッタフォロア回路の
出力ノード（トランジスタＱ102 のエミッタ）、第２の
エミッタフォロア回路の出力ノード（トランジスタＱ10
3 のエミッタ）から差動出力信号Ｖout+、Ｖout-が取り
出される。

【００１５】図３４（ｂ）は、図３４（ａ）のフィルタ
回路の等価回路を示している。

【００１６】ここで、Ｖinは入力信号電圧源、Ｖout は
出力電圧、ｒｅ₁はトランジスタＱ106 、Ｑ107 のエミ
ッタ抵抗和、ｒｅ₂はトランジスタＱ104 、Ｑ105 のエ
ミッタ抵抗和、ｒｅ₃はトランジスタＱ100 、Ｑ101 の
エミッタ抵抗和である。Ｃ₂は第２の容量Ｃ101 および
それに連なる素子の容量、Ｃ₁は第１の容量Ｃ100 およ
びそれに連なる素子の容量、ｉ₁は抵抗ｒｅ₁に流れる
電流（電流源）、ｉ₂は抵抗ｒｅ₂に流れる電流、ｉ₂
は電流源（電流源）、ｉ₃は容量Ｃ₁に流れる電流（電
流源）である。

【００１７】上記提案に係るフィルタ回路の動作原理の
詳述は省略する。

【００１８】図３４（ｂ）の等価回路において、ｒｅ₂
＝ｒｅ₃であるとして図３４（ａ）のフィルタ回路の伝
達関数を求めると、次式（１）のようになる。

【００１９】

【数１】

【００２０】上式（１）中、Ｓはラプラス演算子であ
り、上式（１）の伝達関数から、図３４（ａ）のフィル
タ回路の回路特性が二次の伝達関数を持つことがわか
る。

【００２１】また、上式（１）からＱを求めると、次式
（２）のようになる。

【００２２】

【数２】

【００２３】上式（２）から、Ｑは二つの容量Ｃ₁、Ｃ
₂の比で決定される。

【００２４】しかし、上記提案に係るフィルタ回路は、
上式（２）からわかるように、二つの容量Ｃ₁、Ｃ₂は
角周波数ωｏにも関係しており、Ｑをカットオフ周波数
ｆcとは独立に設定することが困難である。

【００２５】また、前記USP 5,225,790 号公報に開示さ
れたアクティブフィルタと同様に、集積回路化後に外部
からＱを制御することができない。

【００２６】なお、上記した回路特性は、図３４（ａ）
中に示したようにバイポーラトランジスタを用いてフィ
ルタ回路を構成した場合のものであるが、上記した特性
式はＭＯＳトランジスタを用いてフィルタ回路を構成し
た場合も全く同様である。

【００２７】

【発明が解決しようとする課題】前記したように、先の
提案に係るフィルタ回路は、Ｑとｆc を独立に設定する
ことが困難であり、集積回路化した後は外部からＱを制
御することができないという問題があった。

【００２８】本発明は、上記の事情に鑑みてなされたも
のであり、使用素子数が少なく、低消費電力であり、寄
生容量の影響を受けにくく高周波で動作可能であり、出
力オフセットが小さく、且つ、広い入力ダイナミックレ
ンジを持つという特徴を有するとともに、Ｑとｆc を独
立に設定することが可能であり、集積回路化後も外部か
らＱを制御することが可能になるフィルタ回路を提供す
ることを目的とする。

【００２９】

【課題を解決するための手段】第１の発明に係るフィル
タ回路は、第１電極、第２電極および制御電極を有する
第１のトランジスタと、前記第１のトランジスタの第２
電極に第１電極が接続された第２のトランジスタと、前
記第２のトランジスタの制御電極に第２電極が接続され
た第３のトランジスタと、前記第３のトランジスタの第
２電極に第１電極が接続され、前記第２のトランジスタ
に対して互いの制御電極・第１電極が交差接続された第
４のトランジスタと、前記第２のトランジスタと第４の
トランジスタの各第１電極間および実質的に前記第２の
トランジスタと第４のトランジスタの各第２電極間に接
続された容量と、前記第２のトランジスタの第１電極、
第２電極に各対応して第１電極、第２電極が接続され、
制御電極にバイアス電圧が印加される第１の信号帰還量
調整用トランジスタと、前記第４のトランジスタの第１
電極、第２電極に各対応して第１電極、第２電極が接続
され、制御電極に前記第５のトランジスタと同じバイア
ス電圧が印加される第２の信号帰還量調整用トランジス
タとを具備することを特徴とする。

【００３０】第２の発明に係るフィルタ回路は、第１の
発明に係るフィルタ回路において、前記容量として、前
記第１のトランジスタおよび前記第３のトランジスタの
エミッタ間に接続された第１の容量と、前記第２のトラ
ンジスタのエミッタおよび前記第４のトランジスタのエ
ミッタに接続された第２の容量とを具備することを特徴
とする。

【００３１】また、第３の発明に係るフィルタ回路は、
第１の発明に係るフィルタ回路において、前記第２のト
ランジスタのエミッタに接続された第１の定電流源と、
前記第４のトランジスタのエミッタに接続された第２の
定電流源とをさらに具備し、前記第２のトランジスタお
よび前記第４のトランジスタのエミッタを電流入力と
し、前記第１のトランジスタまたは前記第３のトランジ
スタのコレクタを電流出力とし、または前記第２のトラ
ンジスタまたは前記第４のトランジスタのベースを電圧
出力とすることを特徴とする。

【００３２】また、第４の発明に係るフィルタ回路は、
第１の発明に係るフィルタ回路において、前記第２のト
ランジスタのエミッタに接続された第１の定電流源と、
前記第４のトランジスタのエミッタに接続された第２の
定電流源とをさらに具備し、前記第１のトランジスタお
よび前記第３のトランジスタのベースを電圧入力とし、
前記第１のトランジスタまたは前記第３のトランジスタ
のコレクタを電流出力とすることを特徴とする。

【００３３】また、第５の発明に係るフィルタ回路は、
第１の発明に係るフィルタ回路において、前記第２のト
ランジスタおよび前記第４のトランジスタのエミッタを
電流入力とし、前記第１のトランジスタおよび前記第３
のトランジスタのベースを電圧入力とし、前記第１のト
ランジスタおよび前記第３のトランジスタのコレクタを
電流出力とすることを特徴とする。

【００３４】また、第６の発明に係るフィルタ回路は、
第１の発明に係るフィルタ回路において、コレクタが前
記第２のトランジスタのエミッタに接続された第５のト
ランジスタと、コレクタが前記第４のトランジスタのエ
ミッタに接続された第６のトランジスタと、前記第５の
トランジスタまたは前記第６のトランジスタのエミッタ
間に接続された抵抗とをさらに具備し、前記第５のトラ
ンジスタまたは前記第６のトランジスタのベースを電圧
入力とすることを特徴とする。

【００３５】また、第７の発明に係るフィルタ回路は、
第１の発明に係るフィルタ回路において、エミッタが前
記第１のトランジスタのベースに接続された第５のトラ
ンジスタと、コレクタが前記第１のトランジスタのベー
スに接続された第６のトランジスタと、エミッタが前記
第３のトランジスタのベースに接続された第７のトラン
ジスタと、コレクタが前記第３のトランジスタのベース
に接続された第８のトランジスタと、前記第５のトラン
ジスタのベースと、前記第７のトランジスタのベースに
接続された定電圧源と、前記第６のトランジスタおよび
前記第８のトランジスタのエミッタ間に接続された抵抗
とをさらに具備し、前記第６のトランジスタおよび前記
第８のトランジスタのベースを電圧入力とし、前記第１
のトランジスタまたは前記第３のトランジスタのコレク
タを電流出力とすることを特徴とする。

【００３６】また、第８の発明に係るフィルタ回路は、
第１の発明に係るフィルタ回路において、エミッタが前
記第３のトランジスタのベースに接続された第５のトラ
ンジスタと、コレクタが前記第３のトランジスタのベー
スに接続された第６のトランジスタと、エミッタが前記
第１のトランジスタのベースに接続された第７のトラン
ジスタと、コレクタが前記第１のトランジスタのベース
に接続された第８のトランジスタと、前記第５のトラン
ジスタおよび前記第７のトランジスタのベースに接続さ
れた定電圧源と、前記第６のトランジスタおよび前記第
８のトランジスタのエミッタ間に接続された第１の抵抗
と、ベースが前記第６のトランジスタのベースに接続さ
れ、コレクタが前記第２のトランジスタのエミッタに接
続された第９のトランジスタと、ベースが前記第８のト
ランジスタのベースに接続され、コレクタが前記第４の
トランジスタのエミッタに接続された第１０のトランジ
スタと、前記第９のトランジスタおよび前記第１０のト
ランジスタのエミッタ間に接続された第２の抵抗とをさ
らに具備し、前記第６のトランジスタおよび前記第９の
トランジスタのベースを第１の電圧入力とし、前記第８
のトランジスタおよび前記第１０のトランジスタのベー
スを第２の電圧入力とすることを特徴とする。

【００３７】また、第９の発明に係るフィルタ回路は、
第１の発明に係るフィルタ回路において、前記第１のト
ランジスタのコレクタに接続された第１の抵抗と、エミ
ッタがこの第１の抵抗の他端に接続された第５のトラン
ジスタと、前記第３のトランジスタのコレクタに接続さ
れた第２の抵抗と、エミッタがこの第２の抵抗の他端に
接続された第６のトランジスタと、前記第５のトランジ
スタのベースおよびコレクタと、前記第６のトランジス
タのベースおよびコレクタに接続された定電圧源とをさ
らに具備し、前記第１のトランジスタのコレクタを電圧
出力とし、前記第３のトランジスタのコレクタを前記電
圧出力の反転出力とすることを特徴とする。

【００３８】また、第１０の発明に係るフィルタ回路
は、第１の発明に係るフィルタ回路において、前記第１
のトランジスタのコレクタに接続された第１の抵抗と、
前記第３のトランジスタのコレクタに接続された第２の
抵抗と、前記第１の抵抗の他端と、前記第２の抵抗の他
端に接続された定電圧源とをさらに具備し、前記第１の
トランジスタのコレクタを電圧出力とし、前記第３のト
ランジスタのコレクタを前記電圧出力の反転出力とする
ことを特徴とする。

【００３９】また、第１１の発明に係るフィルタ回路
は、第１の発明に係るフィルタ回路において、コレクタ
が前記第２のトランジスタのエミッタに接続された第５
のトランジスタと、コレクタが前記第４のトランジスタ
のエミッタに接続された第６のトランジスタと、前記第
５のトランジスタおよび前記第６のトランジスタの各エ
ミッタ間に接続された第１の抵抗と、前記第５のトラン
ジスタのエミッタに接続された第１の定電流源と、前記
第６のトランジスタのエミッタに接続された第２の定電
流源と、前記第１のトランジスタのコレクタに接続され
た第２の抵抗と、エミッタがこの第２の抵抗の他端に接
続された第７のトランジスタと、前記第３のトランジス
タのコレクタに接続された第３の抵抗と、エミッタが前
記第３の抵抗の他端に接続された第８のトランジスタ
と、前記第７のトランジスタのベースおよびコレクタ
と、前記第８のトランジスタのベースおよびコレクタに
接続された定電圧源と、前記第１のトランジスタのコレ
クタにベースが接続された第９のトランジスタと、前記
第３のトランジスタのコレクタにベースが接続された第
１０のトランジスタと、コレクタおよびベースが前記第
９のトランジスタのエミッタに接続された第１１のトラ
ンジスタと、コレクタおよびベースが前記第１０のトラ
ンジスタのエミッタに接続された第１２のトランジスタ
と、前記第１１のトランジスタのエミッタに接続された
第３の定電流源と、前記第１２のトランジスタのエミッ
タに接続された第４の定電流源とをさらに具備し、前記
第５のトランジスタおよび前記第６のトランジスタのベ
ースを電圧入力とし、前記第１１のトランジスタおよび
前記第１２のトランジスタのエミッタを電圧出力とする
ことを特徴とする。

【００４０】また、第１２の発明に係るフィルタ回路
は、第１のトランジスタと、コレクタがこの第１のトラ
ンジスタのエミッタに接続された第２のトランジスタ
と、エミッタが前記第２のトランジスタのベースに接続
された第３のトランジスタと、コレクタが前記第３のト
ランジスタのエミッタと、前記第２のトランジスタのベ
ースに接続され、ベースが前記第１のトランジスタのエ
ミッタと、前記第２のトランジスタのコレクタに接続さ
れた第４のトランジスタと、前記第１のトランジスタと
前記第３のトランジスタのエミッタ間に接続された第１
の容量と、前記第２のトランジスタのエミッタに接続さ
れた第２の容量と、前記第４のトランジスタのエミッタ
に接続された第３の容量と、エミッタが前記第２の容量
の他端に接続された第５のトランジスタと、コレクタが
前記第２の容量の他端に接続された第６のトランジスタ
と、エミッタが前記第３の容量の他端に接続された第７
のトランジスタと、コレクタが前記第３の容量の他端に
接続された第８のトランジスタと、前記第５および第７
のトランジスタのベースに接続された低電圧源と、前記
第６のトランジスタおよび前記第８のトランジスタのエ
ミッタ間に接続された第１の抵抗とを具備し、前記第６
のトランジスタおよび前記第８のトランジスタのベース
を電圧入力とし、前記第１のトランジスタまたは前記第
３のトランジスタのコレクタを電圧出力とすることを特
徴とする。

【００４１】また、第１３の発明に係るフィルタ回路
は、第１乃至第１２のいずれか１つの発明に係るフィル
タ回路において、前記バイアス電圧は外部制御入力に応
じて制御されることを特徴とする。

【００４２】また、第１４の発明に係るフィルタ回路
は、第１乃至第１３のいずれか１つの発明に係るフィル
タ回路において、前記フィルタ回路を複数個、縦列接続
されていることを特徴とする。

【００４３】また、第１５の発明に係るフィルタ回路
は、第１乃至第１４のいずれか１つの発明に係るフィル
タ回路において、前記トランジスタは、バイポートラン
ジスタを用いて構成されていることを特徴とする。

【００４４】また、第１６の発明に係るフィルタ回路
は、第１乃至第１４のいずれか１つの発明に係るフィル
タ回路において、前記トランジスタは、ＭＯＳトランジ
スタを用いて構成されていることを特徴とする。

【００４５】また、第１７の発明に係るフィルタ回路
は、第１乃至第１４のいずれか１つの発明に係るフィル
タ回路において、前記トランジスタは、ＭＯＳトランジ
スタとバイポーラトランジスタとを組み合わせて構成さ
れていることを特徴とする。

【００４６】

【発明の実施の形態】以下、図面を参照して本発明のフ
ィルタ回路の実施形態を詳細に説明する。

【００４７】＜第１の実施の形態＞図１（ａ）は、バイ
ポーラトランジスタを用いて構成されたフィルタ回路を
示している。

【００４８】図１（ａ）において、Ｑ１〜Ｑ９はそれぞ
れｎｐｎトランジスタ、Ｃ１およびＣ２は容量、Ｉ１、
Ｉ２は定電流源、Ｖccは電源電位、ＧＮＤは接地電位、
Ｖin+ およびＶin- は差動入力信号電圧、Ｖout+および
Ｖout-は差動出力信号電圧である。

【００４９】即ち、第１のトランジスタＱ１は、コレク
タ・ベース相互が接続され、コレクタがＶccノードに接
続されている。第２のトランジスタＱ２は、前記第１の
トランジスタＱ１のエミッタにコレクタが接続されてい
る。

【００５０】第３のトランジスタＱ３は、コレクタ・ベ
ース相互が接続され、コレクタがＶccノードに接続さ
れ、エミッタが前記第２のトランジスタＱ２のベースに
接続されている。第４のトランジスタＱ４は、前記第３
のトランジスタＱ１のエミッタにコレクタが接続され、
前記第２のトランジスタＱ２に対して互いのベース・コ
レクタが交差接続されている。

【００５１】そして、前記第２のトランジスタＱ２およ
び第４のトランジスタＱ４の各コレクタ間に第１の容量
Ｃ１が接続され、各エミッタ間に第２の容量Ｃ２が接続
されている。

【００５２】一方、差動対をなす入力トランジスタＱ８
およびＱ９は、エミッタ共通接続ノードと接地ノードと
の間に定電流源Ｉ２が接続され、各ベースに対応して差
動入力信号Ｖin+ 、Ｖin- が入力し、各コレクタが対応
して前記第２のトランジスタＱ２および第４のトランジ
スタＱ４のエミッタに接続されている。

【００５３】さらに、前記第２のトランジスタＱ２のコ
レクタ、エミッタに各対応して第５のトランジスタＱ５
のコレクタ、エミッタが接続されており、前記第４のト
ランジスタＱ４のコレクタ、エミッタに各対応して第６
のトランジスタＱ６のコレクタ、エミッタが接続されて
いる。

【００５４】これらの第５のトランジスタＱ５および第
６のトランジスタＱ６は、信号帰還量調整用のものであ
り、各ベースにはバイアス回路１０から同じバイアス電
圧が印加される。

【００５５】上記バイアス回路１０は、コレクタ・ベー
ス相互が接続された第７のトランジスタＱ７および定電
流源Ｉ１がＶccノードと接地ノードとの間に接続されて
なり、第７のトランジスタＱ７のエミッタの電圧がバイ
アス電圧として出力する。

【００５６】そして、第４のトランジスタＱ４のコレク
タおよび第２のトランジスタＱ２のコレクタから差動出
力信号Ｖout+、Ｖout-が取り出される。

【００５７】図１（ｂ）は、図１（ａ）のフィルタ回路
の等価回路を示している。

【００５８】ここで、Ｖinは入力信号電圧源、Ｖout は
出力電圧、ｒｅ₁はトランジスタＱ７、Ｑ８のエミッタ
抵抗和、ｒｅ₂はトランジスタＱ２、Ｑ４，Ｑ５、Ｑ６
のエミッタ抵抗和、ｒｅ₃はトランジスタＱ１、Ｑ２の
エミッタ抵抗和、Ｃ₂は第２の容量Ｃ２およびそれに連
なる素子の容量、Ｃ₁は第１の容量Ｃ１およびそれに連
なる素子の容量、ｉ₁は抵抗ｒｅ₁に流れる電流（電流
源）、ｉ₂は抵抗ｒｅ₂に流れる電流、Ｇはトランジス
タＱ５、Ｑ６による電流利得、Ｇ・ｉ₂は電流源、ｉ₃
は容量Ｃ₁に流れる電流（電流源）である。

【００５９】次に、図１（ａ）のフィルタ回路の動作を
説明するために、フィルタ回路の伝達関数を求める。図
１（ｂ）の等価回路から、次式（３）〜（５）が導き出
される。

【００６０】

【数３】

【００６１】ここで、式（３）を式（４）に代入する
と、

【数４】

【００６２】となる。さらに、式（６）を式（５）に代
入すると、

【数５】

【００６３】となる。ここで、再び、式（５）に式
（７）を代入すると、

【数６】

【００６４】となる。ここで、式（８）中のｒｅ２＝ｒ
ｅ３とすると、

【数７】

【００６５】となる。次に、式（９）の分子、分母にＳ
・Ｃ１を掛けると、

【数８】

【００６６】となる。ここで、ｒｅ₂＝ｒｅ₃、つま
り、（ｒｅ₃／ｒｅ₂）＝１に着目して、式（１０）の
分子のｒｅ₁をｒｅ₁＝（ｒｅ₂／ｒｅ₃）・ｒｅ₁に
変形すると、

【数９】

【００６７】となる。ここで、（ｒｅ₂／ｒｅ₁）＝ｋ
とおくと、

【数１０】

【００６８】となる。

【００６９】上式（１２）より、図１（ａ）のフィルタ
回路の回路特性が二次の伝達関数を持ち、二次のＬＰＦ
となっていることがわかる。

【００７０】そして、フィルタ回路の伝達関数の一般式

【数１１】

【００７１】より、図１（ａ）のフィルタ回路のωｏお
よびＱとωｏとの関係を求めると、

【数１２】

【００７２】が得られる。

【００７３】上式（１５）において、Ｇ≦１とすると、
図１（ａ）のフィルタ回路においては、ωｏの値を固定
してＧの値を設定することにより、ｆｃを変えることな
くＱを変える（Ｑをｆｃとは独立に設定することができ
る）と判断できる。

【００７４】即ち、図１のフィルタ回路によれば、先に
提案した図３４（ａ）のフィルタ回路の基本構成の一部
をなす二つのトランジスタＱ104 、Ｑ105 にそれぞれ対
応するトランジスタＱ２、Ｑ４に対応してトランジスタ
Ｑ５、Ｑ６を並列に接続し、信号の帰還量を変えること
により、Ｑとｆｃを独立に設定することが可能となる。

【００７５】また、図１（ａ）のフィルタ回路によれ
ば、先に提案した図３４（ａ）のフィルタ回路と同様
に、使用素子数が少ないので、消費電力も減少し、出力
オフセット電圧も小さくなる。また、寄生容量の影響を
受け難く、高周波で動作可能である。

【００７６】図２（ａ）乃至（ｃ）は、それぞれ図１
（ａ）のフィルタ回路の差動入力トランジスタＱ８、Ｑ
９の電流源Ｉ２の電流の大きさおよびバイアス回路１０
の電流源Ｉ１の電流の大きさをパラメータとして、周波
数と出力レベルとの関係（ＡＣ応答による周波数特性）
をシミュレーションした結果を示している。

【００７７】図２（ａ）乃至（ｃ）に示した周波数特性
から、電流源Ｉ２の電流設定値を大きくするにつれてカ
ットオフ周波数ｆｃが高くなり、電流源Ｉ１の電流設定
値を変化させる（つまり、Ｇの設定値を変化させる）こ
とにより利得が一定の周波数領域の上限付近のＱを変化
させることが可能になり、カットオフ周波数ｆｃより高
い出力領域ではオクターブ当たり所定の傾斜で出力レベ
ルが低下していることがわかる。

【００７８】従って、図１（ａ）のフィルタ回路の周波
数特性を適切に設定することにより信号波形の処理を行
うことが可能になり、また、図１（ａ）のフィルタ回路
を複数段カスケード接続し、それぞれの周波数特性を適
切に設定することにより、所望の周波数特性を有する多
次のフィルタ回路を実現することが可能になる。

【００７９】＜第２の実施の形態＞図３は、Ｑを可変制
御することができるようにしたＬＰＦの回路を示してい
る。

【００８０】図３に示すフィルタ回路は、図１（ａ）に
示した第１の実施の形態のＬＰＦと比べて、バイアス回
路のバイアス電圧出力を外部制御入力に応じて制御し得
るように可変バイアス回路３０が用いられている点が異
なり、その他は同じであるので同じ符号を付している。

【００８１】上記可変バイアス回路３０の一例は、差動
対をなすｎｐｎトランジスタＱ11、Ｑ12のエミッタ共通
接続ノードと接地ノードとの間に定電流源Ｉ１が接続さ
れ、上記トランジスタＱ11のコレクタはＶccノードに接
続され、上記Ｖccノードと前記トランジスタＱ12のコレ
クタとの間に、コレクタ・ベース相互が接続された第７
のトランジスタＱ７のコレクタ・エミッタ間が接続され
てなる。

【００８２】そして、前記差動対をなすトランジスタＱ
11、Ｑ12の各ベースには、外部制御入力に応じて集積回
路内部で発生された差動的な制御入力（あるいは、差動
的な外部制御入力自体）が印加され、第７のトランジス
タＱ７のエミッタの電圧がバイアス電圧（可変バイアス
電圧）として出力する。

【００８３】なお、定電流源Ｉ１の電流Ｉ１と定電流源
Ｉ２の電流Ｉ２とは連動し、Ｉ１＞Ｉ２の関係がある。

【００８４】図３のフィルタ回路によれば、図１（ａ）
のＬＰＦと同様にｆｃとは独立にＱを設定することがで
き、さらに、ＬＰＦの集積回路化後に外部制御入力を変
化させてバイアス回路３０のバイアス電圧出力を変化さ
せる（つまり、Ｇの値を変化させる）ことによって、Ｑ
を可変制御することができるようになる。

【００８５】＜第１実施例＞図４は、ＭＯＳトランジス
タを用いて構成されたＬＰＦの回路を示している。図４
に示すフィルタ回路は、図１（ａ）に示したＬＰＦと比
べて、ｎｐｎトランジスタＱｉ（ｉ＝１〜９）がｐＭＯ
ＳトランジスタＭｉ（ｉ＝１〜９）に置き換えられてい
る点が異なり、その他は同じであるので同じ符号を付し
ている。

【００８６】図４のフィルタ回路においても、図１
（ａ）のＬＰＦにおけるような前式（１５）で示される
回路特性と同等の回路特性が得られるものであり、Ｑを
ｆｃを独立に設定することができる。

【００８７】また、図４のフィルタ回路によれば、容量
を変えるだけでなく、ＭＯＳトランジスタＭｉのディメ
ンジョンを変えることにより、ｆｃ、ωｏ、入力ダイナ
ミックレンジ等の各特性を変化させることが可能にな
る。

【００８８】以下、種々の実施例およびその変形例を示
す。この際、図示の簡単化のために、図１（ａ）中の信
号帰還量調整用のトランジスタＱ５、Ｑ６およびそれら
のベースにバイアス電圧を印加するためのバイアス回路
１０を除いた部分について回路を示した。

【００８９】＜第２実施例＞図５は、入出力ダイナミッ
クレンジを拡大した二次のＬＰＦの回路を示す。

【００９０】即ち、図５に示すＬＰＦにおいて、トラン
ジスタＱ24、Ｑ28、Ｑ25、Ｑ29、Ｑ30、Ｑ31は、図１
（ａ）中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ
８、Ｑ９に相当し、容量Ｃ20、Ｃ21は、図１（ａ）中の
容量Ｃ１、Ｃ２に相当する。

【００９１】上記トランジスタＱ30、Ｑ31の各エミッタ
間に抵抗Ｒ22が接続され、上記各エミッタと接地ノード
との間に各対応して定電流源Ｉ20、Ｉ21が接続されてい
る。

【００９２】また、前記トランジスタＱ24のコレクタに
抵抗Ｒ20の一端が接続され、この抵抗Ｒ20の他端にｎｐ
ｎトランジスタＱ20のエミッタが接続されており、この
トランジスタＱ20のベースはコレクタに接続されてい
る。

【００９３】また、前記トランジスタＱ25のコレクタに
抵抗Ｒ21の一端が接続され、この抵抗Ｒ21の他端にｎｐ
ｎトランジスタＱ21のエミッタが接続されており、この
トランジスタＱ21のベースはコレクタに接続されてい
る。

【００９４】さらに、前記トランジスタＱ24のコレクタ
にｎｐｎトランジスタＱ20のベースが接続されており、
このトランジスタＱ20のエミッタにｎｐｎトランジスタ
Ｑ20のコレクタ・ベースが接続されており、このトラン
ジスタＱ20のエミッタと接地ノードとの間に定電流源Ｉ
23が接続されている。

【００９５】さらに、前記トランジスタＱ25のコレクタ
にｎｐｎトランジスタＱ22のベースが接続されており、
このトランジスタＱ22のエミッタにｎｐｎトランジスタ
Ｑ26のコレクタ・ベースが接続されており、このトラン
ジスタＱ26のエミッタと接地ノードとの間に定電流源Ｉ
22が接続されている。

【００９６】そして、前記トランジスタＱ24、Ｑ25の各
ベースは定電圧源Ｖ20の負極端に接続されており、トラ
ンジスタＱ30、Ｑ31の各ベースに対応して差動入力信号
電圧Ｖin+ 、Ｖin- が入力し、トランジスタＱ26、Ｑ27
の各エミッタから差動出力信号電圧Ｖout+、Ｖout-が取
り出される。

【００９７】図５のフィルタ回路によれば、第１実施例
のＬＰＦと同様の効果が得られるほか、入力ダイナミッ
クレンジを改善（拡大）することができる。

【００９８】＜第３実施例＞第３実施例として、図６
（ａ）〜図７（ｃ）に示すように、複数個のトランジス
タと複数の容量との組合せからなる回路に対して、電流
入力あるいは電圧入力を印加することによって、ＬＰ
Ｆ、ＨＰＦ（ハイパスフィルタ）、ＢＰＦ（バンドパス
フィルタ）、ノッチフィルタ、ブーストフィルタなどの
各種のフィルタ特性を実現できるフィルタ回路を示す。

【００９９】図６（ａ）はＬＰＦを実現した回路であ
り、図６（ｂ）はＨＰＦを実現した回路であり、図７
（ａ）はＢＰＦを実現した回路であり、図７（ｂ）はノ
ッチフィルタを実現した回路であり、図７（ｃ）はブー
ストフィルタを実現した回路である。なお、これらの個
々の回路は自在に組み合わせることができる。

【０１００】即ち、図６（ａ）に示すＬＰＦにおいて、
トランジスタＱ110 、Ｑ112 、Ｑ111 、Ｑ113 は、図１
（ａ）中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に相当
し、容量Ｃ110 、Ｃ111 は、図１（ａ）中の容量Ｃ１、
Ｃ２に相当する。

【０１０１】上記トランジスタＱ112 、Ｑ113 の各エミ
ッタと接地ノードとの間にそれぞれ対応して定電流源Ｉ
110 、Ｉ111 が接続されている。

【０１０２】そして、前記トランジスタＱ110 、Ｑ111
の各ベースはバイアス電源Ｖ10の正極端に接続されてお
り、トランジスタＱ112 、Ｑ113 の各エミッタに対応し
て差動入力信号電流Ｉin+ 、Ｉin- が入力する。

【０１０３】そして、トランジスタＱ110 、Ｑ111 の各
コレクタは差動出力信号電流Ｉout+、Ｉout-を取り出す
ための電流出力端子となっており、前記トランジスタＱ
113およびトランジスタＱ112 の各コレクタから差動出
力信号電圧Ｖout+、Ｖout-が取り出される。

【０１０４】図６（ｂ）に示すＨＰＦにおいて、トラン
ジスタＱ120 、Ｑ122 、Ｑ121 、Ｑ123 は、図１（ａ）
中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に相当し、容
量Ｃ120 、Ｃ121 は、図１（ａ）中の容量Ｃ１、Ｃ２に
相当する。

【０１０５】上記トランジスタＱ122 、Ｑ123 の各エミ
ッタと接地ノードとの間にそれぞれ対応して定電流源Ｉ
120 、Ｉ121 が接続されている。

【０１０６】そして、トランジスタＱ120 、Ｑ121 の各
ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin- が入
力し、トランジスタＱ110 、Ｑ111 の各コレクタは差動
出力信号電流Ｉout+、Ｉout-を取り出すための電流出力
端子となっている。

【０１０７】図７（ａ）に示すＢＰＦにおいて、トラン
ジスタＱ130 、Ｑ132 、Ｑ131 、Ｑ133 は、図１（ａ）
中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に相当し、容
量Ｃ130 は、図１（ａ）中の容量Ｃ１に相当する。

【０１０８】上記トランジスタＱ132 、Ｑ133 の各エミ
ッタと接地ノードとの間にそれぞれ対応して定電流源Ｉ
130 、Ｉ131 が接続されている。

【０１０９】そして、前記トランジスタＱ130 、Ｑ131
の各ベースはバイアス電源Ｖ10の正極端に接続されてお
り、トランジスタＱ132 、Ｑ133 の各エミッタに対応し
て結合容量Ｃ３、Ｃ４を介して差動入力信号電圧Ｖin+
、Ｖin- が入力する。

【０１１０】そして、トランジスタＱ130 、Ｑ131 の各
コレクタは差動出力信号電流Ｉout+、Ｉout-を取り出す
ための電流出力端子となっており、前記トランジスタＱ
133およびトランジスタＱ132 の各コレクタから差動出
力信号電圧Ｖout+、Ｖout-が取り出される。

【０１１１】図７（ｂ）に示すノッチフィルタにおい
て、トランジスタＱ140 、Ｑ142 、Ｑ141 、Ｑ143 は、
図１（ａ）中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に
相当し、容量Ｃ140 、Ｃ141 は、図１（ａ）中の容量Ｃ
１、Ｃ２に相当する。

【０１１２】上記トランジスタＱ142 、Ｑ143 の各エミ
ッタと接地ノードとの間にそれぞれ対応して定電流源Ｉ
140 、Ｉ141 が接続されている。

【０１１３】そして、前記トランジスタＱ140 、Ｑ141
の各ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin-
が入力し、トランジスタＱ132 、Ｑ133 の各エミッタに
対応して差動入力信号電流Ｉin+ 、Ｉin- が入力する。

【０１１４】そして、トランジスタＱ140 、Ｑ141 の各
コレクタは差動出力信号電流Ｉout+、Ｉout-を取り出す
ための電流出力端子となっている。

【０１１５】図７（ｃ）に示すブーストフィルタにおい
て、トランジスタＱ150 、Ｑ152 、Ｑ151 、Ｑ153 は、
図１（ａ）中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に
相当し、容量Ｃ150 、Ｃ151 は、図１（ａ）中の容量Ｃ
１、Ｃ２に相当する。

【０１１６】上記トランジスタＱ152 、Ｑ153 の各エミ
ッタと接地ノードとの間にそれぞれ対応して定電流源Ｉ
150 、Ｉ151 が接続されている。

【０１１７】そして、前記トランジスタＱ150 、Ｑ151
の各ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin-
が入力し、トランジスタＱ152 、Ｑ153 の各エミッタに
対応して差動入力信号電流Ｉin- 、Ｉin+ が入力する。

【０１１８】そして、トランジスタＱ150 、Ｑ151 の各
コレクタは差動出力信号電流Ｉout+、Ｉout-を取り出す
ための電流出力端子となっている。

【０１１９】＜第４実施例＞第４実施例として、図６
（ａ）〜図７（ｃ）を参照して前述した第３実施例のフ
ィルタ回路の入出力ダイナミックレンジを拡大するとと
もに入出力を全て電圧にしたフィルタ回路を図８（ａ）
〜図９（ｂ）に示す。

【０１２０】即ち、図８（ａ）に示すＬＰＦにおいて、
トランジスタＱ162 、Ｑ164 、Ｑ163 、Ｑ165 、Ｑ166
、Ｑ167 は、図１（ａ）中のトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、Ｑ８、Ｑ９に相当し、容量Ｃ160 、Ｃ
161 は、図１（ａ）中の容量Ｃ１、Ｃ２に相当する。

【０１２１】さらに、トランジスタＱ166 、Ｑ167 の各
エミッタ間に抵抗Ｒ162 が接続され、上記各エミッタと
接地ノードとの間にそれぞれ対応して定電流源Ｉ160 、
Ｉ161 が接続されている。

【０１２２】また、前記トランジスタＱ162 のコレクタ
に抵抗Ｒ160 の一端が接続され、この抵抗Ｒ160 の他端
にｎｐｎトランジスタＱ160 のエミッタが接続されてお
り、このトランジスタＱ160 のベースはコレクタに接続
されている。

【０１２３】また、前記トランジスタＱ163 のコレクタ
に抵抗Ｒ161 の一端が接続され、この抵抗Ｒ161 の他端
にｎｐｎトランジスタＱ161 のエミッタが接続されてお
り、このトランジスタＱ161 のベースはコレクタに接続
されている。

【０１２４】前記トランジスタＱ162 、Ｑ163 の各ベー
スは定電圧源Ｖ160 の負極端に接続されており、この定
電圧源Ｖ160 の正極端はトランジスタＱ160 、Ｑ161 の
コレクタに接続されている。

【０１２５】そして、トランジスタＱ166 、Ｑ167 の各
ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin- が入
力し、トランジスタＱ163 、Ｑ162 の各コレクタから差
動出力信号電圧Ｖout+、Ｖout-が取り出される。

【０１２６】図８（ｂ）に示すＨＰＦにおいて、トラン
ジスタＱ174 、Ｑ176 、Ｑ175 、Ｑ177 は、図１（ａ）
中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に相当し、容
量Ｃ170 、Ｃ171 は、図１（ａ）中の容量Ｃ１、Ｃ２に
相当する。

【０１２７】上記トランジスタＱ176 、Ｑ177 の各エミ
ッタと接地ノードとの間にそれぞれ対応して定電流源Ｉ
170 、Ｉ171 が接続されている。

【０１２８】また、前記トランジスタＱ174 のコレクタ
に抵抗Ｒ170 の一端が接続され、この抵抗Ｒ170 の他端
にｎｐｎトランジスタＱ172 のエミッタが接続されてお
り、このトランジスタＱ172 のベースはコレクタに接続
されている。

【０１２９】また、前記トランジスタＱ175 のコレクタ
に抵抗Ｒ171 の一端が接続され、この抵抗Ｒ171 の他端
にｎｐｎトランジスタＱ173 のエミッタが接続されてお
り、このトランジスタＱ173 のベースはコレクタに接続
されている。

【０１３０】一方、前記トランジスタＱ174 、Ｑ175 の
各ベースに対応してトランジスタＱ170 、Ｑ171 の各エ
ミッタが接続されるとともにトランジスタＱ178 、Ｑ17
9 の各コレクタが接続されている。そして、上記トラン
ジスタＱ178 、Ｑ179 の各エミッタ間に抵抗Ｒ172 が接
続され、上記各エミッタと接地ノードとの間にそれぞれ
対応して定電流源Ｉ173 、Ｉ172 が接続されている。

【０１３１】前記トランジスタＱ170 、Ｑ171 の各ベー
スは定電圧源Ｖ170 の負極端に接続されており、この定
電圧源Ｖ170 の正極端はトランジスタＱ170 〜Ｑ173 の
コレクタに接続されている。

【０１３２】そして、トランジスタＱ178 、Ｑ179 の各
ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin- が入
力し、トランジスタＱ175 、Ｑ174 の各コレクタから差
動出力信号電圧Ｖout+、Ｖout-が取り出される。

【０１３３】図８（ｃ）に示すＢＰＦにおいて、トラン
ジスタＱ182 、Ｑ186 、Ｑ183 、Ｑ187 は、図１（ａ）
中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に相当し、容
量Ｃ180 は、図１（ａ）中の容量Ｃ１に相当する。

【０１３４】上記トランジスタＱ182 、Ｑ183 の各エミ
ッタと接地ノードとの間にそれぞれ対応して定電流源Ｉ
180 、Ｉ181 が接続されている。

【０１３５】一方、前記トランジスタＱ182 、Ｑ183 の
各ベースに対応してトランジスタＱ180 、Ｑ181 の各エ
ミッタが接続されるとともにトランジスタＱ188 、Ｑ18
9 の各コレクタが接続されている。

【０１３６】そして、上記トランジスタＱ188 、Ｑ189
の各エミッタ間に抵抗Ｒ182 が接続され、上記各エミッ
タと接地ノードとの間にそれぞれ対応して定電流源Ｉ18
3 、Ｉ182 が接続されている。

【０１３７】さらに、前記トランジスタＱ180 、Ｑ181
の各エミッタと前記トランジスタＱ187 、Ｑ186 の各エ
ミッタとの間に対応して容量Ｃ181 、Ｃ182 が接続され
ている。

【０１３８】前記トランジスタＱ180 〜Ｑ183 の各ベー
スは定電圧源Ｖ180 の負極端に接続されており、この定
電圧源Ｖ180 の正極端はトランジスタＱ180 、Ｑ181 ，
Ｑ184 、Ｑ185 のコレクタに接続されている。

【０１３９】そして、トランジスタＱ188 、Ｑ189 の各
ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin- が入
力し、トランジスタＱ183 、Ｑ182 の各コレクタから差
動出力信号電圧Ｖout+、Ｖout-が取り出される。

【０１４０】図９（ａ）に示すノッチフィルタにおい
て、トランジスタＱ192 、Ｑ196 、Ｑ193 、Ｑ197 、Ｑ
200 、Ｑ201 は、図１（ａ）中のトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、Ｑ８、Ｑ９に相当し、容量Ｃ190 、Ｃ
191 は、図１（ａ）中の容量Ｃ１、Ｃ２に相当する。

【０１４１】さらに、トランジスタＱ200 、Ｑ201 の各
エミッタ間に抵抗Ｒ193 が接続され、上記各エミッタと
接地ノードとの間にそれぞれ対応して定電流源Ｉ190 、
Ｉ191 が接続されている。

【０１４２】また、前記トランジスタＱ192 のコレクタ
に抵抗Ｒ190 の一端が接続され、この抵抗Ｒ190 の他端
にｎｐｎトランジスタＱ194 のエミッタが接続されてお
り、このトランジスタＱ194 のベースはコレクタに接続
されている。

【０１４３】また、前記トランジスタＱ193 のコレクタ
に抵抗Ｒ191 の一端が接続され、この抵抗Ｒ191 の他端
にｎｐｎトランジスタＱ195 のエミッタが接続されてお
り、このトランジスタＱ195 のベースはコレクタに接続
されている。

【０１４４】一方、前記トランジスタＱ193 、Ｑ192 の
各ベースに対応してトランジスタＱ190 、Ｑ191 の各エ
ミッタが接続されるとともにトランジスタＱ198 、Ｑ19
9 の各コレクタが接続されている。そして、上記トラン
ジスタＱ198 、Ｑ199 の各エミッタ間に抵抗Ｒ192 が接
続され、上記各エミッタと接地ノードとの間にそれぞれ
対応して定電流源Ｉ193 、Ｉ192 が接続されている。

【０１４５】前記トランジスタＱ190 、Ｑ191 の各ベー
スは定電圧源Ｖ190 の負極端に接続されており、この定
電圧源Ｖ190 の正極端はトランジスタＱ190 、Ｑ191 ，
Ｑ194 、Ｑ195 のコレクタに接続されている。

【０１４６】そして、トランジスタＱ198 、Ｑ199 の各
ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin- が入
力し、トランジスタＱ193 、Ｑ192 の各コレクタから差
動出力信号電圧Ｖout+、Ｖout-が取り出される。

【０１４７】図９（ｂ）に示すブーストフィルタは、図
９（ａ）に示したノッチフィルタとほぼ同じ構成である
が、前記トランジスタＱ192 、Ｑ193 の各ベースに対応
してトランジスタＱ190 、Ｑ191 の各エミッタおよびト
ランジスタＱ198 、Ｑ199 の各コレクタが接続されてい
る点が異なり、図９（ａ）中と同一部分には同一符号を
付している。

【０１４８】＜第５実施例＞第５実施例として、図１０
に示すように、図６（ａ）に示した基本回路を複数（本
例では３）段縦列させることによって６次のＬＰＦを実
現したフィルタ回路について説明する。このフィルタ回
路の出力は、各段の出力が積算されたものになる。

【０１４９】即ち、図１０に示すフィルタ回路におい
て、ｎｐｎトランジスタＱ230 〜Ｑ233 、Ｑ234 〜Ｑ23
7 、Ｑ238 〜Ｑ241 は、それぞれ対応して図６（ａ）中
のｎｐｎトランジスタＱ110 〜Ｑ113 に対応している。

【０１５０】また、容量（Ｃ230 、Ｃ231 ）、（Ｃ232
、Ｃ233 ）、（Ｃ234 、Ｃ235 ）は、それぞれ対応し
て図６（ａ）中のＣ110 、Ｃ111 に対応している。

【０１５１】また、定電流源Ｉ230 、Ｉ231 は、図６
（ａ）中のＩ110 、Ｉ111 に対応している。また、定電
圧源Ｖ230 、Ｖ231 、Ｖ232 は、図６（ａ）中のＶ110
に対応している。

【０１５２】そして、最下位段のトランジスタＱ240 、
Ｑ241 の各エミッタに対応して差動入力信号電流Ｉin+
、Ｉin- が入力し、最上位段のトランジスタＱ230 、
Ｑ231の各コレクタは差動出力信号電流Ｉout+、Ｉout-
を取り出すための電流出力端子となっている。

【０１５３】＜第６実施例＞第６実施例として、図１１
（ａ）に示すように、図１に示したＬＰＦを複数のｐｎ
ｐトランジスタで再構成したフィルタ回路を示す。この
ＬＰＦの動作は図１に示したＬＰＦの動作と全く同様で
ある。

【０１５４】即ち、図１１（ａ）において、トランジス
タＱ250 およびＱ251 は、各エミッタが共通接続される
とともに定電流源Ｉ250 に接続され、各コレクタは対応
してトランジスタＱ252 およびＱ253 の各エミッタに接
続されている。

【０１５５】上記トランジスタＱ252 およびＱ253 は、
互いのコレクタ・ベースが交差接続されており、各エミ
ッタ間には容量Ｃ251 が接続され、各コレクタ間には容
量Ｃ252 が接続されている。

【０１５６】前記トランジスタＱ252 のエミッタは、ト
ランジスタＱ254 のエミッタおよびトランジスタＱ257
のベースに接続されており、前記トランジスタＱ253 の
エミッタは、トランジスタＱ255 のエミッタおよびトラ
ンジスタＱ256 のベースに接続されている。

【０１５７】上記トランジスタＱ254 のベース・コレク
タ、トランジスタＱ255 のベース・コレクタ、トランジ
スタＱ256 のコレクタおよびトランジスタＱ257 のコレ
クタは、ＧＮＤに接続されている。

【０１５８】前記トランジスタＱ256 のエミッタは定電
流源Ｉ251 に接続されており、前記トランジスタＱ257
のエミッタは定電流源Ｉ252 に接続されている。

【０１５９】そして、前記トランジスタＱ250 およびＱ
251 の各ベースに対応して差動入力信号電圧Ｖin+ 、Ｖ
in- が入力し、トランジスタＱ256 およびＱ257 の各コ
レクタから差動出力信号電圧Ｖout+、Ｖout-が取り出さ
れる。

【０１６０】なお、図１以外の他の回路も、ｎｐｎトラ
ンジスタをｐｎｐトランジスタに置換することが可能で
ある。

【０１６１】＜第７実施例＞第７実施例として、図１１
（ｂ）に示すように、図１に示したＬＰＦを複数のＭＯ
Ｓトランジスタで再構成したフィルタ回路を示す。ここ
では、ｐチャネルＭＯＳが用いられている。

【０１６２】即ち、図１１（ｂ）において、トランジス
タＱ265 およびＱ266 は、互いのソース・ゲートが接続
されており、各ソースに対応してトランジスタＱ261 お
よびＱ262 の各ドレインが接続されており、各ソース間
に容量Ｃ260 が接続され、各ドレイン間に容量Ｃ261 が
接続されている。

【０１６３】前記トランジスタＱ261 のゲート・ソース
およびＱ262 のゲート・ソースおよびトランジスタＱ26
3 、Ｑ264 のソースは所定の電圧ノードに共通に接続さ
れている。

【０１６４】そして、前記トランジスタＱ265 およびＱ
266 の各ドレインには対応してトランジスタＱ267 およ
びＱ268 のソースが接続され、このトランジスタＱ267
およびＱ268 の各ドレインは共通に定電流源Ｉ260 に接
続されている。

【０１６５】さらに、前記トランジスタＱ265 およびＱ
266 の各ソースに対応してトランジスタＱ264 およびＱ
263 の各ゲートが接続されており、このトランジスタＱ
264およびＱ263 は、各ソースが所定の電圧ノードに共
通に接続され、各ドレインとＧＮＤとの間に対応して定
電流源Ｉ261 およびＩ262 が接続されている。

【０１６６】そして、前記トランジスタＱ267 および26
8 の各ゲートに対応して差動入力信号電圧Ｖin+ 、Ｖin
- が入力し、前記トランジスタＱ263 およびＱ264 の各
コレクタから差動出力信号電圧Ｖout+、Ｖout-が取り出
される。

【０１６７】なお、図１以外の他の回路についても、バ
イポーラトランジスタをＭＯＳトランジスタに置換する
ことが可能である。

【０１６８】＜第８実施例＞第８実施例として、図１２
（ａ）、（ｂ）に示すように、図１（ａ）に示したＬＰ
Ｆをｎｐｎトランジスタとｐｎｐトランジスタとの組み
あわせにより再構成したフィルタ回路を示す。

【０１６９】即ち、図１２（ａ）において、ｎｐｎトラ
ンジスタＱ270 およびＱ271 は互いのベース・コレクタ
が交差接続されており、各コレクタ間に容量Ｃ270 が接
続され、各エミッタ間に容量Ｃ271 が接続されている。

【０１７０】前記トランジスタＱ270 およびＱ271 の各
エミッタとＧＮＤとの間に対応して定電流源Ｉ272 およ
びＩ273 が接続されている。

【０１７１】そして、前記トランジスタＱ270 およびＱ
271 の各ベースは対応して定電流源Ｉ270 およびＩ271
が接続されるとともにｐｎｐトランジスタＱ272 および
Ｑ273 の各エミッタに接続されており、このトランジス
タＱ272 およびＱ273 の各コレクタは接地されている。

【０１７２】そして、前記トランジスタＱ272 および27
3 の各ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin
- が入力し、前記トランジスタＱ270 およびＱ271 の各
エミッタから差動出力信号電圧Ｖout+、Ｖout-が取り出
される。

【０１７３】一方、図１２（ｂ）に示す回路は、図１２
（ａ）中のｎｐｎトランジスタおよびｐｎｐトランジス
タを対応してｐｎｐトランジスタおよびｎｐｎトランジ
スタに置き換えたものであり、動作自体は全く同じであ
る。

【０１７４】即ち、図１２（ｂ）において、ｐｎｐトラ
ンジスタＱ282 およびＱ283 は互いのベース・コレクタ
が交差接続されており、各エミッタ間に容量Ｃ280 が接
続され、各コレクタ間に容量Ｃ281 が接続されている。

【０１７５】前記トランジスタＱ280 およびＱ281 の各
エミッタと所定の電圧ノードとの間に対応して定電流源
Ｉ280 およびＩ281 が接続されている。

【０１７６】そして、前記トランジスタＱ280 およびＱ
281 の各ベースは対応して定電流源Ｉ282 およびＩ283
が接続されるとともにｎｐｎトランジスタＱ280 および
Ｑ281 の各エミッタに接続されており、このトランジス
タＱ280 およびＱ281 の各コレクタは所定の電圧ノード
に接続されている。

【０１７７】そして、前記トランジスタＱ280 およびＱ
281 の各ベースに対応して差動入力信号電圧Ｖin+ 、Ｖ
in- が入力し、前記トランジスタＱ282 およびＱ283 の
各エミッタから差動出力信号電圧Ｖout+、Ｖout-が取り
出される上記第８実施例のフィルタ回路によれば、入力
のＤＣ電圧と出力のＤＣ電圧とが等しくなり、低い電圧
で動作させることが可能となる。

【０１７８】なお、図１１（ｂ）を参照して前述した第
７実施例に示したフィルタ回路についても、ＭＯＳトラ
ンジスタとしてｎチャネルＭＯＳとｐチャネルＭＯＳと
を組み合わせてフィルタ回路を構成することが可能であ
る。

【０１７９】さらに、前記各実施例のフィルタ回路を、
ＭＯＳトランジスタとバイポーラトランジスタとの組み
合せてにより再構成しても同様の特性を得ることができ
る。＜第９実施例＞第９実施例として、複数のｎｐｎトラン
ジスタ、複数の容量および複数の抵抗を用いて構成され
たオールパスフィルタ（ＡＰＦ）の回路例を図１３に示
す。

【０１８０】即ち、図１３に示すオールパスフィルタに
おいて、トランジスタＱ５およびＱ６は、コレクタがＶ
ccノードに接続され、ベースにバイアス電圧ＶＢが印加
されている。

【０１８１】トランジスタＱ３およびＱ４は、各コレク
タが対応して前記トランジスタＱ５およびＱ６の各エミ
ッタに接続され、互いのベース・コレクタが交差接続さ
れており、各コレクタ間に容量Ｃ２が接続され、各エミ
ッタ間に容量Ｃ１が接続されている。

【０１８２】差動対をなす入力トランジスタＱ１および
Ｑ２は、エミッタ共通接続ノードと接地ノードとの間に
第１の定電流源131 が接続され、各コレクタが対応して
前記トランジスタＱ３およびＱ４の各エミッタに接続さ
れている。

【０１８３】さらに、トランジスタＱ１１は、コレクタ
がＶccノードに接続され、ベースに前記バイアス電圧Ｖ
Ｂが印加されている。そして、差動対をなす入力トラン
ジスタＱ９およびＱ１０は、エミッタ共通接続ノードと
接地ノードとの間に第２の定電流源132 が接続され、各
コレクタが対応して抵抗ＲＣを介して前記トランジスタ
Ｑ１１のエミッタに共通に接続されている。

【０１８４】さらに、差動対をなすトランジスタＱ７お
よびＱ８は、各ベースが対応して前記トランジスタＱ１
およびＱ２の各コレクタに接続され、各コレクタが対応
して前記Ｑ９およびＱ１０の各コレクタに接続され、エ
ミッタ共通接続ノードと接地ノードとの間に第３の定電
流源133 が接続されている。この場合、第１の定電流源
131 および第２の定電流源132 の電流はそれぞれＩ、第
３の定電流源133 の電流はＩ×２に設定される。

【０１８５】そして、前記差動対をなす入力トランジス
タＱ１およびＱ２の各ベースに対応して差動入力信号Ｖ
in+ 、Ｖin- が入力するとともに、前記差動対をなす入
力トランジスタＱ９およびＱ１０の各ベースに対応して
差動入力信号Ｖin+ 、Ｖin-が入力し、前記トランジス
タＱ９およびＱ１０の各コレクタ間から出力信号ＯＵＴ
が取り出される。

【０１８６】図１３の回路の出力信号ＯＵＴは、次式
（１６）で示される。

【０１８７】

【数１３】

【０１８８】＜図７（ｃ）の変形例＞図１４は、図７
（ｃ）に示したブーストフィルタを変形した回路例を示
しており、図７（ｃ）中と同一部分には同一符号を付し
ている。

【０１８９】即ち、図１４に示すブーストフィルタは、
図７（ｃ）に示したブーストフィルタと比べて、トラン
ジスタＱ150 、Ｑ151 の各コレクタを所定の電源電位Ｖ
CCに接続し、トランジスタＱ152 、Ｑ153 の各エミッタ
間の容量Ｃ151 を省略し、上記トランジスタＱ152 、Ｑ
153 の各エミッタに対応して容量Ｃ152 、Ｃ153 を介し
て差動入力信号ＩＮを印加し、上記トランジスタＱ152
、Ｑ153 の各エミッタから出力信号ＯＵＴを取り出す
ように変更したものである。なお、容量Ｃ152 、Ｃ153
の大きさは、前記容量Ｃ151 の２倍に設定される。

【０１９０】図１４の回路の出力信号ＯＵＴは、次式
（１７）で示される。

【０１９１】

【数１４】

【０１９２】＜図６（ｂ）の変形例＞図１５は、図６
（ｂ）に示したＨＰＦの変形例を示しており、図６
（ｂ）中と同一部分には同一符号を付している。

【０１９３】即ち、図１５に示すＨＰＦは、図６（ｂ）
に示したＨＰＦと比べて、トランジスタＱ120 、Ｑ122
の各ベースに定電圧源Ｖ150 の正極端を接続し、トラン
ジスタＱ122 、Ｑ123 の各コレクタに対応して差動対を
なすｎｐｎトランジスタＱ125 、Ｑ124 の各コレクタを
追加接続し、この差動対トランジスタＱ125 、Ｑ124の
エミッタ共通ノードと接地ノードとの間に定電流源Ｉ12
2 を接続し、上記差動対トランジスタＱ125 、Ｑ124 の
各ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin- を
入力するように変更したものである。

【０１９４】このような構成により、より低い電源電圧
による動作が可能になる。

【０１９５】＜図６（ａ）の変形例＞図１６（ａ）は、
図６（ａ）に示した回路の差動出力信号電流Ｉout+、Ｉ
out-の取り出し位置を変形した回路例を示しており、図
６（ａ）中と同一部分には同一符号を付している。

【０１９６】即ち、図１６（ａ）に示す回路は、図６
（ａ）に示した回路と比べて、トランジスタＱ112 、Ｑ
113 の各ベースに対応してｎｐｎトランジスタＱ114 、
Ｑ115の各ベースを追加接続し、このトランジスタＱ114
、Ｑ115 の各エミッタを対応して前記トランジスタＱ1
12 、Ｑ113 の各エミッタに接続し、上記トランジスタ
Ｑ114 、Ｑ115 の各コレクタを電流出力端子とするよう
に変更したものである。

【０１９７】＜図６（ｂ）の変形例＞図１６（ｂ）は、
図６（ｂ）に示した回路の差動出力信号電流Ｉout+、Ｉ
out-の取り出し位置を変形した回路例を示しており、図
６（ｂ）中と同一部分には同一符号を付している。

【０１９８】即ち、図１６（ｂ）に示す回路は、図６
（ｂ）に示した回路と比べて、トランジスタＱ122 、Ｑ
123 の各ベースに対応してｎｐｎトランジスタＱ124 、
Ｑ125の各ベースを追加接続し、このトランジスタＱ124
、Ｑ125 の各エミッタを対応して前記トランジスタＱ1
22 、Ｑ123 の各エミッタに接続し、上記トランジスタ
Ｑ124 、Ｑ125 の各コレクタを電流出力端子とするよう
に変更したものである。

【０１９９】＜図７（ａ）の変形例＞図１６（ｃ）は、
図７（ａ）に示した回路の差動出力信号電流Ｉout+、Ｉ
out-の取り出し位置を変形した回路例を示しており、図
７（ａ）中と同一部分には同一符号を付している。

【０２００】即ち、図１６（ｃ）に示す回路は、図７
（ａ）に示した回路と比べて、容量Ｃ131 、Ｃ132 の一
端側に対応してｎｐｎトランジスタＱ134 、Ｑ135 の各
エミッタを追加接続し、このトランジスタＱ134 、Ｑ13
5 の各ベースに対応して差動入力信号電圧Ｖin+ 、Ｖin
- を入力し、上記トランジスタＱ134 、Ｑ135 の各コレ
クタを電流出力端子とするように変更したものである。

【０２０１】ここで、本発明の基本回路の種々の形態に
ついて纏めた。この際、図示の簡単化のために、図１
（ａ）中の信号帰還量調整用のトランジスタＱ５、Ｑ６
およびそれらのベースにバイアス電圧を印加するための
バイアス回路１０を除いた部分について、等価回路、伝
達関数および角周波数、選択度Ｑ、必要に応じて利得Ｋ
を図１７〜図３２に纏めて示した。

【０２０２】図１７〜図３２において、ＶCCは電源電
位、ＧＮＤは接地電位、ＶＢはバイアス電圧、ＩＮは入
力、ＯＵＴは出力である。

【０２０３】ここで、図１７〜図２４は、複数のｎｐｎ
トランジスタと複数の容量とを組み合わせて構成したフ
ィルタ回路を示しており、図２５〜図３２は、複数のｐ
チャネルＭＯＳトランジスタと複数の容量とを組み合わ
せて構成したフィルタ回路を示している。

【０２０４】

【発明の効果】請求項１〜５のいずれか１つに記載の発
明によれば、６個のトランジスタと、複数の容量の組み
合わせにより、任意のフィルタ特性を一つの回路構成で
実現でき、しかも、Ｑとｆｃを独立に設定することがで
きる。

【０２０５】また、素子数が大幅に減少することから回
路が極めて単純になる。これに伴い消費電力も減少し、
出力オフセット電圧も小さくなる。更に、寄生容量の影
響を減らすことができることから高い周波数でのフィル
タ特性を実現できる。

【０２０６】また、請求項６に記載の発明によれば、Ｌ
ＰＦを構成した場合、またはＬＰＦの特性を組み合わせ
てフィルタ回路を構成した場合の入力ダイナミックレン
ジを拡大することができ、結果としてＳ／Ｎを上げるこ
とができる。

【０２０７】また、請求項７に記載の発明によれば、Ｈ
ＰＦを構成した場合、またはＨＰＦの特性を組み合わせ
てフィルタ回路を構成した場合の入力ダイナミックレン
ジを拡大することができ、結果としてＳ／Ｎを上げるこ
とができる。

【０２０８】また、請求項８に記載の発明によれば、ノ
ッチフィルタあるいはブーストフィルタを構成した場合
の入力ダイナミックレンジを拡大することができ、結果
としてＳ／Ｎを上げることができる。

【０２０９】また、請求項９に記載の発明によれば、歪
みを抑えて出力ダイナミックレンジを拡大することがで
き、結果としてＳ／Ｎを上げることができる。

【０２１０】また、請求項１０および１１に記載の発明
によれば、入力ダイナミックレンジを簡単に拡大するこ
とができ、結果としてＳ／Ｎを上げることができる。

【０２１１】また、請求項１２に記載の発明によれば、
ＢＰＦを構成した場合、またはＢＰＦの特性を組み合わ
せてフィルタを構成した場合の入力ダイナミックレンジ
を拡大することができ、結果としてＳ／Ｎを上げること
ができる。

【０２１２】また、請求項１３に記載の発明によれば、
集積回路化のフィルタ回路に対して集積回路外部からの
制御入力に応じてＱを可変制御することができる。

【０２１３】また、請求項１４に記載の発明によれば、
フィルタ回路を構成する素子数を更に削減することがで
き、これに伴い消費電力も更に減少し、出力オフセット
電圧も更に小さくなる。

【０２１４】また、請求項１５に記載の発明によれば、
バイポーラトランジスタのみを用いて所望のフィルタ特
性を実現することができる。

【０２１５】また、請求項１６に記載の発明によれば、
ＭＯＳトランジスタを用いてバイポーラトランジスタを
用いた場合と同様の効果を得ることができる。

【０２１６】また、請求項１７に記載の発明によれば、
バイポーラトランジスタとＭＯＳトランジスタとを組み
合せることにより、最適な特性のデバイスを実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＬＰＦを示す
回路図およびその等価回路図。

【図２】図１のＬＰＦのシミュレーションによる周波数
特性を示す図。

【図３】本発明の第２の実施の形態に係るＬＰＦを示す
回路図。

【図４】本発明の第１実施例に係るＬＰＦを示す回路
図。

【図５】本発明の第２実施例に係る入出力ダイナミック
レンジを拡大した二次のＬＰＦを示す回路図。

【図６】本発明の第３実施例に係るＬＰＦおよびＨＰＦ
を示す回路図。

【図７】本発明の第３実施例に係るＢＰＦ、ノッチフィ
ルタおよびブーストフィルタを示す回路図。

【図８】本発明の第４実施例に係るＬＰＦ、ＨＰＦおよ
びＢＰＦを示す回路図。

【図９】本発明の第４実施例に係るノッチフィルタおよ
びブーストフィルタを示す回路図。

【図１０】本発明の第５実施実施例に係るフィルタ回路
を示す回路図。

【図１１】本発明の第６実施例に係るフィルタ回路およ
び第７実施例に係るフィルタ回路を示す回路図。

【図１２】本発明の第８実施例に係るフィルタ回路を示
す回路図。

【図１３】本発明の第９実施例に係るオールパスフィル
タを示す回路図。

【図１４】図５（ｃ）に示したブーストフィルタを電圧
出力の形式に変形した回路例を示す回路図。

【図１５】図６（ｂ）に示したＨＰＦの変形例を示す回
路図。

【図１６】図６（ａ）、（ｂ）および図７（ａ）に示し
た回路の差動出力信号電流Ｉout+、Ｉout-の取り出し位
置を変形した回路例を示す回路図。

【図１７】本発明のフィルタ回路として複数のｎｐｎト
ランジスタと複数の容量とを組み合わせて構成した基本
回路の一例について等価回路、伝達関数を示す図。

【図１８】図１７とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図１９】図１８とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２０】図１９とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２１】図２０とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２２】図２１とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２３】図２２とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２４】図２３とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２５】本発明のフィルタ回路として複数のｐＭＯＳ
トランジスタと複数の容量とを組み合わせて構成した基
本回路の一例について等価回路、伝達関数を示す図。

【図２６】図２５とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２７】図２６とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２８】図２７とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図２９】図２８とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図３０】図２９とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図３１】図３０とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図３２】図３２とは別の基本回路の一例について等価
回路、伝達関数を示す図。

【図３３】従来のフィルタ回路の構成の一例を示す図で
ある。

【図３４】現在提案されているフィルタ回路を示す回路
図およびその等価回路図。

【符号の説明】

Ｑ１〜Ｑ９…ｎｐｎトランジスタ、Ｃ１、Ｃ２…容量、Ｉ１、Ｉ２…定電流源、Ｖin+ 、Ｖin- …差動入力信号電圧、Ｖout+、Ｖout-…差動出力信号電圧、１０…バイアス回路。

Claims

【特許請求の範囲】

【請求項１】第１電極、第２電極および制御電極を有
する第１のトランジスタと、前記第１のトランジスタの第２電極に第１電極が接続さ
れた第２のトランジスタと、前記第２のトランジスタの制御電極に第２電極が接続さ
れた第３のトランジスタと、前記第３のトランジスタの第２電極に第１電極が接続さ
れ、前記第２のトランジスタに対して互いの制御電極・
第１電極が交差接続された第４のトランジスタと、前記第２のトランジスタと第４のトランジスタの各第１
電極間および実質的に前記第２のトランジスタと第４の
トランジスタの各第２電極間に接続された容量と、前記第２のトランジスタの第１電極、第２電極に各対応
して第１電極、第２電極が接続され、制御電極にバイア
ス電圧が印加される第１の信号帰還量調整用トランジス
タと、前記第４のトランジスタの第１電極、第２電極に各対応
して第１電極、第２電極が接続され、制御電極に前記第
１の信号帰還量調整用トランジスタと同じバイアス電圧
が印加される第２の信号帰還量調整用トランジスタとを
具備することを特徴とするフィルタ回路。
【請求項２】請求項１記載のフィルタ回路において、前記容量は、前記第２のトランジスタおよび第４のトランジスタの各
第１電極間に接続された第１の容量と、前記第２のトラ
ンジスタおよび第４のトランジスタの各第２電極間に接
続された第２の容量とを具備することを特徴とするフィ
ルタ回路。
【請求項３】請求項１または２記載のフィルタ回路に
おいて、前記第２のトランジスタの第２電極に接続された第１の
定電流源と、前記第４のトランジスタの第２電極に接続
された第２の定電流源とをさらに具備し、前記第２のトランジスタおよび前記第４のトランジスタ
の第２電極を電流入力とし、前記第１のトランジスタま
たは前記第３のトランジスタの第１電極を電流出力と
し、または前記第２のトランジスタまたは前記第４のト
ランジスタの制御電極を電圧出力としたことを特徴とす
るフィルタ回路。
【請求項４】請求項１または２記載のフィルタ回路に
おいて、前記第２のトランジスタの第２電極に接続された第１の
定電流源と、前記第４のトランジスタの第２電極に接続
された第２の定電流源とをさらに具備し、前記第１のトランジスタおよび前記第３のトランジスタ
の制御電極を電圧入力とし、前記第１のトランジスタま
たは前記第３のトランジスタの第１電極を電流出力とし
たことを特徴とするフィルタ回路。
【請求項５】請求項１または２記載のフィルタ回路に
おいて、前記第２のトランジスタおよび前記第４のトランジスタ
の第２電極を電流入力とし、前記第１のトランジスタお
よび前記第３のトランジスタの制御電極を電圧入力と
し、前記第１のトランジスタおよび前記第３のトランジ
スタの第１電極を電流出力としたことを特徴とするフィ
ルタ回路。
【請求項６】請求項１または２記載のフィルタ回路に
おいて、第１電極が前記第２のトランジスタの第２電極に接続さ
れた第５のトランジスタと、第１電極が前記第４のトランジスタの第２電極に接続さ
れた第６のトランジスタと、前記第５のトランジスタまたは前記第６のトランジスタ
の第２電極間に接続された抵抗とをさらに具備し、前記第５のトランジスタまたは前記第６のトランジスタ
の制御電極を電圧入力としたことを特徴とするフィルタ
回路。
【請求項７】請求項１または２記載のフィルタ回路に
おいて、第２電極が前記第１のトランジスタの制御電極に接続さ
れた第５のトランジスタと、第１電極が前記第１のトランジスタの制御電極に接続さ
れた第６のトランジスタと、第２電極が前記第３のトランジスタの制御電極に接続さ
れた第７のトランジスタと、第１電極が前記第３のトランジスタの制御電極に接続さ
れた第８のトランジスタと、前記第５のトランジスタの制御電極と、前記第７のトラ
ンジスタの制御電極に接続された定電圧源と、前記第６のトランジスタおよび前記第８のトランジスタ
の第２電極間に接続された抵抗とをさらに具備し、前記第６のトランジスタおよび前記第８のトランジスタ
の制御電極を電圧入力とし、前記第１のトランジスタま
たは前記第３のトランジスタの第２電極を電流出力とし
たことを特徴とするフィルタ回路。
【請求項８】請求項１または２記載のフィルタ回路に
おいて、第２電極が前記第３のトランジスタの制御電極に接続さ
れた第５のトランジスタと、第１電極が前記第３のトランジスタの制御電極に接続さ
れた第６のトランジスタと、第２電極が前記第１のトランジスタの制御電極に接続さ
れた第７のトランジスタと、第１電極が前記第１のトランジスタの制御電極に接続さ
れた第８のトランジスタと、前記第５のトランジスタおよび前記第７のトランジスタ
の制御電極に接続された定電圧源と、前記第６のトランジスタおよび前記第８のトランジスタ
の第２電極間に接続された第１の抵抗と、制御電極が前記第６のトランジスタの制御電極に接続さ
れ、第１電極が前記第２のトランジスタの第２電極に接
続された第９のトランジスタと、制御電極が前記第８のトランジスタの制御電極に接続さ
れ、第１電極が前記第４のトランジスタの第２電極に接
続された第１０のトランジスタと、前記第９のトランジスタおよび前記第１０のトランジス
タの第２電極間に接続された第２の抵抗とをさらに具備
し、前記第６のトランジスタおよび前記第９のトランジスタ
の制御電極を第１の電圧入力とし、前記第８のトランジ
スタおよび前記第１０のトランジスタの制御電極を第２
の電圧入力としたことを特徴とするフィルタ回路。
【請求項９】請求項１または２記載のフィルタ回路に
おいて、前記第１のトランジスタの第１電極に接続された第１の
抵抗と、第２電極がこの第１の抵抗の他端に接続された第５のト
ランジスタと、前記第３のトランジスタの第１電極に接続された第２の
抵抗と、第２電極がこの第２の抵抗の他端に接続された第６のト
ランジスタと、前記第５のトランジスタの制御電極および第１電極と、
前記第６のトランジスタの制御電極および第１電極に接
続された定電圧源とをさらに具備し、前記第１のトランジスタの第１電極を電圧出力とし、前
記第３のトランジスタの第１電極を前記電圧出力の反転
出力としたことを特徴とするフィルタ回路。
【請求項１０】請求項１または２記載のフィルタ回路
において、前記第１のトランジスタの第１電極に接続された第１の
抵抗と、前記第３のトランジスタの第１電極に接続された第２の
抵抗と、前記第１の抵抗の他端と、前記第２の抵抗の他端に接続
された定電圧源とをさらに具備し、前記第１のトランジスタの第１電極を電圧出力とし、前
記第３のトランジスタの第１電極を前記電圧出力の反転
出力としたことを特徴とする請求項１記載のフィルタ回
路。
【請求項１１】請求項１または２記載のフィルタ回路
において、第１電極が前記第２のトランジスタの第２電極に接続さ
れた第５のトランジスタと、第１電極が前記第４のトランジスタの第２電極に接続さ
れた第６のトランジスタと、前記第５のトランジスタおよび前記第６のトランジスタ
の各第２電極間に接続された第１の抵抗と、前記第５のトランジスタの第２電極に接続された第１の
定電流源と、前記第６のトランジスタの第２電極に接続された第２の
定電流源と、前記第１のトランジスタの第１電極に接続された第２の
抵抗と、第２電極がこの第２の抵抗の他端に接続された第７のト
ランジスタと、前記第３のトランジスタの第１電極に接続された第３の
抵抗と、第２電極がこの第３の抵抗の他端に接続された第８のト
ランジスタと、前記第７のトランジスタの制御電極および第１電極と、
前記第８のトランジスタの制御電極および第１電極に接
続された定電圧源と、前記第１のトランジスタの第１電極に制御電極が接続さ
れた第９のトランジスタと、前記第３のトランジスタの第１電極に制御電極が接続さ
れた第１０のトランジスタと、第１電極および制御電極が前記第９のトランジスタの第
２電極に接続された第１１のトランジスタと、第１電極および制御電極が前記第１０のトランジスタの
第２電極に接続された第１２のトランジスタと、前記第１１のトランジスタの第２電極に接続された第３
の定電流源と、前記第１２のトランジスタの第２電極に接続された第４
の定電流源とをさらに具備し、前記第５のトランジスタおよび前記第６のトランジスタ
の制御電極を電圧入力とし、前記第１１のトランジスタ
および前記第１２のトランジスタの第２電極を電圧出力
としたことを特徴とするフィルタ回路。
【請求項１２】第１電極、第２電極および制御電極を
有する第１のトランジスタと、第１電極がこの第１のトランジスタの第２電極に接続さ
れた第２のトランジスタと、第２電極が前記第２のトランジスタの制御電極に接続さ
れた第３のトランジスタと、第１電極が前記第３のトランジスタの第２電極と、前記
第２のトランジスタの制御電極に接続され、制御電極が
前記第１のトランジスタの第２電極と、前記第２のトラ
ンジスタの第１電極に接続された第４のトランジスタ
と、前記第１のトランジスタと前記第３のトランジスタの第
２電極間に接続された第１の容量と、前記第２のトランジスタの第２電極に接続された第２の
容量と、前記第４のトランジスタの第２電極に接続された第３の
容量と、第２電極が前記第２の容量の他端に接続された第５のト
ランジスタと、第１電極が前記第２の容量の他端に接続された第６のト
ランジスタと、第２電極が前記第３の容量の他端に接続された第７のト
ランジスタと、第１電極が前記第３の容量の他端に接続された第８のト
ランジスタと、前記第５および第７のトランジスタの制御電極に接続さ
れた定電圧源と、前記第６のトランジスタおよび前記第８のトランジスタ
の第２電極間に接続された第１の抵抗とを具備し、前記第６のトランジスタおよび前記第８のトランジスタ
の制御電極を電圧入力とし、前記第１のトランジスタま
たは前記第３のトランジスタの第１電極を電圧出力とし
たことを特徴とするフィルタ回路。
【請求項１３】請求項１乃至１２のいずれか１つに記
載のフィルタ回路において、前記バイアス電圧は、外部制御入力に応じて制御される
ことを特徴とするフィルタ回路。
【請求項１４】請求項１乃至１３のいずれか１つに記
載のフィルタ回路において、前記フィルタ回路を複数個、縦列接続したことを特徴と
するフィルタ回路。
【請求項１５】請求項１乃至１４のいずれか１つに記
載のフィルタ回路において、前記トランジスタは、第１電極に相当するコレクタ、第
２電極に相当するエミッタ、制御電極に相当するベース
を有するバイポーラトランジスタであることを特徴とす
るフィルタ回路。
【請求項１６】請求項１乃至１４のいずれか１つに記
載のフィルタ回路において、前記トランジスタは、第１電極に相当するソース、第２
電極に相当するドレイン、制御電極に相当するゲートを
有するＭＯＳトランジスタであることを特徴とするフィ
ルタ回路。
【請求項１７】請求項１乃至１４のいずれか１つに記
載のフィルタ回路において、前記トランジスタの一部は、第１電極に相当するコレク
タ、第２電極に相当するエミッタ、制御電極に相当する
ベースを有するバイポーラトランジスタであり、残りの
トランジスタは、第１電極に相当するソース、第２電極
に相当するドレイン、制御電極に相当するゲートを有す
るＭＯＳトランジスタであることを特徴とするフィルタ
回路。