JP2006121714A - 帯域幅を改良したキャパシタンス乗算回路 - Google Patents

Abstract

【課題】高い周波数でも容量性を維持できる帯域幅を改良したキャパシタンス乗算器を得る。
【解決手段】フィルター回路やループ周波数補償回路などのように、より大きなキャパシタンス値が必要な場合に、必要なダイエリアを縮小できるモノリシックキャパシタンス乗算回路である。電流ミラー/カスケード装置構成によって、乗算コンデンサーの実効直列抵抗を低減する。この結果、乗算回路トポロジーが、従来のキャパシタンス乗算回路よりも帯域幅を改良する。
【選択図】図２

Description

本発明は、ＡＣフィルタリングやＡＣ補償分野で使用されるコンデンサーの見かけサイズを拡大する機能をもつモノリシック回路技術に関する。

集積回路を設計する場合、比較的大きなキャパシタンスを利用して所望の回路性能を実現することが多い。例えば、位相同期ループや線形スイッチモードのボルテージ・レギュレーターに見られるフィードバックループを安定化するために、ループゲインに低周波ゼロを設定すると、位相余裕を強化でき、かつ過渡応答を改善できる。具体的なループ分割周波数や回路のインピーダンスレベルに応じて、数十ｐｉｃｏｆａｒａｄかそれ以上の大きなキャパシタンス値が必要なこともある。

都合の悪いことに、これらコンデンサーを構成するさいに、かなりのダイ・エリア（ｄｉｅ ａｒｅａ）が発生することがある。一部の０．６ｕＭのＣＭＯＳプロセスでは、ポリ-ポリコンデンサーは１ｐｉｃｏｆａｒａｄキャパシタンスにつき約８００μＭ^２を必要とする場合がある。あるいは、より大きなコンデンサーをダイ外部に設置することも可能であるが、応用レベルでピンアウト（ｐｉｎ−ｏｕｔ）が増大することがあり、また都合も悪くなる。

これらの場合、より小さなモノリシックキャパシタンスが、より大きなコンデンサーの電流特性、□Ｖ/□Ｔ特性をもつようにみえるキャパシタンス乗算回路が有効と考えられる。チップ面積が小さくなると、ＩＣコストを削減でき、あるいはダイに他の回路を配設できる領域を実現できる。あるいは、これら両者を実現できる。

キャパシタンス乗算回路は公知である。ＵＳＰ５，９００，７７１、ＵＳＰ６，０８４，４７５には、基本的な電流ミラー法を利用したバイポーラキャパシタンス乗算器およびＣＭＯＳキャパシタンス乗算器の両者が開示されている。これら公報によれば、容量性電流を加算し、ミラー構造体の入力側として機能するダイオード接続装置（バイポーラ式でＭＯＳまたはＣＢ上で連結したゲート・ドレイン）に直接入力するように回路トポロジーを構成する。

周波数応答の点からみて、これら公知のミラー式方法の場合、センサーパスの直列抵抗が帯域幅を制限する。周波数が高くなると、この制限があるため、回路が所望の容量性挙動を示さずに抵抗性を示すと考えられる。ＡＣポール-ゼロ応答の点からみた場合、直列抵抗によってゼロが挿入されるが、これは故意ではない。従って、これら乗算器を利用したフィルター/コンペンセーター網の範囲および性能がかなり制限されることになる。
ＵＳＰ５，９００，７７１ ＵＳＰ６，０８４，４７５

対照的に、本発明では、容量性電流を加算し、２つのトランジスタのソース-ドレイン接続によって形成した仮想ノードに入力するカスケード式電流加算トポロジーを利用する。この構成では、電流センサーパスの直列抵抗を減らすことができる。この結果、本発明の乗算器電流は、従来のミラー式方法で可能な周波数よりも高い周波数でも容量性を維持できる。この属性は、キャパシタンス乗算器を利用することができるフィルター/コンペンセーター網の性能に有利である。特に、実現できる広い帯域幅によって、設計自由度が高くなる。即ち、ゼロ周波数がより高くなり、時には臨界的範囲を超えることがあるからである。

本発明の以下に説明する好適な実施態様のキャパシタンス乗算回路は、２つの外部ノード（出力ノードおよびリターンノード）を有する。これら２つの外部ノードの間で、回路が、第１端子を出力ノードに接続し、第２端子を回路の第１内部ノードに接続したコンデンサーの見かけサイズを電気的に乗算する。

第１内部端子をコンデンサーの第２端子に接続するとともに、第１ＭＯＳトランジスタドレイン端子および第２ＭＯＳトランジスタソース端子に接続する。また、第２内部ノードで、第１ＭＯＳトランジスタのゲートを第２ＭＯＳトランジスタのドレイン端子に接続する。さらに、第３ＭＯＳトランジスタのゲート端子を外部バイアス電流源の第１端子とともに第２内部ノードに接続する。そして、第３ＭＯＳトランジスタのドレイン/ソース端子をそれぞれ出力ノードとリターンノードとの間に接続する。

本発明の回路によるキャパシタンス乗算の量は、第１トランジスタおよび第２トランジスタの物理的サイズを表す、１より大きい比率ファクターＫによって設定する。即ち、第３トランジスタは、第１トランジスタのＫ倍である。

図１について説明する。図示の回路は、従来のキャパシタンス乗算回路１０である。この回路は、電流源Ｉｂによってバイアスする。電流源Ｉｂからの直流は、ダイオード接続トランジスタＱｎ１に流れ、これによってノード１に動作電圧を設定する。トランジスタＱｎ２のドレイン端子は、Ｑｎ２がピンチオフ領域で動作するようにバイアスする。ファクターＫがＱｎ１に対するＱｎ２のサイズ比率を表す。Ｋについては、１より大きい正の数字とする。

これら動作条件を素子Ｑｎ１およびＱｎ２に設定した状態で、図３ａに示す小さな信号モデルを応用して、回路１０の帯域幅性能を評価する。なお、Ｉ＿ＣｉはコンデンサーＣｉの電流を示す。

図２について説明すると、本発明によるキャパシタンス乗算回路２０を詳細に示す図である。この回路は、電流源Ｉｂによってバイアスする。電流源Ｉｂから直流電流がトランジスタＱｎ＿ｃａｓおよびＱｎ１に流れ、これによってノード２３に動作電圧を設定する。Ｑｎ＿cａｓのゲート端子の電圧レベルＶｂが、ノード２１の動作点を設定する。ノード２１および２３の電圧レベルは、両トランジスタＱｎ２１およびＱｎ＿ｃａｓが線形（ピンチオフ）領域で動作するように設定する。また、トランジスタＱｎ２２のドレイン端子は、Ｑｎ２２もピンチオフ領域で動作するようにバイアスする。

トランジスタＱｎ１、Ｑｎ２、Ｑｎ＿ｃａｓに対してこれら動作条件を設定した状態で、図３ｂに示す小さな信号モデルを応用して回路２０のキャパシタンス乗算性能を評価できる。

図３ａおよび３ｂ両図面のモデルの重要な属性は、直列抵抗Ｒｓである。図１の従来回路例の場合、抵抗Ｒｓは、ノード１に接続したＱｎ１のダイオード接続部によって導入する。図２の回路の場合、Ｒｓは、ノード２１を調べる実効抵抗である。

なお、以下の説明において、コンデンサーＣｉのインピーダンスは次式によって定義するものとする。

下記の５つの式は、パラメータＲｓが本発明のキャパシタンス乗算回路の帯域幅にどのように影響するかを示す式である。
図３ａおよび図３ｂについて説明すると、端子Ｃｘを調べるインピーダンスは次式によって表すことができる。

ＺＣｉがＲｓよりもかなり小さい低周波数では、このインピーダンスは次式によって近似できる。

この式は、次式

について端子Ｃｘを調べる実効キャパシタンスを与える。
従って、低周波数では、この回路が、実効的に、（Ｋ＋１）の乗算ファクターをもつキャパシタンス乗算回路になる。
ところが、ＲｓがＺＣｉよりかなり小さい周波数では、端子ＣｘへのインピーダンスＺＣｘは容量性よりも抵抗性を帯び、抵抗は次式で近似できる。

乗算回路の端子Ｃｘに見られるインピーダンス関数にゼロが生じるＺＣｉ＝Ｒｓでは、臨界周波数が存在する。なお、この周波数は、回路に関する帯域幅限界を表すということができる。このゼロの周波数は、次式で表すことができる。

上記の式から、図２のキャパシタンス乗算回路の帯域幅は、直列抵抗Ｒｓの低減によって拡張できる（Ｆｚを増大できる）。

図１の従来回路例の場合、Ｒｓは主にトランジスタＱｎ１のサイズおよびバイアス作用によって生成する。特に、Ｒｓ＝１／ｇｍ＿Ｑｎ１である。

Ｒｓの低減は、図１の回路の場合、トランジスタＱｎ１のサイズを大きくするか、ここに流れるバイアス電流Ｉｂを大きくすると、実現できるが、いずれの方法も、ダイエリアが広くなり、回路効率が低下する問題がある。これは、特に、ファクター１／ｇｍ＿Ｑｎ１がバイアス電流Ｉｂの増加量またはトランジスタＱｎ１の幅の平方根として小さくなるからである。

既に詳しく説明したように、本発明のキャパシタンス乗算回路は、抵抗Ｒｓを低減する手段を与えることによって、従来回路に固有な問題を起こさずに、回路の帯域幅を拡大できる。図２に示した回路のカスケードトポロジーの場合、抵抗Ｒｓは、ノード２３での電圧ゲインの結果として生じる。

図３ｂに示すように、Ｒｓの低減量は、ほぼ１／（ｇｍ＿ｎｃａｓ^＊Ｒｏ＿ｎｃａｓ）倍である。この結果として、具体的な用途では、帯域幅を８倍拡張できることになる。また、図２のトランジスタＱ＿ｎｃａｓが必要とするダイエリアのコストが低くなる。図２のキャパシタンス乗算回路によって実現することができる別な帯域幅拡大の作用効果は、固定バイアスレベルＶｂの代わりに、増幅器出力を利用してトランジスタＱ＿ｎｃａｓのゲートを駆動できることである。この増幅カスケード法の場合、増幅器が負のゲインを示し、ノード２２から入力を受け取る。増幅カスケード法では、さらに抵抗Ｒｓの値を低減でき、またさらに回路の帯域幅を拡大できる。

本発明回路の作用効果を説明するために、直列試験抵抗器をもつ電圧源を図１の従来回路の端子Ｃｘに、および図２の本発明回路の抵抗Ｃｘに接続して、シミュレーション試験回路を構成した。この場合、直列試験抵抗器の抵抗値は８８Ｋｏｈｍで、内部コンデンサーＣｉは１５ｐＦである。この試験構成では、キャパシタンス乗算回路をローパスフィルターの容量性要素として使用することによってローパスＲＦフィルターを構成する。また、シミュレーションでは、バイアス電流Ｉｂ、ミラートランジスタおよびコンデンサーＣｉの素子構成については、図１および図２の両回路と同様に維持した。

図４に、図１の従来回路に適用した場合の試験回路の周波数/位相応答曲線４１、４２を示すとともに、図２の回路が発生した周波数/応答曲線４３、４４を示す。これら二組の曲線の比較から、本発明によるキャパシタンス乗算回路の帯域幅拡張作用効果は明らかである。

図５に、補足電流加算増幅器の仮想ノードがＱｎ２２からソース電流を受け取るキャパシタンス乗算回路の一実施態様を示す。

また図６に、補足電流加算増幅器の仮想ノードがＱｎ２２およびＱｎ２１からソース電流を受け取るキャパシタンス乗算回路の別な実施態様を示す。図５および図６に示す回路の改良トポロジーによれば、増幅コンデンサーの低い側を設置しないほうが好ましい用途において大きな自由度を確保できる。いずれのトポロジーでも、乗算コンデンサーの両端子に流れる電流を活用することができる。

図１は,キャパシタンス乗算を利用する従来回路を示す概略図である。 図２は、本発明によるキャパシタンス乗算回路を示す概略図である。 図３ａおよび図３ｂは、それぞれ図１および図２に示した回路の小さな信号モデルを示す図である。 図４は、図１および図２の回路の周波数/位相応答曲線を示すグラフである。 図５は、加算増幅器を利用した、本発明の改良キャパシタンス乗算回路を示す概略図である。 図６は、図５の改良キャパシタンス乗算回路の別な実施態様を示す概略図である。

符号の説明

１０：従来回路、
Ｑｎ１、Ｑｎ２：トランジスタ、
２０：本発明回路、
ｌｂ：電流源、
Ｑｎ＿ｃａｓ、Ｑｎ１、Ｑｎ２：トランジスタ、
２１、２３：ノード、
Ｒｓ：抵抗、
Ｃｘ：端子、
４１、４２、４３、４４：周波数/応答曲線。

Claims (5)

1. 第１ＦＥＴ素子であって、この第１ＦＥＴ素子のゲート端子をバイアス電圧源に接続した第１ＦＥＴ素子、
   動作電圧源と第１ＦＥＴ素子のドレイン端子との間に接続した電流源、
   第１ＦＥＴ素子にカスケード接続した第２ＦＥＴ素子、
   第３ＦＥＴ素子、
   第２ＦＥＴ素子と第３ＦＥＴとのドレイン端子間に接続したコンデンサー、
   第１ＦＥＴ素子のソース端子と、第２ＦＥＴ素子の上記ドレイン端子と、および上記コンデンサーから流れる容量性電流をバイアス電流で加算し、得られた全電流を第２ＦＥＴ素子の上記ドレイン端子に流す上記コンデンサーの一方のコンデンサープレートとの接続部に形成した電流加算ノード、
   上記電流源と、第２ＦＥＴ素子のゲート端子と、および第３ＦＥＴ素子のゲート端子との接続部に形成した制御ノード、および
   第３ＦＥＴ素子のドレイン端子および上記コンデンサーの他方のコンデンサープレートの接続部に形成した出力ノードを有することを特徴とするモノリシックキャパシタンス乗算回路。
   
2. 第３ＦＥＴのサイズパラメータが、第２ＦＥＴの対応するサイズパラメータよりも大きい請求項１記載のキャパシタンス乗算回路。
   
3. 上記サイズパラメータが、ＦＥＴチャンネル幅とＦＥＴチャンネル長さとの商である請求項２記載のキャパシタンス乗算回路。
   
4. さらに、第３ＦＥＴ素子のソース端子に電流加算ノードを接続した増幅回路を有する請求項１記載のキャパシタンス乗算回路。
   
5. さらに、第２ＦＥＴ素子および第３ＦＥＴ素子ぞれぞれのソース端子に電流加算ノードを接続した増幅回路を有する請求項１記載のキャパシタンス乗算回路。
   

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