JP2011182266A - 差動信号受信回路及び半導体装置 - Google Patents

Abstract

【課題】寄生容量を少なくし、動作の高速性を妨げることなく、差動対間のインピーダンスを調整可能にした差動信号受信回路、及び差動信号受信回路を備える半導体装置を提供する。
【解決手段】一対の差動信号が入力する第１、第２の差動トランジスタと、第１、第２の差動トランジスタの出力端子にそれぞれ接続された負荷回路と、第１、第２の差動トランジスタの電源端子に接続された電流源回路と、第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子との間に接続されたインピーダンス調整回路及びスイッチトランジスタと、を備える差動信号受信回路であって、スイッチトランジスタは、差動信号受信回路に供給される電源電圧より高電圧になる信号が印加されて導通、非導通が制御される。
【選択図】図１

Description

本発明は、差動信号受信回路及び半導体装置に関する。特に、差動対間のインピーダンスを調整可能にした差動信号受信回路及びその差動信号受信回路を備えた半導体装置に関する。

半導体集積回路を用いるシステムの高機能化、高速化に伴って、半導体集積回路が他の半導体集積回路と伝送線路を介して行う信号の通信速度も高速化している。特に、１ＧＢＰＳ（１Ｇｂｉｔ／ｓｅｃ）を超えるような高速な信号の送受信の方法としては、従来のシングルエンドの信号によるインタフェースに代えて、差動信号によるインタフェースが注目を集めている。例えば、パーソナルコンピュータ関連の高速インタフェースの規格としても、ＰＣＩ−ｅｘｐｒｅｓｓやＳｅｒｉａｌ ＡＴＡなどの差動信号を用いるインタフェース規格が定められて来ている。従来のシングルエンドの信号に代えて差動信号を用いることにより、同相ノイズの影響を受けないので、振幅を小さくすることができ、データを高速に伝送することが可能となる。また、振幅を小さくすることにより、消費電力を少なくし、ＥＭＩの発生を少なくする効果もある。

この様な差動信号の受信には、差動信号受信回路が必要となる。差動信号受信回路では、伝送回路の伝送ロスやクロストーク等によって振幅やジッタ成分が様々な状況で入力されるので、線形性を持った差動信号ゲイン調整回路が必要になる。一般に差動信号を増幅する回路では、差動対の電源端子（ＭＯＳトランジスタを用いる場合はソース）間の抵抗値を制御することにより、ゲイン調整を行うことができることが、知られている。

特許文献１には、従来の差動信号受信回路において、差動対の電源端子（差動トランジスタのソース）間に可変インピーダンスを接続し、可変インピーダンス値を可変制御することで差動信号アンプのゲインを可変にする可変ゲインアンプが記載されている。図１３は、特許文献１に記載されている可変ゲインアンプの回路ブロック図である。図１３の可変ゲインアンプは、差動対を構成するトランジスタＴ１及びＴ２と、差動対を構成するトランジスタＴ１及びＴ２の吸込み電流として動作する定電流回路Ｉｓ１、Ｉｓ２とを含んで構成する差動入力アンプにおいて、差動対を構成するトランジスタＴ１及びＴ２のそれぞれのソース間に、トランジスタＴ３、Ｔ４で構成される可変インピーダンスを接続し、その可変インピーダンス値を可変制御することで差動入力アンプのゲインを可変とするものが記載されている。なお、特許文献１の可変ゲインアンプは、電波時計の受信部のＡＭ変調を用いたＲＦ通信の受信部回路に用いられるものであり、電波時計の標準信号の通信速度は、１ｂｉｔ／ｓｅｃであり、通信速度は極めて遅いことが記載されている。

特開２００４−３４３５３９号公報

以下の分析は本発明により与えられる。上記ＰＣＩ−ｅｘｐｒｓｓやｓｅｒｉａｌ ＡＴＡなどの規格に対応する３ＧＢＰＳ（３Ｇｂｉｔ／ｓｅｃ）以上の高速な差動信号を受信するためには、差動信号受信回路は高速に動作することが求められる。また、伝送回路の伝送ロスやクロストーク等によって振幅やジッタ成分が様々な状況で入力されるので、線形性を持った差動信号ゲイン調整回路が必要である。ここで、特許文献１のようなトランジスタ自体を可変インピーダンスとして用いるゲイン調整回路は、可変インピーダンスとして用いるトランジスタの寄生容量が大きくなるので、高速通信の差動信号受信回路としては、適さない。高速な差動信号受信回路に適したゲイン調整回路が求められている。

本発明の第１の側面による差動信号受信回路は、一対の差動信号が入力する第１、第２の差動トランジスタと、前記第１、第２の差動トランジスタの出力端子にそれぞれ接続された負荷回路と、前記第１、第２の差動トランジスタの電源端子に接続された電流源回路と、前記第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子との間に接続されたインピーダンス調整回路及びスイッチトランジスタと、を備える差動信号受信回路であって、前記スイッチトランジスタは、前記差動信号受信回路に供給される電源電圧より高電圧になる信号が印加されて導通、非導通が制御される。

本発明の第２の側面による半導体装置は、一対の差動信号が入力する第１、第２の差動トランジスタと、前記第１、第２の差動トランジスタの出力端子にそれぞれ接続された負荷回路と、前記第１、第２の差動トランジスタの電源端子に接続された電流源回路と、それぞれ、直列に接続された抵抗または容量と一つ以上のスイッチトランジスタとを含み、前記第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子との間を並列に接続する複数の電源端子間接続回路と、を含む差動信号受信回路と、前記差動信号受信回路の電源端子と、前記差動信号受信回路の電源端子に供給される電源電圧より高い電圧の定電圧を出力する定電圧発生回路と、前記定電圧発生回路から電源が供給され、前記複数のスイッチトランジスタの導通、非導通を制御する制御回路と、を備え、前記制御回路は、前記複数の電源端子間接続回路のうち、少なくとも一つの電源端子間接続回路に含まれる前記一つ以上のスイッチトランジスタを同時に導通するように制御する。

本発明によれば、差動トランジスタの電源端子間にインピーダンス調整回路と、スイッチトランジスタとを接続し、差動信号受信回路の電源電圧より高電圧を印加してスイッチトランジスタの導通、非導通の制御を行うので、スイッチトランジスタの寄生容量、導通時の寄生抵抗を小さくすることができる。よって、高速に信号を受信することができる。

本発明の実施例１による差動信号受信回路の回路ブロック図である。 実施例１による差動信号受信回路におけるＤＣ差動伝達特性を示す図である。 （ａ）比較例と、（ｂ）実施例１における差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭ対スイッチトランジスタの抵抗値の特性図である。 比較例の差動信号受信回路の回路ブロック図である。 実施例２による差動信号受信回路の回路ブロック図である。 実施例３による差動信号受信回路の回路ブロック図である。 実施例４による差動信号受信回路の回路ブロック図である。 実施例５による差動信号受信回路の回路ブロック図である。 実施例６による差動信号受信回路の回路ブロック図である。 実施例７による差動信号受信回路の回路ブロック図である。 実施例８による差動信号受信回路の回路ブロック図である。 実施例９による半導体装置のブロック図である。 特許文献１に記載の従来の可変ゲインアンプの回路ブロック図である。

本発明の実施形態について、最初に全体の概要について説明し、その後でより具体的な実施例について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

本発明の一実施形態の差動信号受信回路は、一例を図１、５〜１２に示すように、一対の差動信号（ＶＩＮＴ、ＶＩＮＢ）が入力する第１、第２の差動トランジスタ（Ｄ１、Ｄ２）と、第１、第２の差動トランジスタ（Ｄ１、Ｄ２）の出力端子（ＤＯ１、ＤＯ２）に接続された負荷回路（Ｌ１、Ｌ２）と、第１、第２の差動トランジスタ（Ｄ１、Ｄ２）の電源端子（ＶＣＳ１、ＶＣＳ２）に接続された電流源回路（ＣＳ１、ＣＳ２）と、第１の差動トランジスタＤ１の電源端子ＶＣＳ１と第２の差動トランジスタＤ２の電源端子ＶＣＳ２との間に接続されたインピーダンス調整回路（例えば、図１のＲ１Ａ、Ｒ１Ｂ、図７、図１０のＲ１、図９のＣ２）及びスイッチトランジスタ（図１、図１０のＳ１、図７のＳ１とＳ５など）と、を備える差動信号受信回路であって、スイッチトランジスタは、差動信号受信回路に供給される電源電圧より高電圧になる信号（ＣＧ１の出力信号）が印加されて導通、非導通が制御される。スイッチトランジスタに差動信号受信回路の電源電圧（ＶＤＤ１）より高電圧（ＶＲＥＦ）になる信号が印加されて導通、非導通が制御されるので、スイッチトランジスタをトランジスタサイズの小さな寄生容量の小さいトランジスタを用いても導通時の寄生抵抗値を充分小さい値とすることができる。したがって、差動トランジスタ対の電源端子間のインピーダンス値をスイッチトランジスタの寄生容量や寄生抵抗の影響を少なくして、設定することができる。

また、インピーダンス調整回路（一例：図１のＲ１Ａ、Ｒ１Ｂ）とスイッチトランジスタ（一例：図１のＳ１）をそれぞれ第１のインピーダンス調整回路と第１のスイッチトランジスタとしたときに、第１の差動トランジスタの電源端子ＶＣＳ１と第２の差動トランジスタの電源端子ＶＣＳ２との間に、直列に接続された第１のインピーダンス調整回路及び第１のスイッチトランジスタと、直列に接続された第２のインピーダンス調整回路（一例：図１のＲ２Ａ、Ｒ２Ｂ）及び第２のスイッチトランジスタ（一例：図１のＳ２）と、を並列に接続し、第１及び第２のスイッチトランジスタは、差動信号受信回路に供給される電源電圧より高電圧になる信号ＣＧ２が印加されて導通、非導通が制御されることが好ましい。第１のスイッチトランジスタ及び第１のインピーダンス調整回路と並列に第２のスイッチトランジスタ及び第２のインピーダンス調整回路を設けるので、第１、第２のスイッチトランジスタの導通、非導通を制御することにより、差動対トランジスタ対の電源端子間のインピーダンス値を第１、第２のインピーダンス調整回路のインピーダンス値に基づいて、段階的に変えることができる。したがって、第１、第２のインピーダンス調整回路そのものは、固定抵抗または、固定容量でよい。固定抵抗、固定容量の値としては、１ＫΩ、１００ｆＦ（０．１ＰＦ）程度の抵抗値、容量値でよいので、半導体装置として半導体基板の上にインピーダンス調整回路を形成する場合も、小さな面積で容易に実現することができる。

また、差動信号受信回路に供給される電源電圧ＶＤＤ１より高電圧の定電圧電源ＶＲＥＦを生成する定電圧発生回路１と、定電圧発生回路１から電源が供給され、第１のスイッチトランジスタＳ１の導通、非導通を制御する第１制御ゲートＣＧ１と、定電圧発生回路１から電源が供給され、第２のスイッチトランジスタの導通、非導通を制御する第２制御ゲートＣＧ２と、をさらに備えることが好ましい。

また、一例を図１に示すように、第１のスイッチトランジスタＳ１、第２のスイッチトランジスタＳ２はそれぞれ第１導電型（ＮＭＯＳ型）のトランジスタであって、第１のスイッチトランジスタＳ１と並列に接続され、第１のスイッチトランジスタＳ１が導通するときに導通し、第１のスイッチトランジスタＳ１が非導通となるときに非導通となるように制御される第１導電型（ＮＭＯＳ型）とは逆導電型である第２導電型（ＰＭＯＳ型）の第３のスイッチトランジスタＳ３と、第２のスイッチトランジスタＳ２と並列に接続され、第２のスイッチトランジスタＳ２が導通するときに導通し、第２のスイッチトランジスタＳ２が非導通となるときに非導通となるように制御される第２導電型（ＰＭＯＳ型）の第４のスイッチトランジスタＳ４と、をさらに備えるものであってもよい。スイッチトランジスタを上記構成とすることにより、導通時のスイッチの寄生抵抗を小さくできる電圧範囲を広くすることができる。

さらに、図１、図４、図５に示すように、第１のインピーダンス調整回路（Ｒ１Ａ、Ｒ１Ｂ）が、第１のスイッチトランジスタＳ１と第１の差動トランジスタの電源端子ＶＣＳ１との間に接続された第１の抵抗Ｒ１Ａと、第１のスイッチトランジスタＳ１と第２の差動トランジスタの電源端子ＶＣＳ２との間に接続された第２の抵抗Ｒ１Ｂと、を備え、第２のインピーダンス調整回路（Ｒ２Ａ、Ｒ２Ｂ）が、第２のスイッチトランジスタＳ２と第１の差動トランジスタの電源端子ＶＣＳ１との間に接続された第３の抵抗Ｒ２Ａと、第２のスイッチトランジスタＳ２と第２の差動トランジスタの電源端子ＶＣＳ２との間に接続された第４の抵抗と、を備えるものであってもよい。上記構成によれば、スイッチトランジスタの寄生容量、寄生抵抗を小さくし、かつ、差動信号に対して対称な構成を有する差動信号受信回路が得られる。

また、図６に一例を示すように、第３の抵抗と第４の抵抗の抵抗値が実質的に０Ωであり、第２のスイッチトランジスタＳ２が導通するときは、第１の差動トランジスタの電源端子ＶＣＳ１と第２の差動トランジスタの電源端子ＶＣＳ２との間が第２のスイッチトランジスタＳ２を介して実質的に短絡されるように構成してもよい。上記構成によれば、第１の差動トランジスタと第２の差動トランジスタの電源端子（ソース）間が、スイッチトランジスタＳ２の導通時には、スイッチトランジスタＳ２のオン抵抗を介して接続される。

さらに、図７〜図９、図１１に一例を示すように、第１のスイッチトランジスタＳ１は第１の差動トランジスタの電源端子ＶＣＳ１と第１のインピーダンス調整回路（Ｒ１またはＣ２）の一端との間に接続され、第２のスイッチトランジスタＳ２は第１の差動トランジスタの電源端子ＶＣＳ１と第２のインピーダンス調整回路（Ｒ２またはＣ１）の一端との間に接続され、第２の差動トランジスタの電源端子ＶＣＳ２と第１のインピーダンス調整回路（Ｒ１またはＣ２）の他端との間に接続され第１のスイッチトランジスタＳ１が導通するときに導通し第１のスイッチトランジスタＳ１が非導通となるときに非導通となるように制御される第５のスイッチトランジスタＳ５と、第２の差動トランジスタの電源端子ＶＣＳ２と第２のインピーダンス調整回路（Ｒ２またはＣ１）の他端との間に接続され第２のスイッチトランジスタＳ２が導通するときに導通し第２のスイッチトランジスタＳ２が非導通となるときに非導通となるように制御される第６のスイッチトランジスタＳ６と、をさらに備えるものであってもよい。上記構成によれば、差動信号受信回路を差動信号に対して対称に構成することができる。

また、図７〜図９、図１１に一例を示すように、第１、第２のインピーダンス調整回路（図７〜９のＲ１、Ｒ２、Ｃ１、Ｃ２、図１１の４）が、それぞれ、抵抗または容量の少なくとも一方を含むことが好ましい。各インピーダンス調整回路は、抵抗と容量が両方含まれていたり、抵抗、容量以外の素子（たとえばコイル等）が含まれていたりしてもよく、差動信号受信回路に要求される特性に応じて任意な構成とすることができる。

また、各スイッチトランジスタの導通、非導通を制御する制御回路２をさらに備えることが好ましい。

さらに、第１、第２の差動トランジスタＤ１、Ｄ２は、ＭＯＳトランジスタであって、それぞれ、導通、非導通を制御する信号ＤＩ１、ＤＩ２がゲートに接続され、ソースが電源端子ＶＣＳ１に接続され、ドレインが出力端子ＯＵＴＴ、ＯＵＴＢに接続され、電流源回路は、第１の差動トランジスタＤ１のソースに接続された第１の電流源回路ＣＳ１と、第２の差動トランジスタＤ２のソースに接続された第２の電流源回路ＣＳ２と、を備えていることが好ましい。差動トランジスタにそれぞれ電流源回路を設けることによりインピーダンス調整回路には、差動トランジスタのバイアス電流が流れなくなるので、より好適に線形性を持って差動ゲイン調整を行うことができる。

本発明の一実施形態の半導体装置は、一例を図１２に示すように、一対の差動信号ＤＩ１、ＤＩ２が入力する第１、第２の差動トランジスタＤ１、Ｄ２と、第１、第２の差動トランジスタＤ１、Ｄ２の出力端子ＤＯ１、ＤＯ２にそれぞれ接続された負荷回路Ｌ１、Ｌ２と、第１、第２の差動トランジスタＤ１、Ｄ２の電源端子ＶＣＳ１、ＶＣＳ２に接続された電流源回路ＣＳ１、ＣＳ２と、それぞれ、直列に接続された抵抗または容量と一つ以上のスイッチトランジスタＳ１とを含み、第１の差動トランジスタの電源端子ＶＣＳ１と第２の差動トランジスタの電源端子ＶＣＳ２との間を並列に接続する複数の電源端子間接続回路と、を含む差動信号受信回路と、差動信号受信回路の電源端子ＶＤＤ１と、差動信号受信回路の電源端子に供給される電源電圧ＶＤＤ１より高い電圧の定電圧を出力する定電圧発生回路１と、定電圧発生回路１から電源が供給され、複数のスイッチトランジスタの導通、非導通を制御する制御回路２と、を備え、制御回路２は、複数の電源端子間接続回路のうち、少なくとも一つの電源端子間接続回路に含まれる一つ以上のスイッチトランジスタＳ１、Ｓ２を同時に導通するように制御する。

また、複数の電源端子間接続回路は、一例を図１０に示すように第１の差動トランジスタの電源端子ＶＣＳ１と第２の差動トランジスタの電源端子ＶＣＳ２とを直結するスイッチトランジスタＳ１のみからなる電源端子間接続回路と、スイッチトランジスタを含まない電源端子間接続回路Ｓ１と、を含んでいる。すなわち、スイッチトランジスタＳ１のみからなる電源端子間接続回路のスイッチトランジスタを導通させれば、差動トランジスタ対の電源端子間はスイッチトランジスタを介して短絡されるので、他の並列に接続される電源端子間接続回路との組み合わせにより、電源端子間のインピーダンスを調整することができる。また、スイッチトランジスタを含まない電源端子間接続回路に含まれる抵抗または容量は常に電源端子間に接続されるが、他のスイッチトランジスタを含む電源端子間接続回路との組み合わせによって、電源端子間のインピーダンスを調整することができる。

以上で実施形態の概要の説明を終了し、以下、各実施例について、図面を参照してより詳しく説明する。

図１は、実施例１による差動信号受信回路の回路ブロック図である。図１の差動信号受信回路は、半導体装置に内蔵される回路である。図１の差動信号受信回路は、差動対を構成する差動トランジスタＤ１、Ｄ２と、差動トランジスタＤ１、Ｄ２のそれぞれ出力端子ＤＯ１、ＤＯ２に接続された負荷回路Ｌ１、Ｌ２と、差動トランジスタＤ１、Ｄ２の電源端子ＶＣＳ１、ＶＣＳ２に接続された電流源回路ＣＳ１、ＣＳ２を備えている。差動トランジスタＤ１、Ｄ２は、ＮＭＯＳトランジスタで構成され、それぞれのゲートは、一対の差動信号入力端子（反転信号入力端子ＶＩＮＢと非反転信号入力端子ＶＩＮＴ）に接続されている。また、差動トランジスタＤ１、Ｄ２のソースは電源端子ＶＣＳ１、ＶＣＳ２に接続され、ドレインは出力端子ＤＯ１、ＤＯ２に接続されている。さらに、差動トランジスタＤ１、Ｄ２の出力端子ＤＯ１、ＤＯ２は、それぞれ差動増幅回路の非反転信号出力端子ＯＵＴＴ、反転信号出力端子ＯＵＴＢに接続されている。

差動トランジスタＤ１、Ｄ２の電源端子ＶＣＳ１、ＶＣＳ２間は、スイッチトランジスタＳ１〜Ｓ４と、インピーダンス調整回路Ｒ１Ａ、Ｒ１Ｂ、Ｒ２Ａ、Ｒ２Ｂにより接続されている。具体的には、インピーダンス調整回路を構成する抵抗Ｒ１Ａの一端は、差動トランジスタＤ１の電源端子ＶＣＳ１に接続され、他端は、スイッチトランジスタＳ１とＳ３のソースドレインの一端に接続されている。また、抵抗Ｒ１Ｂの一端は、差動トランジスタＤ２の電源端子ＶＣＳ２に接続され、他端は、スイッチトランジスタＳ１とＳ３のソースドレインの他端に接続されている。同様に、抵抗Ｒ２Ａの一端は、差動トランジスタＤ１の電源端子ＶＣＳ１に接続され、他端は、スイッチトランジスタＳ２とＳ４のソースドレインの一端に接続されている。また、抵抗Ｒ２Ｂの一端は、差動トランジスタＤ２の電源端子ＶＣＳ２に接続され、他端は、スイッチトランジスタＳ２とＳ４のソースドレインの他端に接続されている。すなわち、差動トランジスタＤ１、Ｄ２の電源端子ＶＣＳ１、ＶＣＳ２間は、抵抗Ｒ１Ａと、並列接続されたスイッチトランジスタＳ１、Ｓ３と、抵抗Ｒ１Ｂによって直列に接続されると共に、抵抗Ｒ２Ａと、並列接続されたスイッチトランジスタＳ２、Ｓ４と、抵抗Ｒ２Ｂによっても直列に接続されている。なお、抵抗Ｒ１Ａ、Ｒ１Ｂ、Ｒ２Ａ、Ｒ２Ｂの抵抗値は特に限定されないが、１ＫΩ前後の抵抗値が選ばれることが多い。また、スイッチトランジスタＳ１、Ｓ２はＮＭＯＳトランジスタで構成され、スイッチトランジスタＳ３、Ｓ４はＰＭＯＳトランジスタで構成されている。

さらに、このスイッチトランジスタＳ１〜Ｓ４の導通、非導通を制御する回路として制御回路２が設けられている。制御回路２は、スイッチトランジスタＳ１、Ｓ３の導通、非導通を制御する信号として制御信号Ｃ１、スイッチトランジスタＳ２、Ｓ４の導通、非導通を制御する信号として制御信号Ｃ２を出力する。制御回路２は、スイッチトランジスタＳ１、Ｓ３を導通させるときは、制御信号Ｃ１にハイレベルを出力し、スイッチトランジスタＳ１、Ｓ３を非導通に制御するときは、制御信号Ｃ１にロウレベルを出力する。同様に、制御回路２は、スイッチトランジスタＳ２、Ｓ４を導通させるときは、制御信号Ｃ２にハイレベルを出力し、スイッチトランジスタＳ２、Ｓ４を非導通に制御するときは、制御信号Ｃ２にロウレベルを出力する。この制御信号Ｃ１、Ｃ２は、それぞれ、制御ゲートＣＧ３、ＣＧ４に接続され、制御ゲートＣＧ３、ＣＧ４の出力信号は、制御ゲートＣＧ１、ＣＧ２に接続されると共に、スイッチトランジスタＳ３、Ｓ４のゲートに接続されている。また、制御ゲートＣＧ１、ＣＧ２の出力信号は、スイッチトランジスタＳ１、Ｓ２のゲートに接続されている。なお、スイッチトランジスタＳ１、Ｓ２は、ＮＭＯＳトランジスタで構成され、スイッチトランジスタＳ３、Ｓ４は、ＰＭＯＳトランジスタで構成されているので、スイッチトランジスタＳ１、Ｓ２は、ゲートにハイレベルの信号が印加されると導通し、ロウレベルの信号が印加されると非導通に制御され、スイッチトランジスタＳ３、Ｓ４は、ゲートにロウレベルの信号が印加されると導通しハイレベルの信号が印加されると非導通に制御される。

また、制御回路２と負荷回路Ｌ１、Ｌ２は、電源ＶＤＤ１に接続される。電源ＶＤＤ１はグランド電位ＧＮＤを基準として１．０Ｖの電圧である。電源ＶＤＤ１は半導体装置の外部端子から供給される電源である。グランド電位ＧＮＤは、電流源回路ＣＳ１、ＣＳ２、制御回路２、制御ゲートＣＧ１〜ＣＧ４に接続される。

半導体装置には、電源ＶＤＤ１の他に電源ＶＤＤ２が外部から供給されている。電源ＶＤＤ２は、１．６Ｖ〜３．６Ｖの電源である。さらに、電源ＶＤＤ２に接続され、１．２Ｖの内部電源ＶＲＥＦを生成する定電圧発生回路１を備えている。定電圧発生回路１は、外部電源ＶＤＤ２が１．６〜３．６Ｖの範囲で変動しても、内部電源ＶＲＥＦには、１．２Ｖの安定した電圧を供給する定電圧回路である。定電圧発生回路としては、出力電圧が一定の電圧を供給できれば、どのような定電圧回路を用いてもよい。好適な定電圧回路としては、フラットな温度特性を有するバンドギャップリファレンス回路などを用いることもできる。定電圧発生回路が生成する内部電圧ＶＲＥＦは、電源ＶＤＤ１よりは高電圧であり、かつ、電源ＶＤＤ２より低い一定の電圧である。定電圧発生回路１が生成する内部電圧ＶＲＥＦは、制御ゲートＣＧ１〜ＣＧ４の電源として供給される。したがって、制御ゲートＣＧ１〜ＣＧ４の出力する信号は、内部電圧ＶＲＥＦ系の信号である。この内部電圧ＶＲＥＦ系の信号により、スイッチトランジスタＳ１〜Ｓ４の導通、非導通を制御する。

図２は、実施例１による差動信号受信回路におけるＤＣ差動伝達特性を示す図である。図２の横軸に反転信号入力端子ＶＩＮＢと非反転信号入力端子ＶＩＮＴとの電位差を示し、縦軸に差動トランジスタの電源端子（ソース）ＶＣＳ１、ＶＣＳ２の電圧と反転信号出力電圧ＯＵＴＢと非反転信号出力電圧ＯＵＴＴの電圧を示す。また、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭは、差動トランジスタ対Ｄ１、Ｄ２の電源端子電圧ＶＣＳ１とＶＣＳ２の中間電圧の値である。なお、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭは、反転入力信号ＶＩＮＢ、非反転入力信号ＶＩＮＴの電圧レベルが共に上昇すれば、上昇し、共に下降すれば、下降する。

なお、図２には、制御回路２が出力する制御信号Ｃ１、Ｃ２の状態によって、スイッチトランジスタＳ１〜Ｓ４がすべて導通しているときと、スイッチトランジスタＳ１、Ｓ３が非導通に制御され、スイッチトランジスタＳ２、Ｓ４のみが導通している状態と２つの状態を示した。スイッチトランジスタＳ１、Ｓ３が非導通となっているときの方が、スイッチトランジスタＳ１〜Ｓ４がすべて導通しているときに比べると差動信号受信回路のゲインが低くなるので、入力信号の振幅に対する出力電圧ＯＵＴＢ、ＯＵＴＴの傾きは、ゆるやかになる。また、図２に示すように、所定の範囲内で、入力振幅（ＶＩＮＢ−ＶＩＮＴ）に対して出力端子電圧ＯＵＴＴ、ＯＵＴＢはリニアであることが好ましい。

図３は、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭが変動した場合のスイッチトランジスタのオン抵抗を示す図である。図３（ａ）が比較例の図であり、図３（ｂ）が実施例１の図である。ここで、比較例の回路について、説明しておく。図４は、比較例の差動信号受信回路の回路ブロック図である。図４の比較例では、実施例１における定電圧発生回路１（図１参照）は設けられておらず、制御ゲートＣＧ１〜ＣＧ４の電源はすべて電源ＶＤＤ１から供給している。したがって、スイッチトランジスタＳ１〜Ｓ４の導通、非導通を制御する信号は、すべて電源ＶＤＤ１系の信号を用いている。図４に示す比較例の回路は、その他の回路の構成については、図１の実施例１と同一である。

図３に戻って説明を続ける。実施例１、比較例では、いずれもスイッチトランジスタは、単なるスイッチとして用いており、スイッチトランジスタのインピーダンス値を積極的にゲインの調整には用いていないので、スイッチトランジスタのオン抵抗は、インピーダンス調整回路のインピーダンス値に対して、精度が問題とならない程度に低い値であればよく、スイッチトランジスタ自体のオン抵抗の精度は問題とならない。

差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭは、入力される差動信号入力端子ＶＩＮＢ、ＶＩＮＴの共通電圧によって変動する。また、負荷回路Ｌ１、Ｌ２の抵抗値や、電流源回路ＣＳ１、ＣＳ２に流れる電流量の大小によっても影響を受ける。スイッチトランジスタＳ１〜Ｓ４は、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭが変動する範囲で、常にオン抵抗を一定の値以下にする必要がある。ＮＭＯＳトランジスタであるスイッチトランジスタＳ１、Ｓ２のオン抵抗は、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭの電圧が高くなれば、ゲートソース間電圧が減少し抵抗値が大きくなる。また、ＰＭＯＳのスイッチトランジスタＳ３、Ｓ４のオン抵抗は、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭの電圧が低くなれば、ゲートソース間電圧が減少し抵抗値が大きくなる。

しかし、スイッチトランジスタＳ１とＳ３、及びＳ２とＳ４は常に同時に導通、非導通が制御されるので、ペアとなるＰＭＯＳトランジスタ（Ｓ３またはＳ４）とＮＭＯＳトランジスタ（Ｓ１またはＳ２）のうち、導通時に一方が低抵抗であれば、他方が高抵抗となっても問題は生じない。しかし、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのうち、両方が同時に高抵抗の状態になった場合は、スイッチトランジスタのオン抵抗の値が無視できなくなって差動信号受信回路のゲイン調整を精度よく行うことができない。

図３（ａ）の比較例では、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭがある中間電圧を取ると、ＮＭＯＳスイッチトランジスタ、ＰＭＯＳスイッチトランジスタの両者の抵抗値が共に高くなってしまう状態が存在し、ゲイン調整の精度が損なわれる。一方、図３（ｂ）に示す実施例１では、スイッチトランジスタＳ１〜Ｓ４を制御する電圧をＶＤＤ１より電圧の高い内部電圧ＶＲＥＦを用いているので、比較例と比べると、ＮＭＯＳトランジスタのゲートソース間電圧を大きく取ることができるので、オン抵抗値を小さくできる範囲を差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭがより高い電圧を取る範囲まで拡大することかできる。

従って、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭの広い電圧範囲でＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの少なくとも一方を低抵抗の状態に保つことができる。よって、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭの変動があっても、差動信号受信回路のゲイン調整の精度を高く保つことができる。

図５は、実施例２の差動信号受信回路の回路ブロック図である。図１に示す実施例１の差動信号受信回路から、スイッチトランジスタＳ３、Ｓ４が省略されている点が実施例１の差動信号受信回路とは異なる。その他の構成については、実施例１とほぼ同一である。なお、図５において、実施例１の図１と略同一の構成である部分については、図１と同一の符号を付し、重複する説明は省略する。図５の差動信号受信回路では、図１の制御ゲートＣＧ３、ＣＧ４も省略され、制御回路２からスイッチトランジスタＳ１を導通させるときにロウレベルとなり、スイッチトランジスタＳ１を非導通に制御するときにハイレベルとなる制御信号Ｃ１Ｂと、スイッチトランジスタＳ２を導通させるときにロウレベルとなり、スイッチトランジスタＳ２を非導通に制御するときにハイレベルとなる制御信号Ｃ２Ｂが出力されている。

図３を用いて説明したとおり、差動トランジスタ対共通電源端子電圧ＶＣＳＶＣＭがある一定の電圧より低い電圧で差動信号受信回路を用いる場合は、スイッチトランジスタにＮＭＯＳトランジスタを用いるだけでも、スイッチのオン抵抗値を充分小さくすることができる。また、スイッチトランジスタに、ＮＭＯＳトランジスタのみを用いることにより寄生容量をより少なくともことができ、高速伝送に適している。

図６は、実施例３の差動信号受信回路の回路ブロック図である。図５に示す実施例２の
差動信号受信回路から、抵抗Ｒ２Ａ、Ｒ２Ｂがさらに省略され、スイッチトランジスタＳ２のソースドレイン端子が差動トランジスタの電源端子ＶＣＳ１とＶＣＳ２と直接接続されている点が実施例２と異なっている。その他の構成については、実施例２と同一である。実施例３のように抵抗素子を設けない場合には、通常の差動ＣＭＬＡＭＰとの切り替えアンプとして使用することができる。

実施例３の差動信号受信回路では、スイッチトランジスタＳ２を導通させたときは、スイッチトランジスタＳ２を介して差動トランジスタＤ１の電源端子と差動トランジスタＤ２の電源端子が直結される。なお、対となる差動トランジスタＤ１とＤ２の電源端子（ソース）が直結されても、差動信号受信回路は、一定のゲインが得られるので、問題はない。一方、スイッチトランジスタＳ２を非導通に制御し、スイッチトランジスタＳ１を導通状態に制御すれば、差動トランジスタＤ１とＤ２の電源端子（ソース）間は、抵抗Ｒ１ＡとＲ１Ｂの直列抵抗により接続されるので、ゲイン調整を行うことができる。

図７は、実施例４の差動信号受信回路の回路ブロック図である。実施例４は、実施例２の変形例である。各実施例の差動信号受信回路では、スイッチトランジスタとインピータダンス調整回路を差動トランジスタ対の電源端子間に直列に接続する必要が生じる場合があるが、差動信号に対する対称性を確保するためには、抵抗または、スイッチトランジスタのいずれかを複数直列に接続する必要がある。実施例２では、差動トランジスタの電源端子間の中央にスイッチトランジスタＳ１、Ｓ２を配置し、スイッチトランジスタと各電源端子間をそれぞれ抵抗で接続していたが、実施例４では、抵抗Ｒ１、Ｒ７を差動トランジスタＤ１、Ｄ２の電源端子ＶＣＳ１、ＶＣＳ２間に配置し、抵抗Ｒ１の両端をスイッチトランジスタＳ１とＳ５により電源端子ＶＣＳ１とＶＣＳ２に接続し、抵抗Ｒ２の両端をスイッチトランジスタＳ２とＳ６により電源端子ＶＣＳ１とＶＣＳ２に接続している。また、スイッチトランジスタＳ１、Ｓ２、Ｓ５、Ｓ６はすべてＮＭＯＳトランジスタであり、スイッチトランジスタＳ１とＳ５のゲートは共通の制御ゲートＣＧ１に接続され、スイッチトランジスタＳ２とＳ６のゲートは共通の制御ゲートＣＧ２に接続されている。その他の構成は、実施例２と同様である。また、実施例２では、２箇所で分かれていた抵抗Ｒ１ＡとＲ１Ｂ、Ｒ２ＡとＲ２Ｂを実施例４では１箇所にまとめてＲ１、Ｒ２として配置している点が異なる。

図８は、実施例５の差動信号受信回路の回路ブロック図である。実施例５では、実施例４の抵抗Ｒ２が容量Ｃ１に置き換えられている。その他の構成は、実施例４と同一である。実施例５では、スイッチＳ２とスイッチＳ６の導通、非導通を制御することにより電源端子間の容量値を可変にすることができる。高速な差動信号の受信回路において、電源端子間のインピーダンスが調整可能であることは各実施例で共通であるが、実施例５によれば、容量と抵抗成分の切り替えのイコライザとしても使用することができる。

図９は、実施例６の差動信号受信回路の回路ブロック図である。実施例６では、実施例５の抵抗Ｒ１をさらに容量Ｃ２に置き換えている。その他の構成は、実施例５と同一である。実施例６では、スイッチトランジスタの導通、非導通を制御することにより容量成分を切り替えるイコライザとして機能させることができる。なお、イコライザとして用いる場合の容量Ｃ１、Ｃ２の容量値としては、任意の値を用いることができるが、１００ｆＦ（０．１ＰＦ）程度の容量値が用いられることが多い。

図１０は、実施例７の差動信号受信回路の回路ブロック図である。実施例７では、電源端子（ＶＣＳ１、ＶＣＳ２）間に抵抗Ｒ１を固定で接続し、この固定で接続した抵抗Ｒ１の両端に抵抗Ｒ１と並行にスイッチトランジスタＳ１を接続し、スイッチトランジスタＳ１を導通させることにより抵抗Ｒ１を短絡できるようにした構成である。この図１０のような構成によっても差動信号受信回路のゲインを調整することができる。

図１１は、実施例８の差動信号受信回路の回路ブロック図である。実施例１から実施例７では、対となる差動トランジスタの電源端子間を接続する電源端子間接続回路は、すべて２系統であった。例えば、図１の実施例１では、抵抗Ｒ１Ａ、スイッチトランジスタＳ１、Ｓ３、抵抗Ｒ１Ｂよりなる電源端子間接続回路と、抵抗Ｒ２Ａ、スイッチトランジスタＳ２、Ｓ４、抵抗Ｒ２Ｂよりなる電源端子間接続回路と、２系統の電源端子間接続回路により、対となる差動トランジスタの電源端子間が接続され、図９の実施例６でも同様に、スイッチトランジスタＳ１、容量Ｃ２、スイッチトランジスタＳ３よりなる電源端子間接続回路と、スイッチトランジスタＳ２、容量Ｃ１、スイッチトランジスタＳ６よりなる電源端子間接続回路の２系統の電源端子間接続回路により、対となる差動トランジスタの電源端子間が接続されていた。

しかし、電源端子間を接続する電源端子間接続回路は、２系統に限られるものではない。必要に応じて３系統以上の電源端子間接続回路を設け、そのうち、任意の数の電源端子間接続回路に含まれるスイッチトランジスタを導通させることにより、電源端子間（差動トランジスタ対のソース間）のインピーダンス値を適切な値に調整することができる。図１１では、各電源端子間接続回路において、抵抗や容量からなるインピーダンス調整回路４を電源端子間の中央に配置し、インピーダンス調整回路の両端と電源端子との間にスイッチ３を設けている。しかし、これは一例であり、各電源端子間接続回路内の構成は任意である。要は、各電源端子間接続回路に含まれるスイッチ３を制御回路２から出力される制御信号に基づいて制御するが、スイッチ３について、定電圧発生回路１が出力する電源ＶＤＤ１より高電圧である内部電源ＶＲＥＦから電源が供給される制御ゲートによって導通、非導通を制御するように構成すればよい。そのようにすれば、スイッチ３の導通時の寄生抵抗、寄生容量を低く抑えることができ、差動信号受信回路は高速に信号を受信することができる。

図１２は、実施例９による半導体装置１０のブロック図である。図１２の半導体装置１０は、電源端子ＶＤＤ１、ＶＤＤ２、接地端子ＧＮＤ（図１２では２箇所）、差動信号入力端子ＶＩＮＴ、ＶＩＮＢを外部接続端子として備えている。さらに、半導体装置１０は、実施例１乃至実施例８のいずれかに記載の差動信号受信回路と、その差動信号受信回路が受信した信号を処理する差動信号処理回路８が設けられている。図１２では、一例として、図５に示す実施例２の差動信号受信回路と同一の差動信号受信回路を記載している。図１２の半導体装置１０には、その他にも外部接続端子、機能ブロックを備えているが、差動信号受信回路と直接の関係が薄い部分については、記載を省略している。実施例９の半導体装置によれば、半導体装置の外部から入力する差動信号を適切にインピーダンスやゲインを調整して受信することができる。さらに、電源端子間のインピーダンス値を切り替えるスイッチトランジスタの電源を差動信号受信回路の電源電圧より高電圧にしているので、スイッチトランジスタの寄生容量や導通時の寄生抵抗を小さくすることができるので、高速な信号の受信に適している。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１：定電圧発生回路
２：制御回路
３：スイッチ
４：インピーダンス調整回路
５：制御ゲート
８：差動信号処理回路
１０：半導体装置
ＣＧ１〜ＣＧ４：制御ゲート
ＣＳ１、ＣＳ２：電流源回路
Ｄ１、Ｄ２：差動トランジスタ
ＤＩ１、ＤＩ２：差動トランジスタ入力端子（ゲート）
ＤＯ１、ＤＯ２：差動トランンジスタ出力端子（ドレイン）
Ｌ１、Ｌ２：負荷回路
ＯＵＴＴ：差動信号出力端子（非反転信号出力端子）
ＯＵＴＢ：差動信号出力端子（反転信号出力端子）
Ｒ１、Ｒ２、Ｒ１Ａ、Ｒ１Ｂ、Ｒ２Ａ、Ｒ２Ｂ：抵抗
Ｓ１、Ｓ２、Ｓ５、Ｓ６：スイッチトランジスタ（ＮＭＯＳトランジスタ）
Ｓ３、Ｓ４：スイッチトランジスタ（ＰＭＯＳトランジスタ）
ＶＣＳ１、ＶＣＳ２：差動トランジスタ電源端子
ＶＩＮＴ：差動信号入力端子（非反転信号入力端子）
ＶＩＮＢ：差動信号入力端子（反転信号入力端子）
ＶＣＳＶＣＭ：差動トランジスタ対共通電源端子電圧

Claims (12)

1. 一対の差動信号が入力する第１、第２の差動トランジスタと、
   前記第１、第２の差動トランジスタの出力端子にそれぞれ接続された負荷回路と、
   前記第１、第２の差動トランジスタの電源端子に接続された電流源回路と、
   前記第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子との間に接続されたインピーダンス調整回路及びスイッチトランジスタと、
   を備える差動信号受信回路であって、
   前記スイッチトランジスタは、前記差動信号受信回路に供給される電源電圧より高電圧になる信号が印加されて導通、非導通が制御されることを特徴とする差動信号受信回路。
2. 前記インピーダンス調整回路とスイッチトランジスタをそれぞれ第１のインピーダンス調整回路と第１のスイッチトランジスタとしたときに、
   前記第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子との間に、直列に接続された前記第１のインピーダンス調整回路及び前記第１のスイッチトランジスタと、直列に接続された第２のインピーダンス調整回路及び第２のスイッチトランジスタと、を並列に接続し、前記第１及び第２のスイッチトランジスタは、前記差動信号受信回路に供給される電源電圧より高電圧になる信号が印加されて導通、非導通が制御されることを特徴とする請求項１記載の差動信号受信回路。
3. 前記差動信号受信回路に供給される電源電圧より高電圧の定電圧電源を生成する定電圧発生回路と、
   前記定電圧発生回路から電源が供給され、前記第１のスイッチトランジスタの導通、非導通を制御する第１制御ゲートと、
   前記定電圧発生回路から電源が供給され、前記第２のスイッチトランジスタの導通、非導通を制御する第２制御ゲートと、
   をさらに備えることを特徴とする請求項２記載の差動信号受信回路。
4. 前記第１のスイッチトランジスタ、第２のスイッチトランジスタはそれぞれ第１導電型のトランジスタであって、
   前記第１のスイッチトランジスタと並列に接続され、前記第１のスイッチトランジスタが導通するときに導通し、前記第１のスイッチトランジスタが非導通となるときに非導通となるように制御される前記第１導電型とは逆導電型である第２導電型の第３のスイッチトランジスタと、
   前記第２のスイッチトランジスタと並列に接続され、前記第２のスイッチトランジスタが導通するときに導通し、前記第２のスイッチトランジスタが非導通となるときに非導通となるように制御される前記第２導電型の第４のスイッチトランジスタと、
   をさらに備えることを特徴とする請求項３記載の差動信号受信回路。
5. 前記第１のインピーダンス調整回路が、
   前記第１のスイッチトランジスタと前記第１の差動トランジスタの電源端子との間に接続された第１の抵抗と、
   前記第１のスイッチトランジスタと前記第２の差動トランジスタの電源端子との間に接続された第２の抵抗と、
   を備え、
   前記第２のインピーダンス調整回路が、
   前記第２のスイッチトランジスタと前記第１の差動トランジスタの電源端子との間に接続された第３の抵抗と、
   前記第２のスイッチトランジスタと前記第２の差動トランジスタの電源端子との間に接続された第４の抵抗と、
   を備えることを特徴とする請求項３または４記載の差動信号受信回路。
6. 前記第３の抵抗と第４の抵抗の抵抗値が実質的に０Ωであり、
   前記第２のスイッチトランジスタが導通するときは、前記第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子との間が前記第２のスイッチトランジスタを介して実質的に短絡されることを特徴とする請求項５記載の差動信号受信回路。
7. 前記第１のスイッチトランジスタは、前記第１の差動トランジスタの電源端子と前記第１のインピーダンス調整回路の一端との間に接続され、
   前記第２のスイッチトランジスタは、前記第１の差動トランジスタの電源端子と前記第２のインピーダンス調整回路の一端との間に接続され、
   前記第２の差動トランジスタの電源端子と前記第１のインピーダンス調整回路の他端との間に接続され、前記第１のスイッチトランジスタが導通するときに導通し、前記第１のスイッチトランジスタが非導通となるときに非導通となるように制御される第５のスイッチトランジスタと、
   前記第２の差動トランジスタの電源端子と前記第２のインピーダンス調整回路の他端との間に接続され、前記第２のスイッチトランジスタが導通するときに導通し、前記第２のスイッチトランジスタが非導通となるときに非導通となるように制御される第６のスイッチトランジスタと、
   をさらに備えることを特徴とする請求項２乃至４いずれか１項記載の差動信号受信回路。
8. 前記第１、第２のインピーダンス調整回路が、それぞれ、抵抗または容量の少なくとも一方を含むことを特徴とする請求項７記載の差動信号受信回路。
9. 前記各スイッチトランジスタの導通、非導通を制御する制御回路をさらに備えることを特徴とする請求項１乃至８いずれか１項記載の差動信号受信回路。
10. 前記第１、第２の差動トランジスタは、ＭＯＳトランジスタであって、それぞれ、前記導通、非導通を制御する信号がゲートに接続され、ソースが前記電源端子に接続され、ドレインが前記出力端子に接続され、
    前記電流源回路は、前記第１の差動トランジスタのソースに接続された第１の電流源回路と、前記第２の差動トランジスタのソースに接続された第２の電流源回路と、
    を備えていることを特徴とする請求項１乃至９いずれか１項記載の差動信号受信回路。
11. 一対の差動信号が入力する第１、第２の差動トランジスタと、
    前記第１、第２の差動トランジスタの出力端子にそれぞれ接続された負荷回路と、
    前記第１、第２の差動トランジスタの電源端子に接続された電流源回路と、
    それぞれ、直列に接続された抵抗または容量と一つ以上のスイッチトランジスタとを含み、前記第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子との間を並列に接続する複数の電源端子間接続回路と、
    を含む差動信号受信回路と、
    前記差動信号受信回路の電源端子と、
    前記差動信号受信回路の電源端子に供給される電源電圧より高い電圧の定電圧を出力する定電圧発生回路と、
    前記定電圧発生回路から電源が供給され、前記複数のスイッチトランジスタの導通、非導通を制御する制御回路と、
    を備え、
    前記制御回路は、前記複数の電源端子間接続回路のうち、少なくとも一つの電源端子間接続回路に含まれる前記一つ以上のスイッチトランジスタを同時に導通するように制御することを特徴とする半導体装置。
12. 前記複数の電源端子間接続回路は、
    前記第１の差動トランジスタの電源端子と前記第２の差動トランジスタの電源端子とを直結するスイッチトランジスタのみからなる電源端子間接続回路と、
    前記スイッチトランジスタを含まない電源端子間接続回路と、
    を含んでいることを特徴とする請求項１１記載の半導体装置。

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