JP3322332B2 - 信号レベル検出回路 - Google Patents
信号レベル検出回路Info
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- JP3322332B2 JP3322332B2 JP07308896A JP7308896A JP3322332B2 JP 3322332 B2 JP3322332 B2 JP 3322332B2 JP 07308896 A JP07308896 A JP 07308896A JP 7308896 A JP7308896 A JP 7308896A JP 3322332 B2 JP3322332 B2 JP 3322332B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力信号の電圧レ
ベルが予め設定した電圧範囲内にあるか否かを検出する
信号レベル検出回路に係り、特に電源電圧の範囲外のレ
ベルまでも検出できるようにした信号レベル検出回路に
関するものである。
ベルが予め設定した電圧範囲内にあるか否かを検出する
信号レベル検出回路に係り、特に電源電圧の範囲外のレ
ベルまでも検出できるようにした信号レベル検出回路に
関するものである。
【０００２】
【従来の技術】入力電圧Ｖｉｎを入力し、これが基準電
圧Ｖαと基準電圧Ｖβの範囲内にあるか否かを検出する
信号レベル検出回路として、従来では図４に示すような
回格が使用されていた。ただし、 Ｖｉｎ(min)＜Ｖβ＜Ｖα＜Ｖｉｎ(max) である。
圧Ｖαと基準電圧Ｖβの範囲内にあるか否かを検出する
信号レベル検出回路として、従来では図４に示すような
回格が使用されていた。ただし、 Ｖｉｎ(min)＜Ｖβ＜Ｖα＜Ｖｉｎ(max) である。
【０００３】図４において、１は信号入力端子、２は検
出信号の出力端子である。また、ＯＰ１、ＯＰ２はオペ
アンプで構成した電圧比較であって、その非反転入力端
子（＋）は入力端子１に接続され、反転入力端子（−）
には、抵抗Ｒ５０とＲ５１、Ｒ５２とＲ５３により電源
電圧ＶｄｄとＶｓｓを分割して得た基準電圧Ｖα、Ｖβ
が印加されている。そして、一方の電圧比較器ＯＰ１の
出力側にインバータＩＮＶ０が接続され、このインバー
タＩＮＶ０の出力と他方の電圧比較器ＯＰ２の出力がア
ンドゲートＡＮＤに入力されている。
出信号の出力端子である。また、ＯＰ１、ＯＰ２はオペ
アンプで構成した電圧比較であって、その非反転入力端
子（＋）は入力端子１に接続され、反転入力端子（−）
には、抵抗Ｒ５０とＲ５１、Ｒ５２とＲ５３により電源
電圧ＶｄｄとＶｓｓを分割して得た基準電圧Ｖα、Ｖβ
が印加されている。そして、一方の電圧比較器ＯＰ１の
出力側にインバータＩＮＶ０が接続され、このインバー
タＩＮＶ０の出力と他方の電圧比較器ＯＰ２の出力がア
ンドゲートＡＮＤに入力されている。
【０００４】この回路では、電圧比較器ＯＰ１の出力が
「Ｌ」（低レベル電圧）になりインバータＩＮＶ０の出
力が「Ｈ」（高レベル電圧）になる条件はＶｉｎ＜Ｖα
のとき、電圧比較器ＯＰ２の出力が「Ｈ」になる条件は
Ｖｉｎ＞Ｖβのときである。したがって、アンドゲート
ＡＮＤの出力が「Ｈ」になる条件は、Ｖβ＜Ｖｉｎ＜Ｖ
αのときである。
「Ｌ」（低レベル電圧）になりインバータＩＮＶ０の出
力が「Ｈ」（高レベル電圧）になる条件はＶｉｎ＜Ｖα
のとき、電圧比較器ＯＰ２の出力が「Ｈ」になる条件は
Ｖｉｎ＞Ｖβのときである。したがって、アンドゲート
ＡＮＤの出力が「Ｈ」になる条件は、Ｖβ＜Ｖｉｎ＜Ｖ
αのときである。
【０００５】このようにして、入力電圧Ｖｉｎのレベル
が電圧Ｖαと電圧Ｖβの範囲内にあるときは出力端子２
の電圧が「Ｈ」に、またＶｉｎ＞Ｖα、あるいはＶｉｎ
＜Ｖβのときは「Ｌ」になり、入力電圧Ｖｉｎのレベル
が所定範囲内にあるか否かを検出することができる。
が電圧Ｖαと電圧Ｖβの範囲内にあるときは出力端子２
の電圧が「Ｈ」に、またＶｉｎ＞Ｖα、あるいはＶｉｎ
＜Ｖβのときは「Ｌ」になり、入力電圧Ｖｉｎのレベル
が所定範囲内にあるか否かを検出することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、この図
４に示した信号レベル検出回路では、検出電圧範囲を決
める基準電圧Ｖα、Ｖβが、電源電圧Ｖｄｄ、Ｖｓｓの
範囲内にあることが必須の条件であり、この範囲を越え
る基準電圧Ｖα、Ｖβを発生させることはできない。外
部からこの基準電圧Ｖα、Ｖβを供給することを考えた
場合は、別電源が必要であり、回路規模が増大する。
４に示した信号レベル検出回路では、検出電圧範囲を決
める基準電圧Ｖα、Ｖβが、電源電圧Ｖｄｄ、Ｖｓｓの
範囲内にあることが必須の条件であり、この範囲を越え
る基準電圧Ｖα、Ｖβを発生させることはできない。外
部からこの基準電圧Ｖα、Ｖβを供給することを考えた
場合は、別電源が必要であり、回路規模が増大する。
【０００７】本発明の目的は、上記した問題を解決し
て、外部から電源を供給することなく、電源電圧の範囲
を越えた比較基準値を設定できるようにして、信号レベ
ルを検出できるようにした回路を提供することである。
て、外部から電源を供給することなく、電源電圧の範囲
を越えた比較基準値を設定できるようにして、信号レベ
ルを検出できるようにした回路を提供することである。
【０００８】
【課題を解決するための手段】本発明は、入力端子に一
端が接続された第１の抵抗（Ｒ３）と、該第１の抵抗と
直列になるように該第１の抵抗の他端にカソードが接続
された第１のダイオード（Ｄ１）と、該第１のダイオー
ド（Ｄ１）のアノードから高電位電源（Ｖｄｄ）にかけ
て順次直列接続された第２の抵抗（Ｒ１）および第３の
抵抗（Ｒ２）と、該第２、第３の抵抗の共通接続点（Ｎ
１）の電圧を一定の閾値と比較しその結果を出力する第
１の電圧検出手段（ＩＮＶ１）と、前記第１のダイオー
ド（Ｄ１）のアノードにカソードが接続された第２のダ
イオード（Ｄ２）と、該第２のダイオード（Ｄ２）のア
ノードに接続された低電位電源（Ｖｓｓ）と、前記第１
のダイオード（Ｄ１）のカソードと前記高電位電源（Ｖ
ｄｄ）との間にカソードが該高電位電源側となるように
接続された第３のダイオード（Ｄ３）と、該第３のダイ
オード（Ｄ３）と並列に接続された第４の抵抗（Ｒ４）
と、前記第１のダイオード（Ｄ１）と該第３のダイオー
ド（Ｄ３）の共通接続点（Ｎ３）の電圧を一定の閾値と
比較しその結果を出力する第２の電圧検出手段（ＩＮＶ
２）とを具備し、前記入力端子に印加される電圧が前記
低電位電源の電圧（Ｖｓｓ）より低い第１の基準電圧
（Ｖβ）を上回るとき前記第１の電圧検出手段（ＩＮＶ
１）がこれを検出するよう前記第１乃至第３の抵抗の値
を設定し、前記入力端子に印加される電圧が前記高電位
電源の電圧（Ｖｄｄ）より低い第２の基準電圧（Ｖα）
を下回るとき前記第２の電圧検出手段（ＩＮＶ２）がこ
れを検出するよう前記第１および第４の抵抗の値を設定
し、前記第１の電圧検出手段の前記検出結果と前記第２
の電圧検出手段の前記検出の結果から、前記入力端子に
印加される電圧レベルが前記第１の基準電圧と前記第２
の基準電圧の間の範囲内にあることを検出することを特
徴とする信号レベル検出回路とした。
端が接続された第１の抵抗（Ｒ３）と、該第１の抵抗と
直列になるように該第１の抵抗の他端にカソードが接続
された第１のダイオード（Ｄ１）と、該第１のダイオー
ド（Ｄ１）のアノードから高電位電源（Ｖｄｄ）にかけ
て順次直列接続された第２の抵抗（Ｒ１）および第３の
抵抗（Ｒ２）と、該第２、第３の抵抗の共通接続点（Ｎ
１）の電圧を一定の閾値と比較しその結果を出力する第
１の電圧検出手段（ＩＮＶ１）と、前記第１のダイオー
ド（Ｄ１）のアノードにカソードが接続された第２のダ
イオード（Ｄ２）と、該第２のダイオード（Ｄ２）のア
ノードに接続された低電位電源（Ｖｓｓ）と、前記第１
のダイオード（Ｄ１）のカソードと前記高電位電源（Ｖ
ｄｄ）との間にカソードが該高電位電源側となるように
接続された第３のダイオード（Ｄ３）と、該第３のダイ
オード（Ｄ３）と並列に接続された第４の抵抗（Ｒ４）
と、前記第１のダイオード（Ｄ１）と該第３のダイオー
ド（Ｄ３）の共通接続点（Ｎ３）の電圧を一定の閾値と
比較しその結果を出力する第２の電圧検出手段（ＩＮＶ
２）とを具備し、前記入力端子に印加される電圧が前記
低電位電源の電圧（Ｖｓｓ）より低い第１の基準電圧
（Ｖβ）を上回るとき前記第１の電圧検出手段（ＩＮＶ
１）がこれを検出するよう前記第１乃至第３の抵抗の値
を設定し、前記入力端子に印加される電圧が前記高電位
電源の電圧（Ｖｄｄ）より低い第２の基準電圧（Ｖα）
を下回るとき前記第２の電圧検出手段（ＩＮＶ２）がこ
れを検出するよう前記第１および第４の抵抗の値を設定
し、前記第１の電圧検出手段の前記検出結果と前記第２
の電圧検出手段の前記検出の結果から、前記入力端子に
印加される電圧レベルが前記第１の基準電圧と前記第２
の基準電圧の間の範囲内にあることを検出することを特
徴とする信号レベル検出回路とした。
【０００９】
【発明の実施の形態】［第１の実施の形態］ 図１は本
発明の原理説明用の第１の実施の形態の信号レベル検出
回路を示す図である。図４におけるものと同じものには
同一の符号を付した。ＩＮＶ１は所定の閾値電圧が設定
された電圧検出手段としてのインバータ、Ｄ１、Ｄ２は
ダイオード、Ｒ１、Ｒ２は抵抗、Ｎ１は抵抗Ｒ１、Ｒ２
の共通接続点のノード、Ｎ２はダイオードＤ１、Ｄ２の
共通接続点のノードである。電源電圧はＶｄｄである。
なお、インバータＩＮＶ１には電圧Ｖｄｄが供給され
る。
発明の原理説明用の第１の実施の形態の信号レベル検出
回路を示す図である。図４におけるものと同じものには
同一の符号を付した。ＩＮＶ１は所定の閾値電圧が設定
された電圧検出手段としてのインバータ、Ｄ１、Ｄ２は
ダイオード、Ｒ１、Ｒ２は抵抗、Ｎ１は抵抗Ｒ１、Ｒ２
の共通接続点のノード、Ｎ２はダイオードＤ１、Ｄ２の
共通接続点のノードである。電源電圧はＶｄｄである。
なお、インバータＩＮＶ１には電圧Ｖｄｄが供給され
る。
【００１０】この回路では、入力端子１の電圧Ｖｉｎ
が、Ｖｉｎ≧Ｖｄｄのときは、ダイオードＤ１はカット
オフの状態にある。このとき、ダイオードＤ１、Ｄ２の
共通接接続点であるノードＮ１に電源電圧Ｖｄｄが現れ
ているので、出力端子２の電圧は「Ｌ」となる。
が、Ｖｉｎ≧Ｖｄｄのときは、ダイオードＤ１はカット
オフの状態にある。このとき、ダイオードＤ１、Ｄ２の
共通接接続点であるノードＮ１に電源電圧Ｖｄｄが現れ
ているので、出力端子２の電圧は「Ｌ」となる。
【００１１】このような状態において、入力端子１の電
圧Ｖｉｎが低下すると、ダイオードＤ１がオンしてノー
ドＮ１の電圧が、電圧Ｖｄｄを抵抗Ｒ１とＲ２で分割し
た値となる。
圧Ｖｉｎが低下すると、ダイオードＤ１がオンしてノー
ドＮ１の電圧が、電圧Ｖｄｄを抵抗Ｒ１とＲ２で分割し
た値となる。
【００１２】この電圧Ｖｉｎがさらに低下し、０Ｖ以下
の負にまで低下すると、ノードＮ１の電圧もそれに応じ
て低下するが、このとき抵抗Ｒ１とＲ２の比を、例えば
Ｒ１＞Ｒ２に設定しておいて、入力電圧Ｖｉｎが負の電
圧のとき、ノードＮ１の電圧が正の電圧でかつインバー
タＩＮＶ１の閾値よりも高い値となるようにすれば、下
限の基準電圧Ｖβを、負の電圧に設定できる。つまり、
ここでは、電源電圧は０Ｖ〜Ｖｄｄであるが、基準電圧
Ｖβを０Ｖ以下に設定できるのである。
の負にまで低下すると、ノードＮ１の電圧もそれに応じ
て低下するが、このとき抵抗Ｒ１とＲ２の比を、例えば
Ｒ１＞Ｒ２に設定しておいて、入力電圧Ｖｉｎが負の電
圧のとき、ノードＮ１の電圧が正の電圧でかつインバー
タＩＮＶ１の閾値よりも高い値となるようにすれば、下
限の基準電圧Ｖβを、負の電圧に設定できる。つまり、
ここでは、電源電圧は０Ｖ〜Ｖｄｄであるが、基準電圧
Ｖβを０Ｖ以下に設定できるのである。
【００１３】このとき、入力電圧Ｖｉｎが、Ｖｉｎ≦Ｖ
βのとき出力端子２の電圧が「Ｈ」となり、Ｖβ＜Ｖｉ
ｎのとき出力端子の電圧が「Ｌ」となる。
βのとき出力端子２の電圧が「Ｈ」となり、Ｖβ＜Ｖｉ
ｎのとき出力端子の電圧が「Ｌ」となる。
【００１４】なお、入力電圧Ｖｉｎが負側に大きく変化
するとき、ダイオードＤ２がオンしてノードＮ２の電圧
を−Ｖｆ２（Ｖｆ２はダイオードＤ２の順方向降下電
圧）にロックするので、インバータＩＮＶ１に大きな負
の電圧が入力してそのインバータＩＮＶ１に悪影響を与
えることが防止されている。
するとき、ダイオードＤ２がオンしてノードＮ２の電圧
を−Ｖｆ２（Ｖｆ２はダイオードＤ２の順方向降下電
圧）にロックするので、インバータＩＮＶ１に大きな負
の電圧が入力してそのインバータＩＮＶ１に悪影響を与
えることが防止されている。
【００１５】以上から、第１の実施の形態では、入力電
圧Ｖｉｎが、Ｖｉｎ＞Ｖβか否かを検出でき、その基準
電圧Ｖβは、Ｖβ＜０に設定できる。
圧Ｖｉｎが、Ｖｉｎ＞Ｖβか否かを検出でき、その基準
電圧Ｖβは、Ｖβ＜０に設定できる。
【００１６】［第２の実施の形態] 図２は本発明の第２の実施の形態の信号レベル検出回路
を示す図である。図１におけるものと同一のものには同
一の符号を付している。この図２の回路は、図１の回路
に対して、抵抗Ｒ３、Ｒ４、インバータＩＮＶ２、ＩＮ
Ｖ３、ナンドゲートＮＡＮＤ、および負の電源電圧Ｖｓ
ｓを追加したものである。また、Ｎ３はダイオードＤ
１、Ｄ３の共通接続点のノードである。なおインバータ
ＩＮＶ１〜３やナンドゲートＮＡＮＤには電源電圧Ｖｄ
ｄとＶｓｓが供給される。
を示す図である。図１におけるものと同一のものには同
一の符号を付している。この図２の回路は、図１の回路
に対して、抵抗Ｒ３、Ｒ４、インバータＩＮＶ２、ＩＮ
Ｖ３、ナンドゲートＮＡＮＤ、および負の電源電圧Ｖｓ
ｓを追加したものである。また、Ｎ３はダイオードＤ
１、Ｄ３の共通接続点のノードである。なおインバータ
ＩＮＶ１〜３やナンドゲートＮＡＮＤには電源電圧Ｖｄ
ｄとＶｓｓが供給される。
【００１７】この回路では、下限の基準電圧Ｖβが、図
１に示した回路と同様の原理によって、電圧Ｖｓｓより
も低い値に、つまりＶβ＜Ｖｓｓに設定できる。これ
は、抵抗Ｒ１、Ｒ２、Ｒ３により行なう。例えば、（Ｒ
１＋Ｒ３）＞Ｒ２に設定する。ダイオードＤ２は入力電
圧Ｖｉｎが電圧Ｖｓｓよりも負側に大きく変化するとき
オンして、ノードＮ２の電圧を「Ｖｓｓ−Ｖｆ２」にロ
ックし、インバータＩＮＶ１を保護する。
１に示した回路と同様の原理によって、電圧Ｖｓｓより
も低い値に、つまりＶβ＜Ｖｓｓに設定できる。これ
は、抵抗Ｒ１、Ｒ２、Ｒ３により行なう。例えば、（Ｒ
１＋Ｒ３）＞Ｒ２に設定する。ダイオードＤ２は入力電
圧Ｖｉｎが電圧Ｖｓｓよりも負側に大きく変化するとき
オンして、ノードＮ２の電圧を「Ｖｓｓ−Ｖｆ２」にロ
ックし、インバータＩＮＶ１を保護する。
【００１８】一方、上限の基準電圧Ｖαは、抵抗Ｒ３、
Ｒ４により設定される。この基準電圧Ｖαは、Ｖα＜Ｖ
ｄｄである。ダイオードＤ３は入力電圧Ｖｉｎが電圧Ｖ
ｄｄよりも高い側に変化するときオンして、ノードＮ３
の電圧を「Ｖｄｄ＋Ｖｆ３」（Ｖｆ３はダイオードＤ３
の順方向降下電圧）にロックし、インバータＩＮＶ２を
保護する。
Ｒ４により設定される。この基準電圧Ｖαは、Ｖα＜Ｖ
ｄｄである。ダイオードＤ３は入力電圧Ｖｉｎが電圧Ｖ
ｄｄよりも高い側に変化するときオンして、ノードＮ３
の電圧を「Ｖｄｄ＋Ｖｆ３」（Ｖｆ３はダイオードＤ３
の順方向降下電圧）にロックし、インバータＩＮＶ２を
保護する。
【００１９】以上から、入力電圧ＶｉｎがＶβ＜Ｖｉｎ
のときインバータＩＮＶ１の出力が「Ｌ」となり、Ｖｉ
ｎ＜ＶαのときインバータＩＮＶ２の出力が「Ｈ」とな
るので、この両条件を満足するとき、ナンドゲートＮＡ
ＮＤの出力が「Ｈ」となり、出力端子２の電圧が「Ｈ」
となる。すなわち、「Ｖβ＜Ｖｉｎ＜Ｖα」のとき、出
力端子２が「Ｈ」となり、それ以外では「Ｌ」となっ
て、入力電圧Ｖｉｎのレベル検出が行なわれる。このよ
うに、Ｖβ＜Ｖｓｓ＜Ｖα＜Ｖｄｄの関係に、基準電圧
Ｖα、Ｖβを設定できる。
のときインバータＩＮＶ１の出力が「Ｌ」となり、Ｖｉ
ｎ＜ＶαのときインバータＩＮＶ２の出力が「Ｈ」とな
るので、この両条件を満足するとき、ナンドゲートＮＡ
ＮＤの出力が「Ｈ」となり、出力端子２の電圧が「Ｈ」
となる。すなわち、「Ｖβ＜Ｖｉｎ＜Ｖα」のとき、出
力端子２が「Ｈ」となり、それ以外では「Ｌ」となっ
て、入力電圧Ｖｉｎのレベル検出が行なわれる。このよ
うに、Ｖβ＜Ｖｓｓ＜Ｖα＜Ｖｄｄの関係に、基準電圧
Ｖα、Ｖβを設定できる。
【００２０】図３は図２の回路の抵抗Ｒ１、Ｒ２、Ｒ４
をＰ型電界効果トランジスタＭＰ１、ＭＰ２、ＭＰ４で
構成した回路を示す図である。トランジスタＭＰ２、Ｍ
Ｐ４はゲートを接地に接続して導通抵抗を比較的小さく
し、トランジスタＭＰ１はゲートをドレインに接続して
その導通抵抗を大きくしている。このように構成するこ
とにより、省電力化、ＬＳＩ化を考慮した設計が可能と
なる。
をＰ型電界効果トランジスタＭＰ１、ＭＰ２、ＭＰ４で
構成した回路を示す図である。トランジスタＭＰ２、Ｍ
Ｐ４はゲートを接地に接続して導通抵抗を比較的小さく
し、トランジスタＭＰ１はゲートをドレインに接続して
その導通抵抗を大きくしている。このように構成するこ
とにより、省電力化、ＬＳＩ化を考慮した設計が可能と
なる。
【００２１】
【発明の効果】以上から本発明によれば、信号レベル検
出回路の電源電圧を越えて比較の基準電圧を設定するこ
とができ、また、入力する電圧が信号レベル検出回路の
電源電圧を越える場合であっても、その回路が破壊する
ことを防止することができるという利点がある。
出回路の電源電圧を越えて比較の基準電圧を設定するこ
とができ、また、入力する電圧が信号レベル検出回路の
電源電圧を越える場合であっても、その回路が破壊する
ことを防止することができるという利点がある。
【図１】 本発明の第１の実施の形態を示す信号レベル
検出回路の回路図である。
検出回路の回路図である。
【図２】 本発明の第２の実施の形態を示す信号レベル
検出回路の回路図である。
検出回路の回路図である。
【図３】 図２の回路の抵抗を具体化した回路図であ
る。
る。
【図４】 従来の信号レベル検出回路の回路図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−223859（ＪＰ，Ａ) 特開 昭51−90542（ＪＰ，Ａ) 実開 昭52−114760（ＪＰ，Ｕ) 実開 昭61−146031（ＪＰ，Ｕ) 実公 昭50−14426（ＪＰ，Ｙ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32
Claims (1)
- 【請求項１】入力端子に一端が接続された第１の抵抗
と、該第１の抵抗と直列になるように該第１の抵抗の他
端にカソードが接続された第１のダイオードと、該第１
のダイオードのアノードから高電位電源にかけて順次直
列接続された第２の抵抗および第３の抵抗と、該第２、
第３の抵抗の共通接続点の電圧を一定の閾値と比較しそ
の結果を出力する第１の電圧検出手段と、前記第１のダ
イオードのアノードにカソードが接続された第２のダイ
オードと、該第２のダイオードのアノードに接続された
低電位電源と、前記第１のダイオードのカソードと前記
高電位電源との間にカソードが該高電位電源側となるよ
うに接続された第３のダイオードと、該第３のダイオー
ドと並列に接続された第４の抵抗と、前記第１のダイオ
ードと該第３のダイオードの共通接続点の電圧を一定の
閾値と比較しその結果を出力する第２の電圧検出手段と
を具備し、 前記入力端子に印加される電圧が前記低電
位電源の電圧より低い第１の基準電圧を上回るとき前記
第１の電圧検出手段がこれを検出するよう前記第１乃至
第３の抵抗の値を設定し、 前記入力端子に印加される電圧が前記高電位電源の電圧
より低い第２の基準電圧を下回るとき前記第２の電圧検
出手段がこれを検出するよう前記第１および第４の抵抗
の値を設定し、 前記第１の電圧検出手段の前記検出結果と前記第２の電
圧検出手段の前記検出の結果から、前記入力端子に印加
される電圧レベルが前記第１の基準電圧と前記第２の基
準電圧の間の範囲内にあることを検出することを特徴と
する信号レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07308896A JP3322332B2 (ja) | 1996-03-05 | 1996-03-05 | 信号レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07308896A JP3322332B2 (ja) | 1996-03-05 | 1996-03-05 | 信号レベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09243673A JPH09243673A (ja) | 1997-09-19 |
| JP3322332B2 true JP3322332B2 (ja) | 2002-09-09 |
Family
ID=13508244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07308896A Expired - Fee Related JP3322332B2 (ja) | 1996-03-05 | 1996-03-05 | 信号レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322332B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5422212B2 (ja) * | 2009-01-22 | 2014-02-19 | ザインエレクトロニクス株式会社 | 電流検出回路 |
| CN113311211B (zh) * | 2020-02-26 | 2023-05-30 | 圣邦微电子（北京）股份有限公司 | 一种提高电源电压检测精准度的版图连接方法 |
-
1996
- 1996-03-05 JP JP07308896A patent/JP3322332B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09243673A (ja) | 1997-09-19 |
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