JPH09243673A - 信号レベル検出回路 - Google Patents
信号レベル検出回路Info
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- JPH09243673A JPH09243673A JP7308896A JP7308896A JPH09243673A JP H09243673 A JPH09243673 A JP H09243673A JP 7308896 A JP7308896 A JP 7308896A JP 7308896 A JP7308896 A JP 7308896A JP H09243673 A JPH09243673 A JP H09243673A
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Abstract
(57)【要約】
【課題】 信号レベル検出回路の電源電圧を越えて比較
の基準電圧を設定可能とする。 【解決手段】 入力端子１に接続されたダイオードＤ１
と、ダイオードＤ１と電源Ｖｄｄとの間に直列接続され
入力端子１に印加される電圧レベルをシフトさせるため
の抵抗Ｒ１、Ｒ２と、両抵抗Ｒ１、Ｒ２の共通接続点の
電圧を検出するインバータＩＮＶ１とを具備設けた。
の基準電圧を設定可能とする。 【解決手段】 入力端子１に接続されたダイオードＤ１
と、ダイオードＤ１と電源Ｖｄｄとの間に直列接続され
入力端子１に印加される電圧レベルをシフトさせるため
の抵抗Ｒ１、Ｒ２と、両抵抗Ｒ１、Ｒ２の共通接続点の
電圧を検出するインバータＩＮＶ１とを具備設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号の電圧レ
ベルが予め設定した電圧に対して高いか低いか、さらに
は予め設定した電圧範囲内にあるか否かを検出する信号
レベル検出回路に係り、特に電源電圧の範囲外のレベル
までも検出できるようにした信号レベル検出回路に関す
るものである。
ベルが予め設定した電圧に対して高いか低いか、さらに
は予め設定した電圧範囲内にあるか否かを検出する信号
レベル検出回路に係り、特に電源電圧の範囲外のレベル
までも検出できるようにした信号レベル検出回路に関す
るものである。
【０００２】
【従来の技術】入力電圧Ｖｉｎを入力し、これが基準電
圧Ｖαと基準電圧Ｖβの範囲内にあるか否かを検出する
信号レベル検出回路として、従来では図６に示すような
回路が使用されていた。ただし、 Ｖｉｎ(min) ＜Ｖβ＜Ｖα＜Ｖｉｎ(max) である。
圧Ｖαと基準電圧Ｖβの範囲内にあるか否かを検出する
信号レベル検出回路として、従来では図６に示すような
回路が使用されていた。ただし、 Ｖｉｎ(min) ＜Ｖβ＜Ｖα＜Ｖｉｎ(max) である。
【０００３】図６において、１は信号入力端子、２は検
出信号の出力端子である。また、ＯＰ１、ＯＰ２はオペ
アンプで構成した電圧比較器であって、その非反転入力
端子（＋）は入力端子１に接続され、反転入力端子
（−）には、抵抗Ｒ５０とＲ５１、Ｒ５２とＲ５３によ
り電源電圧ＶｄｄとＶｓｓを分割して得た基準電圧Ｖ
α、Ｖβが印加されている。そして、一方の電圧比較器
ＯＰ１の出力側にインバータＩＮＶ０が接続され、この
インバータＩＮＶ０の出力と他方の電圧比較器ＯＰ２の
出力がアンドゲートＡＮＤに入力されている。
出信号の出力端子である。また、ＯＰ１、ＯＰ２はオペ
アンプで構成した電圧比較器であって、その非反転入力
端子（＋）は入力端子１に接続され、反転入力端子
（−）には、抵抗Ｒ５０とＲ５１、Ｒ５２とＲ５３によ
り電源電圧ＶｄｄとＶｓｓを分割して得た基準電圧Ｖ
α、Ｖβが印加されている。そして、一方の電圧比較器
ＯＰ１の出力側にインバータＩＮＶ０が接続され、この
インバータＩＮＶ０の出力と他方の電圧比較器ＯＰ２の
出力がアンドゲートＡＮＤに入力されている。
【０００４】この回路では、電圧比較器ＯＰ１の出力が
「Ｌ」（低レベル電圧）になりインバータＩＮＶ０の出
力が「Ｈ」（高レベル電圧）になる条件はＶｉｎ＜Ｖα
のとき、電圧比較器ＯＰ２の出力が「Ｈ」になる条件は
Ｖｉｎ＞Ｖβのときである。したがって、アンドゲート
ＡＮＤの出力が「Ｈ」になる条件は、 Ｖβ＜Ｖｉｎ＜Ｖα のときである。
「Ｌ」（低レベル電圧）になりインバータＩＮＶ０の出
力が「Ｈ」（高レベル電圧）になる条件はＶｉｎ＜Ｖα
のとき、電圧比較器ＯＰ２の出力が「Ｈ」になる条件は
Ｖｉｎ＞Ｖβのときである。したがって、アンドゲート
ＡＮＤの出力が「Ｈ」になる条件は、 Ｖβ＜Ｖｉｎ＜Ｖα のときである。
【０００５】このようにして、入力電圧Ｖｉｎのレベル
が電圧Ｖαと電圧Ｖβの範囲内にあるときは出力端子２
の電圧が「Ｈ」に、またＶｉｎ＞Ｖα、あるいはＶｉｎ
＜Ｖβのときは「Ｌ」になり、入力電圧Ｖｉｎのレベル
が所定範囲内にあるか否かを検出することができる。
が電圧Ｖαと電圧Ｖβの範囲内にあるときは出力端子２
の電圧が「Ｈ」に、またＶｉｎ＞Ｖα、あるいはＶｉｎ
＜Ｖβのときは「Ｌ」になり、入力電圧Ｖｉｎのレベル
が所定範囲内にあるか否かを検出することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、この図
６に示した信号レベル検出回路では、検出電圧範囲を決
める基準電圧Ｖα、Ｖβが、電源電圧Ｖｄｄ、Ｖｓｓの
範囲内にあることが必須の条件であり、この範囲を越え
る基準電圧Ｖα、Ｖβを発生させることはできない。外
部からこの基準電圧Ｖα、Ｖβを供給することを考えた
場合は、別電源が必要であり、回路規模が増大する。
６に示した信号レベル検出回路では、検出電圧範囲を決
める基準電圧Ｖα、Ｖβが、電源電圧Ｖｄｄ、Ｖｓｓの
範囲内にあることが必須の条件であり、この範囲を越え
る基準電圧Ｖα、Ｖβを発生させることはできない。外
部からこの基準電圧Ｖα、Ｖβを供給することを考えた
場合は、別電源が必要であり、回路規模が増大する。
【０００７】本発明の目的は、上記した問題を解決し
て、外部から電源を供給することなく、電源電圧の範囲
を越えた比較基準値を設定できるようにして、信号レベ
ルを検出できるようにした回路を提供することである。
て、外部から電源を供給することなく、電源電圧の範囲
を越えた比較基準値を設定できるようにして、信号レベ
ルを検出できるようにした回路を提供することである。
【０００８】
【課題を解決するための手段】第１の発明は、入力端子
に接続された第１のダイオードと、該第１のダイオード
から第１の電源にかけて順次直列接続され前記入力端子
に印加される電圧レベルをシフトさせるための第１、第
２の抵抗と、該第１、第２の抵抗の共通接続点の電圧を
検出する第１の電圧検出手段とを具備することを特徴と
する信号レベル検出回路として構成した。
に接続された第１のダイオードと、該第１のダイオード
から第１の電源にかけて順次直列接続され前記入力端子
に印加される電圧レベルをシフトさせるための第１、第
２の抵抗と、該第１、第２の抵抗の共通接続点の電圧を
検出する第１の電圧検出手段とを具備することを特徴と
する信号レベル検出回路として構成した。
【０００９】第２の発明は、第１の発明において、前記
第１のダイオードと第２の電源との間に、前記第１の電
圧検出手段の保護用として第２のダイオードを接続した
ことを特徴とする信号レベル検出回路として構成した。
第１のダイオードと第２の電源との間に、前記第１の電
圧検出手段の保護用として第２のダイオードを接続した
ことを特徴とする信号レベル検出回路として構成した。
【００１０】第３の発明は、第１又は第２の発明におい
て、前記入力端子と前記第１のダイオードとの間に第３
の抵抗を接続すると共に該第３の抵抗と前記第１の電源
との間に第４の抵抗を接続し、前記第３の抵抗と前記第
４の抵抗の共通接続点の電圧を検出する第２の電圧検出
手段を設けたことを特徴とする信号レベル検出回路とし
て構成した。
て、前記入力端子と前記第１のダイオードとの間に第３
の抵抗を接続すると共に該第３の抵抗と前記第１の電源
との間に第４の抵抗を接続し、前記第３の抵抗と前記第
４の抵抗の共通接続点の電圧を検出する第２の電圧検出
手段を設けたことを特徴とする信号レベル検出回路とし
て構成した。
【００１１】第４の発明は、第３の発明において、前記
第４の抵抗に並列に、前記第２の電圧検出手段の保護用
として第３のダイオードを接続したことを特徴とする信
号レベル検出回路として構成した。
第４の抵抗に並列に、前記第２の電圧検出手段の保護用
として第３のダイオードを接続したことを特徴とする信
号レベル検出回路として構成した。
【００１２】第５の発明は、第１又は第２の発明の前記
第１のダイオードをそのカソードが前記入力端子側とな
るように接続し、前記第１の電源を高電位電源とし、且
つ前記第１の抵抗の値よりも第２の抵抗の値を小さく設
定して第１の基準電圧を設定し、前記入力端子に入力す
る電圧が前記第１の基準電圧以上であることを検出する
第１の信号レベル検出回路と、第１又は第２の発明の前
記第１のダイオードをそのアノードが前記入力端子側と
なるように接続し、前記第１の電源を低電位電源とし、
且つ前記第１の抵抗の値よりも第２の抵抗の値を大きく
設定して第２の基準電圧を設定し、前記入力端子に入力
する電圧が前記第２の基準電圧以下であることを検出す
る第２の信号レベル検出回路と、を設けたことを特徴と
する信号レベル検出回路として構成した。
第１のダイオードをそのカソードが前記入力端子側とな
るように接続し、前記第１の電源を高電位電源とし、且
つ前記第１の抵抗の値よりも第２の抵抗の値を小さく設
定して第１の基準電圧を設定し、前記入力端子に入力す
る電圧が前記第１の基準電圧以上であることを検出する
第１の信号レベル検出回路と、第１又は第２の発明の前
記第１のダイオードをそのアノードが前記入力端子側と
なるように接続し、前記第１の電源を低電位電源とし、
且つ前記第１の抵抗の値よりも第２の抵抗の値を大きく
設定して第２の基準電圧を設定し、前記入力端子に入力
する電圧が前記第２の基準電圧以下であることを検出す
る第２の信号レベル検出回路と、を設けたことを特徴と
する信号レベル検出回路として構成した。
【００１３】
［第１の実施の形態］図１は本発明の第１の実施の形態
の信号レベル検出回路を示す図である。図６におけるも
のと同じものには同一の符号を付した。ＩＮＶ１は所定
の閾値電圧が設定された電圧検出手段としてのインバー
タ、Ｄ１、Ｄ２はダイオード、Ｒ１、Ｒ２は抵抗、Ｎ１
は抵抗Ｒ１、Ｒ２の共通接続点のノード、Ｎ２はダイオ
ードＤ１、Ｄ２の共通接続点のノードである。電源電圧
はＶｄｄである。なお、インバータＩＮＶ１には電圧Ｖ
ｄｄが供給される。
の信号レベル検出回路を示す図である。図６におけるも
のと同じものには同一の符号を付した。ＩＮＶ１は所定
の閾値電圧が設定された電圧検出手段としてのインバー
タ、Ｄ１、Ｄ２はダイオード、Ｒ１、Ｒ２は抵抗、Ｎ１
は抵抗Ｒ１、Ｒ２の共通接続点のノード、Ｎ２はダイオ
ードＤ１、Ｄ２の共通接続点のノードである。電源電圧
はＶｄｄである。なお、インバータＩＮＶ１には電圧Ｖ
ｄｄが供給される。
【００１４】この回路では、入力端子１の電圧Ｖｉｎ
が、Ｖｉｎ≧Ｖｄｄのときは、ダイオードＤ１はカット
オフの状態にある。このとき、ダイオードＤ１、Ｄ２の
共通接接続点であるノードＮ１に電源電圧Ｖｄｄが現れ
ているので、出力端子２の電圧は「Ｌ」となる。
が、Ｖｉｎ≧Ｖｄｄのときは、ダイオードＤ１はカット
オフの状態にある。このとき、ダイオードＤ１、Ｄ２の
共通接接続点であるノードＮ１に電源電圧Ｖｄｄが現れ
ているので、出力端子２の電圧は「Ｌ」となる。
【００１５】このような状態において、入力端子１の電
圧Ｖｉｎが低下すると、ダイオードＤ１がオンしてノー
ドＮ１の電圧が、電圧Ｖｄｄを抵抗Ｒ１とＲ２で分割し
た値となる。
圧Ｖｉｎが低下すると、ダイオードＤ１がオンしてノー
ドＮ１の電圧が、電圧Ｖｄｄを抵抗Ｒ１とＲ２で分割し
た値となる。
【００１６】この電圧Ｖｉｎがさらに低下し、０Ｖ以下
の負にまで低下すると、ノードＮ１の電圧もそれに応じ
て低下するが、このとき抵抗Ｒ１とＲ２の比を、例えば
Ｒ１＞Ｒ２に設定しておいて、入力電圧Ｖｉｎが負の電
圧のとき、ノードＮ１の電圧が正の電圧でかつインバー
タＩＮＶ１の閾値よりも高い値となるようにすれば、下
限の基準電圧Ｖβを、負の電圧に設定できる。つまり、
ここでは、電源電圧は０Ｖ〜Ｖｄｄであるが、基準電圧
Ｖβを０Ｖ以下に設定できるのである。
の負にまで低下すると、ノードＮ１の電圧もそれに応じ
て低下するが、このとき抵抗Ｒ１とＲ２の比を、例えば
Ｒ１＞Ｒ２に設定しておいて、入力電圧Ｖｉｎが負の電
圧のとき、ノードＮ１の電圧が正の電圧でかつインバー
タＩＮＶ１の閾値よりも高い値となるようにすれば、下
限の基準電圧Ｖβを、負の電圧に設定できる。つまり、
ここでは、電源電圧は０Ｖ〜Ｖｄｄであるが、基準電圧
Ｖβを０Ｖ以下に設定できるのである。
【００１７】このとき、入力電圧Ｖｉｎが、Ｖｉｎ≦Ｖ
βのとき出力端子２の電圧が「Ｈ」となり、Ｖβ＜Ｖｉ
ｎのとき出力端子の電圧が「Ｌ」となる。
βのとき出力端子２の電圧が「Ｈ」となり、Ｖβ＜Ｖｉ
ｎのとき出力端子の電圧が「Ｌ」となる。
【００１８】なお、入力電圧Ｖｉｎが負側に大きく変化
するとき、ダイオードＤ２がオンしてノードＮ２の電圧
を−Ｖｆ２（Ｖｆ２はダイオードＤ２の順方向降下電
圧）にロックするので、インバータＩＮＶ１に大きな負
の電圧が入力してそのインバータＩＮＶ１に悪影響を与
えることが防止されている。
するとき、ダイオードＤ２がオンしてノードＮ２の電圧
を−Ｖｆ２（Ｖｆ２はダイオードＤ２の順方向降下電
圧）にロックするので、インバータＩＮＶ１に大きな負
の電圧が入力してそのインバータＩＮＶ１に悪影響を与
えることが防止されている。
【００１９】以上から、第１の実施の形態では、入力電
圧Ｖｉｎが、Ｖｉｎ＞Ｖβか否かを検出でき、その基準
電圧Ｖβは、Ｖβ＜０に設定できる。
圧Ｖｉｎが、Ｖｉｎ＞Ｖβか否かを検出でき、その基準
電圧Ｖβは、Ｖβ＜０に設定できる。
【００２０】［第２の実施の形態］図２は本発明の第２
の実施の形態の信号レベル検出回路を示す図である。図
１におけるものと同一のものには同一の符号を付してい
る。この図２の回路は、図１の回路に対して、抵抗Ｒ
３、Ｒ４、インバータＩＮＶ２、ＩＮＶ３、ナンドゲー
トＮＡＮＤ、および負の電源電圧Ｖｓｓを追加したもの
である。また、Ｎ３はダイオードＤ１、Ｄ３の共通接続
点のノードである。なおインバータＩＮＶ１〜３やナン
ドゲートＮＡＮＤには電源電圧ＶｄｄとＶｓｓが供給さ
れる。
の実施の形態の信号レベル検出回路を示す図である。図
１におけるものと同一のものには同一の符号を付してい
る。この図２の回路は、図１の回路に対して、抵抗Ｒ
３、Ｒ４、インバータＩＮＶ２、ＩＮＶ３、ナンドゲー
トＮＡＮＤ、および負の電源電圧Ｖｓｓを追加したもの
である。また、Ｎ３はダイオードＤ１、Ｄ３の共通接続
点のノードである。なおインバータＩＮＶ１〜３やナン
ドゲートＮＡＮＤには電源電圧ＶｄｄとＶｓｓが供給さ
れる。
【００２１】この回路では、下限の基準電圧Ｖβが、図
１に示した回路と同様の原理によって、電圧Ｖｓｓより
も低い値に、つまりＶβ＜Ｖｓｓに設定できる。これ
は、抵抗Ｒ１、Ｒ２、Ｒ３により行なう。例えば、（Ｒ
１＋Ｒ３）＞Ｒ２に設定する。ダイオードＤ２は入力電
圧Ｖｉｎが電圧Ｖｓｓよりも負側に大きく変化するとき
オンして、ノードＮ２の電圧を「Ｖｓｓ−Ｖｆ２」にロ
ックし、インバータＩＮＶ１を保護する。
１に示した回路と同様の原理によって、電圧Ｖｓｓより
も低い値に、つまりＶβ＜Ｖｓｓに設定できる。これ
は、抵抗Ｒ１、Ｒ２、Ｒ３により行なう。例えば、（Ｒ
１＋Ｒ３）＞Ｒ２に設定する。ダイオードＤ２は入力電
圧Ｖｉｎが電圧Ｖｓｓよりも負側に大きく変化するとき
オンして、ノードＮ２の電圧を「Ｖｓｓ−Ｖｆ２」にロ
ックし、インバータＩＮＶ１を保護する。
【００２２】一方、上限の基準電圧Ｖαは、抵抗Ｒ３、
Ｒ４により設定される。この基準電圧Ｖαは、Ｖα＜Ｖ
ｄｄである。ダイオードＤ３は入力電圧Ｖｉｎが電圧Ｖ
ｄｄよりも高い側に変化するときオンして、ノードＮ３
の電圧を「Ｖｄｄ＋Ｖｆ３」（Ｖｆ３はダイオードＤ３
の順方向降下電圧）にロックし、インバータＩＮＶ２を
保護する。
Ｒ４により設定される。この基準電圧Ｖαは、Ｖα＜Ｖ
ｄｄである。ダイオードＤ３は入力電圧Ｖｉｎが電圧Ｖ
ｄｄよりも高い側に変化するときオンして、ノードＮ３
の電圧を「Ｖｄｄ＋Ｖｆ３」（Ｖｆ３はダイオードＤ３
の順方向降下電圧）にロックし、インバータＩＮＶ２を
保護する。
【００２３】以上から、入力電圧ＶｉｎがＶβ＜Ｖｉｎ
のときインバータＩＮＶ１の出力が「Ｌ」となり、Ｖｉ
ｎ＜ＶαのときインバータＩＮＶ２の出力が「Ｈ」とな
るので、この両条件を満足するとき、ナンドゲートＮＡ
ＮＤの出力が「Ｈ」となり、出力端子２の電圧が「Ｈ」
となる。すなわち、「Ｖβ＜Ｖｉｎ＜Ｖα」のとき、出
力端子２が「Ｈ」となり、それ以外では「Ｌ」となっ
て、入力電圧Ｖｉｎのレベル検出が行なわれる。このと
き、「Ｖｓｓ＜Ｖβ＜Ｖα＜Ｖｄｄ」の関係はもちろ
ん、「Ｖβ＜Ｖｓｓ＜Ｖα＜Ｖｄｄ」の関係にも、基準
電圧Ｖα、Ｖβを設定できる。
のときインバータＩＮＶ１の出力が「Ｌ」となり、Ｖｉ
ｎ＜ＶαのときインバータＩＮＶ２の出力が「Ｈ」とな
るので、この両条件を満足するとき、ナンドゲートＮＡ
ＮＤの出力が「Ｈ」となり、出力端子２の電圧が「Ｈ」
となる。すなわち、「Ｖβ＜Ｖｉｎ＜Ｖα」のとき、出
力端子２が「Ｈ」となり、それ以外では「Ｌ」となっ
て、入力電圧Ｖｉｎのレベル検出が行なわれる。このと
き、「Ｖｓｓ＜Ｖβ＜Ｖα＜Ｖｄｄ」の関係はもちろ
ん、「Ｖβ＜Ｖｓｓ＜Ｖα＜Ｖｄｄ」の関係にも、基準
電圧Ｖα、Ｖβを設定できる。
【００２４】図３は図２の回路の抵抗Ｒ１、Ｒ２、Ｒ４
をＰ型電界効果トランジスタＭＰ１、ＭＰ２、ＭＰ４で
構成した回路を示す図である。トランジスタＭＰ２、Ｍ
Ｐ４はゲートを接地に接続して導通抵抗を比較的小さく
し、トランジスタＭＰ１はゲートをドレインに接続して
その導通抵抗を大きくしている。このように構成するこ
とにより、省電力化、ＬＳＩ化を考慮した設計が可能と
なる。
をＰ型電界効果トランジスタＭＰ１、ＭＰ２、ＭＰ４で
構成した回路を示す図である。トランジスタＭＰ２、Ｍ
Ｐ４はゲートを接地に接続して導通抵抗を比較的小さく
し、トランジスタＭＰ１はゲートをドレインに接続して
その導通抵抗を大きくしている。このように構成するこ
とにより、省電力化、ＬＳＩ化を考慮した設計が可能と
なる。
【００２５】［第３の実施の形態］図４は第３の実施の
形態の信号レベル検出回路を示す図である。図４におい
て、図２と同じものは同一の符号を付した。ここでは、
電源ＶｄｄとＶｓｓとの間にダイオードＤ４〜Ｄ６を直
列接続し、ダイオードＤ４とＤ５の共通接続点をノード
Ｎ５、ダイオードＤ４とＤ６の共通接続点をノードＮ６
として、ノードＮ５と電源Ｖｓｓの間に抵抗Ｒ５とＲ６
の直列回路を接続して、その抵抗Ｒ５とＲ６の共通接続
点のノードＮ４をインバータＩＮＶ２の入力に接続し、
ノードＮ６をインバータＮ１と抵抗Ｒ３に接続し、ダイ
オードＤ６に並列に抵抗Ｒ８を接続したものである。
形態の信号レベル検出回路を示す図である。図４におい
て、図２と同じものは同一の符号を付した。ここでは、
電源ＶｄｄとＶｓｓとの間にダイオードＤ４〜Ｄ６を直
列接続し、ダイオードＤ４とＤ５の共通接続点をノード
Ｎ５、ダイオードＤ４とＤ６の共通接続点をノードＮ６
として、ノードＮ５と電源Ｖｓｓの間に抵抗Ｒ５とＲ６
の直列回路を接続して、その抵抗Ｒ５とＲ６の共通接続
点のノードＮ４をインバータＩＮＶ２の入力に接続し、
ノードＮ６をインバータＮ１と抵抗Ｒ３に接続し、ダイ
オードＤ６に並列に抵抗Ｒ８を接続したものである。
【００２６】この回路では、上限の基準電圧Ｖαが、電
圧Ｖｄｄよりも高い値に、つまりＶｄｄ＜Ｖαに設定で
きる。これは、抵抗Ｒ３、Ｒ５、Ｒ６により行なう。例
えば、（Ｒ３＋Ｒ５）＞Ｒ６に設定する。ダイオードＤ
５は入力電圧Ｖｉｎが電圧Ｖｄｄよりも高い側に大きく
変化するときオンして、ノードＮ５の電圧を「Ｖｄｄ＋
Ｖｆ５」（Ｖｆ５はダイオードＦ５の順方向電圧効果）
にロックし、インバータＩＮＶ２を保護する。
圧Ｖｄｄよりも高い値に、つまりＶｄｄ＜Ｖαに設定で
きる。これは、抵抗Ｒ３、Ｒ５、Ｒ６により行なう。例
えば、（Ｒ３＋Ｒ５）＞Ｒ６に設定する。ダイオードＤ
５は入力電圧Ｖｉｎが電圧Ｖｄｄよりも高い側に大きく
変化するときオンして、ノードＮ５の電圧を「Ｖｄｄ＋
Ｖｆ５」（Ｖｆ５はダイオードＦ５の順方向電圧効果）
にロックし、インバータＩＮＶ２を保護する。
【００２７】一方、下限の基準電圧Ｖβは、抵抗Ｒ３、
Ｒ８により設定される。この電圧Ｖβは、Ｖβ＞Ｖｓｓ
である。ダイオードＤ６は入力電圧Ｖｉｎが電圧Ｖｓｓ
よりも低い側に変化するときオンして、ノードＮ６の電
圧を「Ｖｓｓ−Ｖｆ６」（Ｖｆ６はダイオードＤ６の順
方向降下電圧）にロックし、インバータＩＮＶ１を保護
する。
Ｒ８により設定される。この電圧Ｖβは、Ｖβ＞Ｖｓｓ
である。ダイオードＤ６は入力電圧Ｖｉｎが電圧Ｖｓｓ
よりも低い側に変化するときオンして、ノードＮ６の電
圧を「Ｖｓｓ−Ｖｆ６」（Ｖｆ６はダイオードＤ６の順
方向降下電圧）にロックし、インバータＩＮＶ１を保護
する。
【００２８】以上から、入力電圧ＶｉｎがＶα＞Ｖｉｎ
のときインバータＩＮＶ２の出力が「Ｈ」となり、Ｖβ
＜ＶｉｎのときインバータＩＮＶ１の出力が「Ｌ」とな
るので、この両条件を満足するとき、ナンドゲートＮＡ
ＮＤの出力が「Ｈ」となり、出力端子２の電圧が「Ｈ」
となる。すなわち、「Ｖβ＜Ｖｉｎ＜Ｖα」のとき、出
力端子２が「Ｈ」となり、それ以外では「Ｌ」となっ
て、入力電圧Ｖｉｎのレベル検出が行なわれる。このと
き、「Ｖｓｓ＜Ｖβ＜Ｖα＜Ｖｄｄ」の関係はもちろ
ん、「Ｖｓｓ＜Ｖβ＜Ｖｄｄ＜Ｖα」の関係にも、基準
電圧Ｖα、Ｖβを設定できる。
のときインバータＩＮＶ２の出力が「Ｈ」となり、Ｖβ
＜ＶｉｎのときインバータＩＮＶ１の出力が「Ｌ」とな
るので、この両条件を満足するとき、ナンドゲートＮＡ
ＮＤの出力が「Ｈ」となり、出力端子２の電圧が「Ｈ」
となる。すなわち、「Ｖβ＜Ｖｉｎ＜Ｖα」のとき、出
力端子２が「Ｈ」となり、それ以外では「Ｌ」となっ
て、入力電圧Ｖｉｎのレベル検出が行なわれる。このと
き、「Ｖｓｓ＜Ｖβ＜Ｖα＜Ｖｄｄ」の関係はもちろ
ん、「Ｖｓｓ＜Ｖβ＜Ｖｄｄ＜Ｖα」の関係にも、基準
電圧Ｖα、Ｖβを設定できる。
【００２９】［第４の実施の形態］図５は本発明の第４
の実施の形態の信号レベル検出回路を示す図である。こ
こでは、ダイオードＤ７〜Ｄ１０を電源ＶｄｄとＶｓｓ
の間に直列接続し、ダイオードＤ８とＤ９の共通接続点
をノードＮ７として、ここにインバータＩＮＶ４を接続
すると共に入力端子１との間に抵抗Ｒ３を接続し、ダイ
オードＤ７とＤ８の直列回路に並列に抵抗Ｒ９を接続す
る。また、ダイオードＤ７〜Ｄ９の直列回路に抵抗Ｒ１
０とＲ１１の直列回路を並列接続して、その抵抗Ｒ１０
とＲ１１との共通接続点のノードＮ８にインバータＩＮ
Ｖ５を接続する。さらに、ダイオードＤ８〜Ｄ１０の直
列回路に抵抗Ｒ１２とＲ１３の直列回路を並列接続し
て、その抵抗Ｒ１２とＲ１３との共通接続点のノードＮ
９にインバータＩＮＶ６を接続する。３〜５は出力端子
である。
の実施の形態の信号レベル検出回路を示す図である。こ
こでは、ダイオードＤ７〜Ｄ１０を電源ＶｄｄとＶｓｓ
の間に直列接続し、ダイオードＤ８とＤ９の共通接続点
をノードＮ７として、ここにインバータＩＮＶ４を接続
すると共に入力端子１との間に抵抗Ｒ３を接続し、ダイ
オードＤ７とＤ８の直列回路に並列に抵抗Ｒ９を接続す
る。また、ダイオードＤ７〜Ｄ９の直列回路に抵抗Ｒ１
０とＲ１１の直列回路を並列接続して、その抵抗Ｒ１０
とＲ１１との共通接続点のノードＮ８にインバータＩＮ
Ｖ５を接続する。さらに、ダイオードＤ８〜Ｄ１０の直
列回路に抵抗Ｒ１２とＲ１３の直列回路を並列接続し
て、その抵抗Ｒ１２とＲ１３との共通接続点のノードＮ
９にインバータＩＮＶ６を接続する。３〜５は出力端子
である。
【００３０】この図５に示す回路は、前述した図２の回
路と図４の回路を機能的に組み合せたものである。ここ
では、基準電圧Ｖα、Ｖβ、Ｖγの３種のレベルを設定
できる。なお、Ｖγ＜Ｖβ＜Ｖαである。
路と図４の回路を機能的に組み合せたものである。ここ
では、基準電圧Ｖα、Ｖβ、Ｖγの３種のレベルを設定
できる。なお、Ｖγ＜Ｖβ＜Ｖαである。
【００３１】まず、抵抗Ｒ３とＲ９を適当な値に設定す
ることにより、基準電圧Ｖβを設定する。この基準電圧
Ｖβは、「Ｖｓｓ＜Ｖβ＜Ｖｄｄ」となる。この場合、
Ｖｉｎ＜Ｖβのとき、出力端子３の電圧が「Ｈ」とな
る。また、抵抗Ｒ３、Ｒ１０、Ｒ１１を、（Ｒ３＋Ｒ１
１）＞Ｒ１０に設定することにより、基準電圧Ｖγを設
定する。この場合、Ｖｉｎ＜Ｖγのとき、出力端子４の
電圧が「Ｈ」となる。この基準電圧Ｖγは、「Ｖγ＜Ｖ
ｓｓ」に設定できる。さらに、抵抗Ｒ３、Ｒ１２、Ｒ１
３を、（Ｒ３＋Ｒ１２）＞Ｒ１３に設定することによ
り、基準電圧Ｖαを設定する。この場合、Ｖｉｎ＜Ｖα
のとき、出力端子５の電圧が「Ｈ」となる。この基準電
圧Ｖαは、「Ｖｄｄ＜Ｖα」に設定できる。
ることにより、基準電圧Ｖβを設定する。この基準電圧
Ｖβは、「Ｖｓｓ＜Ｖβ＜Ｖｄｄ」となる。この場合、
Ｖｉｎ＜Ｖβのとき、出力端子３の電圧が「Ｈ」とな
る。また、抵抗Ｒ３、Ｒ１０、Ｒ１１を、（Ｒ３＋Ｒ１
１）＞Ｒ１０に設定することにより、基準電圧Ｖγを設
定する。この場合、Ｖｉｎ＜Ｖγのとき、出力端子４の
電圧が「Ｈ」となる。この基準電圧Ｖγは、「Ｖγ＜Ｖ
ｓｓ」に設定できる。さらに、抵抗Ｒ３、Ｒ１２、Ｒ１
３を、（Ｒ３＋Ｒ１２）＞Ｒ１３に設定することによ
り、基準電圧Ｖαを設定する。この場合、Ｖｉｎ＜Ｖα
のとき、出力端子５の電圧が「Ｈ」となる。この基準電
圧Ｖαは、「Ｖｄｄ＜Ｖα」に設定できる。
【００３２】以上から、基準電圧Ｖα、Ｖβ、Ｖγは、
「Ｖγ＜Ｖｓｓ＜Ｖβ＜Ｖｄｄ＜Ｖα」に設定できる。
このように、インバータＩＮＶ４〜６に同じ閾値のもの
を使用した場合であっても、それらインバータＩＮＶ４
が反転するための入力電圧Ｖｉｎ、インバータＩＮＶ５
が反転するための電圧入力電圧Ｖｉｎ、インバータＩＮ
Ｖ５が反転するための電圧入力電圧Ｖｉｎを異ならせる
ことができ、しかも基準電圧ＶαやＶγは電源電圧範囲
を越えた電圧に設定できる。そして、出力端子３〜５に
適宜論理回路を接続することにより、Ｖγ＜Ｖｉｎの検
出、Ｖγ＜Ｖｉｎ＜Ｖβの検出、Ｖβ＜Ｖｉｎ＜Ｖαの
検出、Ｖα＜Ｖｉｎの検出等を行なうことができる。
「Ｖγ＜Ｖｓｓ＜Ｖβ＜Ｖｄｄ＜Ｖα」に設定できる。
このように、インバータＩＮＶ４〜６に同じ閾値のもの
を使用した場合であっても、それらインバータＩＮＶ４
が反転するための入力電圧Ｖｉｎ、インバータＩＮＶ５
が反転するための電圧入力電圧Ｖｉｎ、インバータＩＮ
Ｖ５が反転するための電圧入力電圧Ｖｉｎを異ならせる
ことができ、しかも基準電圧ＶαやＶγは電源電圧範囲
を越えた電圧に設定できる。そして、出力端子３〜５に
適宜論理回路を接続することにより、Ｖγ＜Ｖｉｎの検
出、Ｖγ＜Ｖｉｎ＜Ｖβの検出、Ｖβ＜Ｖｉｎ＜Ｖαの
検出、Ｖα＜Ｖｉｎの検出等を行なうことができる。
【００３３】
【発明の効果】以上から本発明によれば、信号レベル検
出回路の電源電圧を越えて比較の基準電圧を設定するこ
とができ、また、入力する電圧が信号レベル検出回路の
電源電圧を越える場合であっても、その回路が破壊する
ことを防止することができるという利点がある。
出回路の電源電圧を越えて比較の基準電圧を設定するこ
とができ、また、入力する電圧が信号レベル検出回路の
電源電圧を越える場合であっても、その回路が破壊する
ことを防止することができるという利点がある。
【図１】 本発明の第１の実施の形態を示す信号レベル
検出回路の回路図である。
検出回路の回路図である。
【図２】 本発明の第２の実施の形態を示す信号レベル
検出回路の回路図である。
検出回路の回路図である。
【図３】 図２の回路の抵抗を具体化した回路図であ
る。
る。
【図４】 本発明の第３の実施の形態を示す信号レベル
検出回路の回路図である。
検出回路の回路図である。
【図５】 本発明の第４の実施の形態を示す信号レベル
検出回路の回路図である。
検出回路の回路図である。
【図６】 従来の信号レベル検出回路の回路図である。
Claims (5)
- 【請求項１】入力端子に接続された第１のダイオード
と、該第１のダイオードから第１の電源にかけて順次直
列接続され前記入力端子に印加される電圧レベルをシフ
トさせるための第１、第２の抵抗と、該第１、第２の抵
抗の共通接続点の電圧を検出する第１の電圧検出手段と
を具備することを特徴とする信号レベル検出回路。 - 【請求項２】前記第１のダイオードと第２の電源との間
に、前記第１の電圧検出手段の保護用として第２のダイ
オードを接続したことを特徴とする請求項１に記載の信
号レベル検出回路。 - 【請求項３】前記入力端子と前記第１のダイオードとの
間に第３の抵抗を接続すると共に該第３の抵抗と前記第
１の電源との間に第４の抵抗を接続し、前記第３の抵抗
と前記第４の抵抗の共通接続点の電圧を検出する第２の
電圧検出手段を設けたことを特徴とする請求項１又は２
に記載の信号レベル検出回路。 - 【請求項４】前記第４の抵抗に並列に、前記第２の電圧
検出手段の保護用として第３のダイオードを接続したこ
とを特徴とする請求項３に記載の信号レベル検出回路。 - 【請求項５】前記請求項１又は２の前記第１のダイオー
ドをそのカソードが前記入力端子側となるように接続
し、前記第１の電源を高電位電源とし、且つ前記第１の
抵抗の値よりも第２の抵抗の値を小さく設定して第１の
基準電圧を設定し、前記入力端子に入力する電圧が前記
第１の基準電圧以上であることを検出する第１の信号レ
ベル検出回路と、 前記請求項１又は２の前記第１のダイオードをそのアノ
ードが前記入力端子側となるように接続し、前記第１の
電源を低電位電源とし、且つ前記第１の抵抗の値よりも
第２の抵抗の値を大きく設定して第２の基準電圧を設定
し、前記入力端子に入力する電圧が前記第２の基準電圧
以下であることを検出する第２の信号レベル検出回路
と、 を設けたことを特徴とする信号レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07308896A JP3322332B2 (ja) | 1996-03-05 | 1996-03-05 | 信号レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07308896A JP3322332B2 (ja) | 1996-03-05 | 1996-03-05 | 信号レベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09243673A true JPH09243673A (ja) | 1997-09-19 |
| JP3322332B2 JP3322332B2 (ja) | 2002-09-09 |
Family
ID=13508244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07308896A Expired - Fee Related JP3322332B2 (ja) | 1996-03-05 | 1996-03-05 | 信号レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322332B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010084652A1 (ja) * | 2009-01-22 | 2010-07-29 | ザインエレクトロニクス株式会社 | 電流検出回路 |
| CN113311211A (zh) * | 2020-02-26 | 2021-08-27 | 圣邦微电子（北京）股份有限公司 | 一种提高电源电压检测精准度的版图连接方法 |
-
1996
- 1996-03-05 JP JP07308896A patent/JP3322332B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010084652A1 (ja) * | 2009-01-22 | 2010-07-29 | ザインエレクトロニクス株式会社 | 電流検出回路 |
| TWI414801B (zh) * | 2009-01-22 | 2013-11-11 | Thine Electronics Inc | 電流檢測電路 |
| KR101374848B1 (ko) * | 2009-01-22 | 2014-03-18 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 전류검출회로 |
| CN113311211A (zh) * | 2020-02-26 | 2021-08-27 | 圣邦微电子（北京）股份有限公司 | 一种提高电源电压检测精准度的版图连接方法 |
| CN113311211B (zh) * | 2020-02-26 | 2023-05-30 | 圣邦微电子（北京）股份有限公司 | 一种提高电源电压检测精准度的版图连接方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3322332B2 (ja) | 2002-09-09 |
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