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Die Erfindung betrifft eine Schaltungsanordnung eines Betriebsspannungswandlers zur Bereitstellung einer Kernspannung für eine Kernschaltung eines CMOS-Schaltkreises aus einer höheren Betriebsspannung. Die Schaltungsanordnung ist chipintern in dem CMOS-Schaltkreis angeordnet, der mit einem Betriebsspannungsanschluss und einen Ground-Anschluss versehen ist. Die Schaltungsanordnung weist einen ersten und einen zweiten p-Kanal-Feldeffekttransistor (FET), geschaltet zwischen einem Kernspannungsanschluss und dem Betriebsspannungsanschluss auf, wobei zwischen dem Kernspannungsanschluss und dem Ground-Anschluss eine Lastimpedanz geschaltet ist. Der gesamte CMOS-Schaltkreis ist mit seinem Betriebsspannungsanschluss und dem Ground-Anschluss mit einer Betriebsspannungsquelle, deren Betriebspannung über der Kernspannung liegt, zusammenschaltbar.
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Die Erfindung betrifft auch ein Verfahren zur Kernspannungs-Bereitstellung aus einer höheren Betriebsspannung, bei dem mittels einer geregelten Steuerspannung über einen regelbaren Widerstand ein Spannungsabfall erzeugt wird, mit dem die Höhe der zwischen Betriebsspannungsanschluss und Ground liegenden Betriebsspannung auf die Höhe der Kernspannung reduziert wird und bei welchem der regelbare Widerstand, als ein p-Kanal-FET bereitgestellt wird.
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Gegenwärtig findet eine Ablösung der Speicher der früheren 1MSRAM Generation, die Anfang und Mitte der neunziger Jahre entworfen und gefertigt wurden, statt. Einige Firmen haben ihre Produkte noch einmal neu aufgelegt. Andere sind dabei, die Produkte auslaufen zu lassen.
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Mit den neuesten Technologien ist eine weitere wesentliche Reduzierung der Chipfläche und damit Verbesserung der Herstellungskosten möglich. Andererseits sichert das Design in einer der neuesten Technologien einen langen Produktionszyklus.
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Die einfache Skalierung der Schaltungen wird jedoch dadurch unmöglich, dass mit der Skalierung der Transistorparameter auch eine Skalierung der Gateoxid-Dicken und damit bei den modernsten Technologien eine Reduzierung der Spannungsfestigkeit der Transistoren einhergeht.
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So werden in einer 0.18 μm Standard-CMOS-Technologie keine Transistoren mit einer Spannungsfestigkeit von 5 Volt hergestellt. Die Spannungsfestigkeit der Transistoren für die Innenschaltung, d. h. dem so genannten Schaltkreis-Core oder Schaltkreiskern beträgt 1.8 V und für die Interfacestufen werden 3.3 V realisiert.
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Da jedoch die Nachfrage am Markt aufgrund der vielen in Anwendung befindlichen Applikationen groß ist, ist es Anliegen und Inhalt der Erfindung, Schaltungsteile zu entwickeln, mit denen es möglich ist, mit Transistoren mit einer Spannungsfestigkeit von lediglich 3.3 V eine Versorgungsspannung von 5 V am Chip zu ermöglichen.
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Hochintegrierte Schaltkreise arbeiten häufig mit zwei unterschiedlichen Spannungen. Die erste Spannung, die Kern-Spannung oder Core-Spannung genannt, ist die Spannung, die alle internen Schaltungsteile versorgt. Die Transistoren, die die interne Schaltung bilden, repräsentieren den Stand der Halbleitertechnologie für dieses Technologieniveau. Durch Nutzung ihrer Möglichkeiten ist die gewünschte Packungsdichte und Verarbeitungsgeschwindigkeit möglich.
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Daneben wird häufig, durch zusätzliche technologische Maßnahmen ermöglicht, ein zweiter Transistor angeboten. Dieser Transistor, er ist je nach Technologieniveau mit einer Spannungsfestigkeit von 2.5 V, 3.3 V oder 5 V ausgestattet, hilft sichern, dass Schaltkreise der neuen Technologie pinspannungskompatibel mit Schaltkreisen älteren Technologien bleiben und die neu entworfenen Schaltkreise in einer normierten älteren Umgebung auf der Platine mit anderen Schaltungen arbeiten.
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Um die Pinkompatibilität mit älteren Schaltungen zu sichern, muss die extern anliegende Versorgungsspannung transformiert werden, so dass die Kern-Spannung auf dem Chip selbst zur Verfügung gestellt wird.
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Üblicher Weise werden dazu n-Kanaltransistoren genutzt, die mit der Betriebsspannung verbunden werden und die entweder als Dioden geschaltet sind, so dass der Schwellspannungsabfall zur Spannungsreduzierung benutzt wird, oder sie werden als geschaltete Längstransistoren benutzt.
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Das Wesen der Schaltungen, die den Stand der Technik demonstrieren, besteht jedoch darin, dass der Transistor, der die Spannungsreduzierung übernimmt, mindestens eine Spannungsfestigkeit hat, die der von außen angelegten Betriebsspannung entspricht.
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Als Technologie für das Design eines 1 Mbit SRAM wird vorzugsweise eine 0.18 um CNOS-Technologie gewählt. Der Schaltkreis soll aber auch unter Umgebungsbedingungen betrieben werden, die denen der ersten, in großen Stückzahlen produzierten und weit verbreiteten 1MB-SRRM's entspricht, d. h. er muss mit einer Betriebsspannung von 5 V ± 10% arbeiten können.
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Es besteht beim Stand der Technik der Nachteil, dass einerseits die vorzugsweise gewählte Technologie nur Transistoren mit einer Spannungsfestigkeit von beispielsweise 1.8 V bzw. für Interfaceschaltungen von beispielsweise 3.3 V anbietet, aber zur Kern-Spannungs-Bereitstellung Transistoren mit einer Spannungsfestigkeit von beispielsweise 5 V zum Einsatz kommen, die mit einer anderen Technologie gefertigt werden.
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Aus der
US 5,956,278 A ist ein Verfahren zur Bereitstellung einer Kernspannung aus einer höheren Betriebsspannung bekannt. Bei diesem Verfahren wird mittels einer geregelten Steuerspannung über einen regelbaren Widerstand ein Spannungsabfall erzeugt, mit welchem die Höhe der zwischen einem Betriebsspannungsanschluss und Ground anliegenden Betriebsspannung auf die Höhe der Kernspannung reduziert wird.
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Der Nachteil dieses Verfahrens besteht in der Bereitstellung von Transistoren mit einer höheren Spannungsfestigkeit sowie der Notwendigkeit der Bereitstellung eines regelbaren Widerstandes.
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Somit besteht die erfinderische Aufgabenstellung, eine Kernspannungs-Bereitstellung aus einer höheren Betriebsspannung zu ermöglichen, wobei nur Transistoren der vorzugsweise gewählten Technologie mit einer Spannungsfestigkeit in der Größenordnung der größten Kernspannung verwendet werden.
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Insbesondere ist es Aufgabe der Erfindung, die Bereitstellung einer Kernspannung von 3,3 und 1,8 V aus einer Betriebsspannung in der Größenordnung von 5 V, anzugeben.
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Anordnungsseitig wird die Aufgabe dadurch gelöst, dass zwischen dem Betriebsspannungsanschluss (VDDext) und dem Kernspannungsanschluss ein p-Kanal-FET mit seinen Source- und Drainanschlüssen als Längstransistor und damit als Regeltransistor geschaltet ist, dessen Gate mit dem Ausgang eines von einer Referenzspannungsquelle gesteuerten Operationsverstärkers verbunden ist. Weiterhin ist eine Spannungs- oder Stromquelle vorgesehen, deren Ausgang einen virtuellen Ground bildet, dessen Potential oberhalb des normalen Ground-Potentials liegt. Sowohl die Referenzspannungsquelle als auch der Operationsverstärker sind mit ihren Ground-Anschlüssen mit dem virtuellen Ground verbunden.
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Mit dem Einsatz des p-Kanal-Transistors wird erreicht, dass dieser an dem Betriebsspannungsanschluss liegen kann und damit die Kernspannung bereitstellt. Durch die Bereitstellung des virtuellen Ground wird sichergestellt, dass die Spannung über den Bauelementen, deren Durchbruchsspannung kleiner ist als die Betriebsspannung, trotz der hohen Betriebsspannung stets eine Spannung anliegt, die kleiner als die Durchbruchsspannung ist.
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In einer bevorzugten Ausführung der Erfindung wird die Referenzspannungsquelle vom Gate des Regeltransistors rückgekoppelt (gespeist), das mit einem Drain-Anschluss eines ersten p-Kanal-FET und mit einem Source-Anschluss eines zweiten p-Kanal-FET verbunden ist. Ein Gate-Anschluss des ersten p-Kanal-FET ist mit einem erstem Eingang und ein Gate-Anschluss des zweiten p-Kanal-FET mit einem zweiten Eingang des Differenzverstärkers verbunden. Ein erster Ausgang des Differenzverstärkers, der von seinem zweiten Eingang gesteuert ist, ist mit dem ersten Eingang des Differenzverstärkers und ein zweiter Ausgang des Differenzverstärkers, der von seinem ersten Eingang gesteuert ist, mit dem zweiten Eingang des Differenzverstärkers verbunden.
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Diese Lösung zielt darauf ab, dass der Differenzverstärker hierbei einen Arbeitspunkt einnimmt, der zumindest mittelbar auch das Potential am Regeltransistor ausregelt.
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Eine Ausführung der anordnungsseitigen erfinderischen Lösung der Aufgabenstellung besteht darin, dass die Lastimpedanz als Kernschaltung des CMOS-Schaltkreises ausgeführt ist.
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Eine Variante der anordnungsseitigen erfinderischen Lösung der Aufgabenstellung wird dadurch erreicht, dass zwischen dem Kernspannungs-Anschluss, der mit einem ersten Stromquellen-Anschluss des Differenzverstärkers verbunden ist, und dem Ground-Anschluss eine ein virtuelles Ground-Potential am Kernspannungs-Anschluss bereitstellende erste steuerbare Stromquelle geschaltet ist, die eine potentialabhängige Aktivierungsteuerung aufweist, mittels derer die steuerbare Stromquelle bei inaktiver Lastimpedanz aktivierbar ist. Hierbei ist das virtuelle Ground-Potential höher, als ein am Ground-Anschluss anliegendes Ground-Potential.
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Eine Ausführung der Variante der anordnungsseitigen erfinderischen Lösung der Aufgabenstellung besteht darin, dass zwischen dem Drain-Anschluss des zweiten p-Kanal-FET und dem Ground-Anschluss eine zweite steuerbare Stromquelle geschaltet ist, die mit einem Steuereingang versehen ist, der mit einem zweiten Stromquellen-Anschluss des Differenzverstärkers verbunden ist.
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Dabei sichert die zweite steuerbare Stromquelle, dass bei Absinken des am Kernspannungs-Anschluss anliegenden virtuellen Ground-Potentials der Differenzverstärkers zusätzlich verstimmt wird und einen solchen zweiten Arbeitspunkt einnimmt, bei dem durch den Schaltzustand des ersten p-Kanal-FET das Gate des Längstransistors vom Potential des externen Betriebsspannungs-Anschusses abgetrennt und dieses Gate durch den Strom der zweiten steuerbaren Stromquelle entladen wird.
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Eine verfahrensseitige Variante der erfinderischen Lösung der Aufgabenstellung wird dadurch erreicht, dass mittels des p-Kanal-FETs die Kernspannung unter Berücksichtigung verschiedener Lastfälle im wesentlichen konstant gehalten wird und die Spannungen an allen Schaltungselementen, innerhalb eines das Verfahren umsetzenden Regelmittels, durch ein Bereitstellen eines virtuellen Ground, das gegenüber dem des Ground-Potential angehoben ist, auf die Höhe der Kernspannung begrenzt werden.
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Eine weitere verfahrensseitige Variante der erfinderischen Lösung der Aufgabenstellung wird dadurch erreicht, dass im Betriebsspannungswandler bei einem ersten Lastfall einer aktiven Kernschaltung der Differenzverstärker mit dem zweiten Ausgang eine Gate-Spannung eines ersten p-Kanal-FET und mit dem ersten Ausgang eine Gate-Spannung eines zweiten p-Kanal-FET regelt, wobei diese Gate-Spannungen als Differenzspannung auf den ersten und zweiten Eingang des Differenzverstärkers rückgekoppelt werden.
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Damit wird im eingeschwungenen Zustand des Differenzverstärkers die Steuerspannung des Gates des Längstransistors konstant gehalten.
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Weiterhin wird die sich am Gate des Längstransistors einstellende Steuerspannung, die in diesem Lastfall die Kernspannung bestimmt, durch eine Dimensionierung eines ersten Arbeitpunktes des Differenzverstärkers gewählt.
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Eine weitere spezielle verfahrensseitige Variante der erfinderischen Lösung der Aufgabenstellung wird dadurch erreicht, dass die Kernspannung am Kernspannungs-Anschluss annäherungsweise in einer Größe von 2/3 der Betriebsspannung eingestellt wird.
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Eine Ausführung der zusätzlichen verfahrensseitigen Variante der erfinderischen Lösung der Aufgabenstellung wird dadurch erreicht, dass der Differenzverstärker derart verstimmt wird, dass er einen solchen zweiten Arbeitspunkt einnimmt, bei dem am Gate des ersten p-Kanal-FET ein LOW-Potential und am Gate des zweiten p-Kanal-FET ein HIGH-Potential anliegt.
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Damit wird der angeschlossene Längstransistor so geschaltet, dass seine internen Kapazitäten aufgeladen bleiben.
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In einer weiteren Ausgestaltung des Verfahrens ist vorgesehen, dass im Betriebsspannungswandler bei einem dritten Lastfall, bei dem die Kernspannung durch Leckströme oder Wideranlauf absinkt und der Differenzverstärker einen dritten Arbeitspunkt einnimmt, bei dem am Gate des ersten p-Kanal-FET ein HIGH-Potential und am Gate des zweiten p-Kanal-FET ein LOW-Potential anliegt, damit der angeschlossene Längstransistor von der Betriebsspannung abgeschaltet und begonnen wird, sein Gate zu entladen.
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Eine ergänzende verfahrensseitige Variante der erfinderischen Lösung der Aufgabenstellung wird dadurch erreicht, dass eine zusätzlich verringerte Kernspannung dadurch realisiert wird, dass in dem Betriebspannungswandler eine Potentialwandlerstufe einen an ihrem Eingangs-Anschluss aufgenommenen Spannungspegel einer Potentialverschiebung hin zu einem kleineren Betrag unterzieht.
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Ein erster Verschiebewert wird an einem ersten Ausgangs-Anschluss der Potentialwandlerstufe von einem ersten Eingangsanschluss einer ersten Arbeitspunkt-Ansteuerschaltung und gleichzeitig von einem Eingangsanschluss einer zweiten Arbeitspunkt-Ansteuerschaltung jeweils abgegriffen.
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Ein zweiter Verschiebewert wird an einem zweiten Ausgangs-Anschluss der Potentialwandlerstufe von einem zweiten Eingangsanschluss einer ersten Arbeitspunkt-Ansteuerschaltung abgegriffen.
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Weiterhin wird die jeweils so angesteuerte erste und zweite Arbeitspunkt-Ansteuerschaltung einen angepassten Arbeitspunkt des zweiten p-Kanal-FET und/oder des Längstransistors für die Bereitstellung einer verringerten Kernspannung am Kernspannungs-Anschluss realisieren.
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Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden.
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In den Zeichnungen zeigt:
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1: Blockschaltbild des Betriebsspannungswandlers für die Bereitstellung einer Kernspannung
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2: Blockschaltbild des Betriebsspannungswandlers für die Bereitstellung einer zusätzlich verringerten Kernspannung
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Die in 1 ersichtliche Schaltungsanordnung des Betriebsspannungswandlers ist zur Reduzierung der am Betriebsspannungs-Anschluss (VDDext) 10 angelegten äußeren Betriebsspannung von 5 V auf eine Spannung von 3.3 V vorgesehen.
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Der Längstransistor 1 besitzt eine große Kanalweite und besteht aus mehreren Fingern.
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Wie in 1 weiterhin ersichtlich, ist der Längstransistor 1 mit seinem Drain-Anschluss mit der ebenfalls an dem Ground-Anschluss 8 angeschlossenen Kernschaltung 4 und mit seinem Source-Anschluss an den externen Betriebsspannungs-Anschluss (VDDext) 10 geschaltet.
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Sein Gate-Anschluss, der den Steuereingang repräsentiert, ist mit dem Drain-Anschluss des ersten p-Kanal-FET 2 und dem Source-Anschluss des zweiten p-Kanal-FET 3 verbunden.
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Weiterhin ist der Gate-Anschluss des ersten p-Kanal-FET 2 mit dem erstem Eingang des Differenzverstärkers 5 und der Gate-Anschluss des zweiten p-Kanal-FET 3 mit dem zweiten Eingang des Differenzverstärkers 5 geschaltet.
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Der erste Ausgang des Differenzverstärkers 5, der von seinem zweiten Eingang gesteuert wird, ist mit dem ersten Eingang des Differenzverstärkers 5 geschaltet.
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Der zweite Ausgang des Differenzverstärkers 5, der von seinem ersten Eingang gesteuerter wird, ist mit dem zweiten Eingang des Differenzverstärkers 5 verbunden, wobei der Differenzverstärker 5 hierbei einen Arbeitspunkt einnimmt, der zumindest mittelbar auch das Potential am dritten Anschluss des regelbaren widerstand ausregelt.
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Die Bulk-Anschlüsse aller p-Kanal-FETs des Betriebsspannungswandlers sind am externen Betriebsspannungs-Anschluss 10 und die Bulk-Anschlüsse aller n-Kanal-FETs des Betriebsspannungswandlers am Ground-Anschluss 8 angeschlossen.
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Außerdem ist zwischen dem Kernspannungs-Anschluss 11, der mit einem ersten Stromquellen-Anschluss des Differenzverstärkers 5 verbunden ist, und dem Ground-Anschluss 8 eine erste steuerbare Stromquelle 6 geschaltet.
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In einem ersten Lastfall, wenn der Spannungswandler seinen Betriebszustand einnimmt, steigt die Stromaufnahme der Kernschaltung, die durch die Lastimpedanz 4 repräsentiert wird, auf etwa 50 mA an.
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Der Differenzverstärker 5 regelt die Potenziale, die jeweils am Gate des ersten p-Kanal-FET 2 und zweiten p-Kanal-FET 3 anliegen, aus. Dies geschieht zur Vermeidung eines Spannungseinbruchs, der sonst zur Erhöhung der Zugriffszeit führen würde.
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Dabei bleibt die erste steuerbare Stromquelle 6, die am Kernspannungs-Anschluss 11 angeschaltet ist, inaktiv.
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Im zweiten Lastfall, wenn die Kern-Schaltung gestoppt wird und in einen Stand-by-Zustand übergeht, schaltet der Differenzverstärker 5 ein hohes Potenzial an das Gate des zweiten p-Kanal-FET 3.
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Im Gegenzug wird das Potenzial des ersten p-Kanal-FET 2 stark gesenkt, so dass der erste p-Kanal-FET 2 ein Potenzial in Höhe der Betriebsspannung am Gate des Längstransistors 1 anlegt. Es bleiben dabei die internen Kapazitäten der angeschlossenen FET geladen.
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Es wird weiterhin durch eine potentialabhängige Aktivierbarkeit der ersten steuerbaren Stromquelle 6 ein virtuelles Ground-Potential am Kernspannungs-Anschluss 11 für den Fall abgesichert, dass die zwischen Kernspannungs-Anschluss 11 und Ground-Anschluss 8 angeschlossene Lastimpedanz 4 inaktiv ist.
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Hierbei ist das virtuelle Ground-Potential höher bezüglich des am Ground-Anschluss 8 anliegenden Ground-Potential.
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In einem dritten Lastfall, bei Absinken des am Kernspannungs-Anschluss 11 anliegenden virtuellen Ground-Potentials, sichert die zweite steuerbare Stromquelle 7 ab, dass der Differenzverstärker 5 zusätzlich verstimmt wird und einen solchen zweiten Arbeitspunkt einnimmt, bei dem durch den Schaltzustand des ersten p-Kanal-FET 2 das Gate des Längstransistors 1 vom Potential des Betriebsspannungs-Anschlusses 10 abgetrennt wird.
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Außerdem ist die zwischen dem Drain-Anschluss des zweiten p-Kanal-FET 3 und dem Ground-Anschluss 8 geschaltete zweite steuerbare Stromquelle 7 mit ihrem Steuereingang mit einem zweiten Stromquellen-Anschluss des Differenzverstärkers 5 verbunden.
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Dadurch wird realisiert, dass das Gate des Längstransistors 1 durch den Strom der zweiten steuerbaren Stromquelle 7 entladen wird.
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Wie in 2 ersichtlich, wird mit der Ergänzung des Betriebsspannungswandlers mit der Potentialwandlerstufe 12 die Reduzierung der am Betriebsspannungs-Anschluss (VDDext) 10 angelegten äußeren Betriebsspannung von 5 V auf eine interne Betriebsspannung von 1,8 V realisiert, indem die Potentialwandlerstufe 12 einen vom angeschlossenem dritten Stromquellen-Anschluss des Differenzverstärkers 5 an ihrem Eingangs-Anschluss aufgenommenen Spannungspegel einer Potentialverschiebung hin zu einem kleineren Betrag unterzieht.
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Ein erster Verschiebewert wird an einem ersten Ausgangs-Anschluss der Potentialwandlerstufe 12 von einem ersten Eingangsanschluss einer ersten Arbeitspunkt-Ansteuerschaltung 9 und gleichzeitig von einem Eingangsanschluss einer zweiten Arbeitspunkt-Ansteuerschaltung 13 jeweils abgegriffen.
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Ein zweiter Verschiebewert wird an einem zweiten Ausgangs-Anschluss der Potentialwandlerstufe 12 von einem zweiten Eingangsanschluss einer ersten Arbeitspunkt-Ansteuerschaltung 9 abgegriffen.
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Die so angesteuerte erste Arbeitspunkt-Ansteuerschaltung 9 und zweite Arbeitspunkt-Ansteuerschaltung 13 realisiert jeweils einen angepassten Arbeitspunkt des zweiten p-Kanal-FET 2 und/oder des Längstransistors 1 für die Bereitstellung einer verringerten Kernspannung am Kernspannungs-Anschluss 11.
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Hierbei ist ein erster Eingangs-Anschluss der Potentialwandlerstufe 12 mit einem dritten Stromquellen-Anschluss des Differenzverstärkers 5 verbunden.
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Die erste Arbeitspunkt-Ansteuerschaltung 9 und die zweite Arbeitspunkt-Ansteuerschaltung 13, die jeweils für den zweiten p-Kanal-FET 3 und/oder den Längstransistor 1 den Arbeitspunkt einstellt, ist jeweils mit ihrem ersten Eingangs-Anschluss mit dem ersten Ausgangs-Anschluss der Potentialwandlerstufe 12 verbunden.
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Der zweite Ausgangs-Anschluss der Potentialwandlerstufe 12 ist mit dem zweiten Eingangs-Anschluss der ersten Arbeitspunkt-Ansteuerschaltung 9 geschaltet.
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Der Ausgangs-Anschluss der ersten Arbeitspunkt-Ansteuerschaltung 9 ist mit dem Gate des zweiten p-Kanal-FET 3 geschaltet und es ist der Ausgangs-Anschluss der zweiten Arbeitspunkt-Ansteuerschaltung 13 mit dem Gate des Längstransistor 1 verbunden.
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Der jeweilige dritte Anschluss der ersten Arbeitspunkt-Ansteuerschaltung 9 und der zweiten Arbeitspunkt-Ansteuerschaltung 13 ist mit dem Kernspannungs-Anschluss 11 verbunden.
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Bezugszeichenliste
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- 1
- Längstransistor (Feldeffekttransistor)
- 2
- erster p-Kanal-FET
- 3
- zweiter p-Kanal-FET
- 4
- Lastimpedanz (Kernschaltung)
- 5
- Differenzverstärker
- 6
- erste steuerbare Stromquelle
- 7
- zweite steuerbare Stromquelle
- 8
- Ground-Anschluss
- 9
- erste Arbeitspunkt-Ansteuerschaltung
- 10
- Betriebsspannungs-Anschluss (VDDext)
- 11
- Kernspannungs-Anschluss
- 12
- Potentialwandlerstufe
- 13
- zweite Arbeitspunkt-Ansteuerschaltung
