JPH04276390A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH04276390A JPH04276390A JP3038225A JP3822591A JPH04276390A JP H04276390 A JPH04276390 A JP H04276390A JP 3038225 A JP3038225 A JP 3038225A JP 3822591 A JP3822591 A JP 3822591A JP H04276390 A JPH04276390 A JP H04276390A
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- JP
- Japan
- Prior art keywords
- current
- memory cells
- circuit
- state
- currents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に１ビットを真，補２つのメモリセルで記憶し、これ
らメモリセルからの電流差を検出して読出しデータを出
力するセンス増幅回路を有する半導体記憶回路に関する
。
特に１ビットを真，補２つのメモリセルで記憶し、これ
らメモリセルからの電流差を検出して読出しデータを出
力するセンス増幅回路を有する半導体記憶回路に関する
。
【０００２】
【従来の技術】従来この種の半導体記憶回路は、一例と
して図３に示すように、それぞれオン状態，オフ状態に
よりデータを記憶しかつ互いに真補の関係を保って１ビ
ットのデータを記憶する対をなす第１及び第２のメモリ
セルＭＣ１，ＭＣ２と、これら第１及び第２のメモリセ
ルＭＣ１，ＭＣ２を選択するＹスイッチ回路ＹＳ１，Ｙ
Ｓ２と、選択された第１及び第２のメモリセルＭＣ１，
ＭＣ２とそれぞれ対応して接続しオン状態のこれらメモ
リセルに電流を供給する第１及び第２の電流供給回路２
１ａ，２１ｂ、これら電流供給回路２１ａ，２１ｂとそ
れぞれ対応して接続し対応するメモリセルに流れる電流
を検出してこれら電流と対応する電流を出力する第１及
び第２のカレントミラー回路２２ａ，２２ｂ、並びにこ
れら第１及び第２のカレントミラー回路２２ａ，２２ｂ
からの電流を比較しこれら電流に応じたレベルの信号（
ＯＵＴ）をインバータＩＶを介して出力する出力段回路
のカレントミラー回路２２ｃを含むセンス増幅回路２ａ
とを有する構成となっていた。
して図３に示すように、それぞれオン状態，オフ状態に
よりデータを記憶しかつ互いに真補の関係を保って１ビ
ットのデータを記憶する対をなす第１及び第２のメモリ
セルＭＣ１，ＭＣ２と、これら第１及び第２のメモリセ
ルＭＣ１，ＭＣ２を選択するＹスイッチ回路ＹＳ１，Ｙ
Ｓ２と、選択された第１及び第２のメモリセルＭＣ１，
ＭＣ２とそれぞれ対応して接続しオン状態のこれらメモ
リセルに電流を供給する第１及び第２の電流供給回路２
１ａ，２１ｂ、これら電流供給回路２１ａ，２１ｂとそ
れぞれ対応して接続し対応するメモリセルに流れる電流
を検出してこれら電流と対応する電流を出力する第１及
び第２のカレントミラー回路２２ａ，２２ｂ、並びにこ
れら第１及び第２のカレントミラー回路２２ａ，２２ｂ
からの電流を比較しこれら電流に応じたレベルの信号（
ＯＵＴ）をインバータＩＶを介して出力する出力段回路
のカレントミラー回路２２ｃを含むセンス増幅回路２ａ
とを有する構成となっていた。
【０００３】メモリセルＭＣ１，ＭＣ２は、データが書
込まれていない状態では共にオン状態となっており、“
１”のデータが書込まれると、例えばメモリセルＭＣ１
がオン状態、メモリセルＭＣ２がオフ状態となり、“０
”のデータが書込まれるとこの逆の状態になる。
込まれていない状態では共にオン状態となっており、“
１”のデータが書込まれると、例えばメモリセルＭＣ１
がオン状態、メモリセルＭＣ２がオフ状態となり、“０
”のデータが書込まれるとこの逆の状態になる。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
回路は、メモリセルＭＣ１，ＭＣ２にデータが書込まれ
る前では共にオン状態となっているので、出力段のカレ
ントミラー回路２２ｃに、カレントミラー回路２２ａ，
２２ｂから同時に等しい電流が流れ込み、センス増幅回
路２ａが発振するという欠点があり、その結果、基板電
位が変動してしまうという欠点があった。一般に半導体
装置は選別時にリーク試験を行なうが、基板電位が変動
するとＭＯＳ ＦＥＴに薄いチャネルが形成され、不
良品でないにもかかわらず不良品と判定され、歩留りを
低下させるという問題点があった。
回路は、メモリセルＭＣ１，ＭＣ２にデータが書込まれ
る前では共にオン状態となっているので、出力段のカレ
ントミラー回路２２ｃに、カレントミラー回路２２ａ，
２２ｂから同時に等しい電流が流れ込み、センス増幅回
路２ａが発振するという欠点があり、その結果、基板電
位が変動してしまうという欠点があった。一般に半導体
装置は選別時にリーク試験を行なうが、基板電位が変動
するとＭＯＳ ＦＥＴに薄いチャネルが形成され、不
良品でないにもかかわらず不良品と判定され、歩留りを
低下させるという問題点があった。
【０００５】本発明の目的は、メモリセルにデータが書
込まれる前の２つのメモリセルが共にオン状態にあると
きでも、センス増幅回路が発振することなく、従って基
板電位が安定して歩留りの向上をはかることができる半
導体記憶回路を提供することにある。
込まれる前の２つのメモリセルが共にオン状態にあると
きでも、センス増幅回路が発振することなく、従って基
板電位が安定して歩留りの向上をはかることができる半
導体記憶回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶回路
は、それぞれオン状態，オフ状態によりデータを記憶し
かつ互いに真補の関係を保って１ビットのデータを記憶
する対をなす第１及び第２のメモリセルと、これら第１
及び第２のメモリセルとそれぞれ対応して接続しオン状
態のこれらメモリセルに電流を供給する第１及び第２の
電流供給回路、それぞれ対応する前記メモリセルに流れ
る電流を検出してこれら電流と対応する電流を出力する
第１及び第２のカレントミラー回路、並びにこれら第１
及び第２のカレントミラー回路からの電流を比較しこれ
ら電流に応じたレベルの信号を出力する出力段回路を含
むセンス増幅回路と、前記第１及び第２のメモリセルの
オン状態のときの電流より小さい電流と対応する基準電
流を発生する基準電流発生回路と、それぞれ対応する前
記メモリセルに流れる電流を前記基準電流と比較し対応
する前記メモリセルがオン状態であるかオフ状態である
かを判定する第１及び第２の判別回路と、これら第１及
び第２の判別回路により前記第１及び第２のメモリセル
が共にオン状態であると判定されたとき前記センス増幅
回路への電源の供給を停止する電源供給制御回路とを有
している。
は、それぞれオン状態，オフ状態によりデータを記憶し
かつ互いに真補の関係を保って１ビットのデータを記憶
する対をなす第１及び第２のメモリセルと、これら第１
及び第２のメモリセルとそれぞれ対応して接続しオン状
態のこれらメモリセルに電流を供給する第１及び第２の
電流供給回路、それぞれ対応する前記メモリセルに流れ
る電流を検出してこれら電流と対応する電流を出力する
第１及び第２のカレントミラー回路、並びにこれら第１
及び第２のカレントミラー回路からの電流を比較しこれ
ら電流に応じたレベルの信号を出力する出力段回路を含
むセンス増幅回路と、前記第１及び第２のメモリセルの
オン状態のときの電流より小さい電流と対応する基準電
流を発生する基準電流発生回路と、それぞれ対応する前
記メモリセルに流れる電流を前記基準電流と比較し対応
する前記メモリセルがオン状態であるかオフ状態である
かを判定する第１及び第２の判別回路と、これら第１及
び第２の判別回路により前記第１及び第２のメモリセル
が共にオン状態であると判定されたとき前記センス増幅
回路への電源の供給を停止する電源供給制御回路とを有
している。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の第１の実施例を示す回路図
である。
である。
【０００９】メモリセルＭＣ１，ＭＣ２及びＹスイッチ
回路ＹＳ１，ＹＳ２は、図３に示された従来例と同様で
ある。
回路ＹＳ１，ＹＳ２は、図３に示された従来例と同様で
ある。
【００１０】センス増幅回路２は、カレントミラー回路
２２ａ，２２ｂの電源が電源供給制御回路５により制御
されて供給される点、及び電流供給回路２１ａ，２１ｂ
の出力端が判別回路４ａ，４ｂの一方の入力端にそれぞ
れ対応して接続されている点以外は図３に示された従来
例のセンス増幅回路２ａと同様である。
２２ａ，２２ｂの電源が電源供給制御回路５により制御
されて供給される点、及び電流供給回路２１ａ，２１ｂ
の出力端が判別回路４ａ，４ｂの一方の入力端にそれぞ
れ対応して接続されている点以外は図３に示された従来
例のセンス増幅回路２ａと同様である。
【００１１】基準電流発生回路３ａ，３ｂは複数のメモ
リセルＭＣを含み、メモリセルＭＣ１，ＭＣ２のオン状
態のときの電流より小さい電流と対応する基準電流をそ
れぞれ発生する。
リセルＭＣを含み、メモリセルＭＣ１，ＭＣ２のオン状
態のときの電流より小さい電流と対応する基準電流をそ
れぞれ発生する。
【００１２】判別回路４ａ，４ｂは、それぞれ対応する
電流供給回路（２１ａ，２１ｂ）の出力端と接続し対応
するメモリセル（ＭＣ１，ＭＣ２）に流れる電流を検出
してこれら電流と対応する電流を出力するカレントミラ
ー回路４１ａと、対応する基準電流発生回路（３ａ，３
ｂ）からの基準電流と対応する電流を出力するカレント
ミラー回路４１ｂと、カレントミラー回路４１ａ，４１
ｂの出力電流を比較しカレントミラー回路４１ａの出力
電流の方が大きいとき低レベルの信号を出力する出力段
のカレントミラー回路４１ｃとを含んで構成され、メモ
リセルＭＣ１，ＭＣ２がオン状態であるかオフ状態であ
るかを判定する。
電流供給回路（２１ａ，２１ｂ）の出力端と接続し対応
するメモリセル（ＭＣ１，ＭＣ２）に流れる電流を検出
してこれら電流と対応する電流を出力するカレントミラ
ー回路４１ａと、対応する基準電流発生回路（３ａ，３
ｂ）からの基準電流と対応する電流を出力するカレント
ミラー回路４１ｂと、カレントミラー回路４１ａ，４１
ｂの出力電流を比較しカレントミラー回路４１ａの出力
電流の方が大きいとき低レベルの信号を出力する出力段
のカレントミラー回路４１ｃとを含んで構成され、メモ
リセルＭＣ１，ＭＣ２がオン状態であるかオフ状態であ
るかを判定する。
【００１３】電源供給制御回路５はＮＯＲゲートＮＯＲ
５１，インバータＩＶ５１，トランジスタＱ５１を備え
、メモリセルＭＣ１，ＭＣ２が共にオン状態でカレント
ミラー回路４１ｃの出力が共に低レベルのとき、センス
増幅回路２のカレントミラー回路２２ａ，２２ｂへの電
源供給を停止しセンス増幅回路２の動作を停止させる。
５１，インバータＩＶ５１，トランジスタＱ５１を備え
、メモリセルＭＣ１，ＭＣ２が共にオン状態でカレント
ミラー回路４１ｃの出力が共に低レベルのとき、センス
増幅回路２のカレントミラー回路２２ａ，２２ｂへの電
源供給を停止しセンス増幅回路２の動作を停止させる。
【００１４】従って、メモリセルＭＣ１，ＭＣ２が共に
オン状態であっても、センス増幅回路２は動作しないの
で発振することがなく、基板電位は安定し、基板電位の
変動に起因する不良はなくなる。
オン状態であっても、センス増幅回路２は動作しないの
で発振することがなく、基板電位は安定し、基板電位の
変動に起因する不良はなくなる。
【００１５】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１６】この実施例は、１つの基準電流発生回路３
を２つの判別回路４ａ，４ｂで共用するようにしたもの
である。この実施例においては、基準電位発生回路３が
１つで済むので回路素子数を低減することができ、チッ
プ面積を縮小することができる利点がある。
を２つの判別回路４ａ，４ｂで共用するようにしたもの
である。この実施例においては、基準電位発生回路３が
１つで済むので回路素子数を低減することができ、チッ
プ面積を縮小することができる利点がある。
【００１７】
【発明の効果】以上説明したように本発明は、対をなす
第１及び第２のメモリセルが共にオン状態であることを
検出し、この状態のときセンス増幅回路への電源の供給
を停止する構成とすることにより、第１及び第２のメモ
リセルが共にオン状態であっても、センス増幅回路は発
振しないので、基板電位が安定し歩留りを向上させるこ
とができる効果がある。
第１及び第２のメモリセルが共にオン状態であることを
検出し、この状態のときセンス増幅回路への電源の供給
を停止する構成とすることにより、第１及び第２のメモ
リセルが共にオン状態であっても、センス増幅回路は発
振しないので、基板電位が安定し歩留りを向上させるこ
とができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体記憶回路の一例を示す回路図であ
る。
る。
２，２ａ センス増幅回路
３，３ａ，３ｂ 基準電流発生回路４ａ，４ｂ
判別回路 ５ 電源供給制御回路 ２１ａ，２１ｂ 電流供給回路 ２２ａ〜２２ｃ，４１ａ〜４１ｃ カレントミラ
ー回路
判別回路 ５ 電源供給制御回路 ２１ａ，２１ｂ 電流供給回路 ２２ａ〜２２ｃ，４１ａ〜４１ｃ カレントミラ
ー回路
Claims (2)
- 【請求項１】 それぞれオン状態，オフ状態によりデ
ータを記憶しかつ互いに真補の関係を保って１ビットの
データを記憶する対をなす第１及び第２のメモリセルと
、これら第１及び第２のメモリセルとそれぞれ対応して
接続しオン状態のこれらメモリセルに電流を供給する第
１及び第２の電流供給回路、それぞれ対応する前記メモ
リセルに流れる電流を検出してこれら電流と対応する電
流を出力する第１及び第２のカレントミラー回路、並び
にこれら第１及び第２のカレントミラー回路からの電流
を比較しこれら電流に応じたレベルの信号を出力する出
力段回路を含むセンス増幅回路と、前記第１及び第２の
メモリセルのオン状態のときの電流より小さい電流と対
応する基準電流を発生する基準電流発生回路と、それぞ
れ対応する前記メモリセルに流れる電流を前記基準電流
と比較し対応する前記メモリセルがオン状態であるかオ
フ状態であるかを判定する第１及び第２の判別回路と、
これら第１及び第２の判別回路により前記第１及び第２
のメモリセルが共にオン状態であると判定されたとき前
記センス増幅回路への電源の供給を停止する電源供給制
御回路とを有することを特徴とする半導体記憶回路。 - 【請求項２】 第１及び第２の判別回路がそれぞれ、
対応するメモリセルに流れる電流を検出してこれら電流
と対応する電流を出力する第３のカレントミラー回路と
、基準電流と対応する電流を出力する第４のカレントミ
ラー回路と、前記第３及び第４のカレントミラー回路の
出力電流を比較し前記第３のカレントミラー回路の出力
電流の方が大きいとき第１のレベルの信号を出力する出
力段回路とを含んで構成された請求項１記載の半導体記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3822591A JP3151839B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3822591A JP3151839B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276390A true JPH04276390A (ja) | 1992-10-01 |
| JP3151839B2 JP3151839B2 (ja) | 2001-04-03 |
Family
ID=12519368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3822591A Expired - Fee Related JP3151839B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151839B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201175A (ja) * | 1989-01-30 | 1990-08-09 | Nippon Telegr & Teleph Corp <Ntt> | 通信ケーブルの心線対照方法 |
| JPH0453569U (ja) * | 1990-09-13 | 1992-05-07 |
-
1991
- 1991-03-05 JP JP3822591A patent/JP3151839B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201175A (ja) * | 1989-01-30 | 1990-08-09 | Nippon Telegr & Teleph Corp <Ntt> | 通信ケーブルの心線対照方法 |
| JPH0453569U (ja) * | 1990-09-13 | 1992-05-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3151839B2 (ja) | 2001-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001226 |
|
| LAPS | Cancellation because of no payment of annual fees |