JP2751372B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2751372B2 JP2751372B2 JP1102404A JP10240489A JP2751372B2 JP 2751372 B2 JP2751372 B2 JP 2751372B2 JP 1102404 A JP1102404 A JP 1102404A JP 10240489 A JP10240489 A JP 10240489A JP 2751372 B2 JP2751372 B2 JP 2751372B2
- Authority
- JP
- Japan
- Prior art keywords
- connection terminal
- electrostatic protection
- power supply
- external connection
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にCMOS構造の静電保護
回路を有する半導体装置に関する。
回路を有する半導体装置に関する。
従来、この種の半導体装置は、第３図に示すように、
外部接続端子３と電源線１との間に形成したＰ型MOSト
ランジスタの第１の静電保護素子４と、外部接続端子３
と接地線２との間に形成したＮ型MOSトランジスタの第
２の静電保護素子５とからなっている。
外部接続端子３と電源線１との間に形成したＰ型MOSト
ランジスタの第１の静電保護素子４と、外部接続端子３
と接地線２との間に形成したＮ型MOSトランジスタの第
２の静電保護素子５とからなっている。
第３図から明らかなように静電保護素子4,5は、電源
線１及び接地線２に対しダイオード接続になっているた
め、外部接続端子３に高電圧が印加されても、ダイオー
ドが導通状態となり外部接続端子３と電源線１間の電位
差は低い電圧（例えば0.7V程度）にクランプされるた
め、内部素子のゲート酸化膜を破壊することを防止でき
る。
線１及び接地線２に対しダイオード接続になっているた
め、外部接続端子３に高電圧が印加されても、ダイオー
ドが導通状態となり外部接続端子３と電源線１間の電位
差は低い電圧（例えば0.7V程度）にクランプされるた
め、内部素子のゲート酸化膜を破壊することを防止でき
る。
上述した従来の半導体装置は、静電保護回路がダイオ
ード接続された静電保護素子によって外部接続端子と電
源線が接続されているため、例えば、この静電保護回路
を用いたLSIに電源が供給されていない場合でも、外部
接続端子に電圧が印加されると、ダイオードには順方向
に電圧が加わるため導通状態となり電源線はダイオード
一段分の電圧差、例えば5V印加された場合、順方向電圧
0.7Vだけ電圧降下した値の4.3Vが供給される。即ち、こ
の外部接続端子を電圧供給源としてこのLSIの電源線に
は電圧が供給されることになる。
ード接続された静電保護素子によって外部接続端子と電
源線が接続されているため、例えば、この静電保護回路
を用いたLSIに電源が供給されていない場合でも、外部
接続端子に電圧が印加されると、ダイオードには順方向
に電圧が加わるため導通状態となり電源線はダイオード
一段分の電圧差、例えば5V印加された場合、順方向電圧
0.7Vだけ電圧降下した値の4.3Vが供給される。即ち、こ
の外部接続端子を電圧供給源としてこのLSIの電源線に
は電圧が供給されることになる。
このようなLSIを使用した場合、例えば、プリント板
数枚以上で装置を構成し、更に、この装置の検査をプリ
ント板レベルで実施しようとして、他のプリント板の電
源を断としても上述した状態となるため他のプリント板
のLSIが動作してしまい、正確な検査ができないという
欠点がある。
数枚以上で装置を構成し、更に、この装置の検査をプリ
ント板レベルで実施しようとして、他のプリント板の電
源を断としても上述した状態となるため他のプリント板
のLSIが動作してしまい、正確な検査ができないという
欠点がある。
本発明の半導体装置は、ゲートが電源線に接続されド
レインが外部接続端子に接続される第１の静電保護素子
と、ドレインが前記外部接続端子に接続されゲートとソ
ースが接地端子に接続される第２の静電保護素子と、エ
ミッタが前記電源線に接続されコレクタが前記第１の静
電保護素子のソースに接続される第１のスイッチング素
子と、ゲートが接地端子に接続されドレインが前記外部
接続端子に接続されソースが前記第１のスイッチング素
子のベースに接続される第２のスイッチング素子とを含
んで構成される。
レインが外部接続端子に接続される第１の静電保護素子
と、ドレインが前記外部接続端子に接続されゲートとソ
ースが接地端子に接続される第２の静電保護素子と、エ
ミッタが前記電源線に接続されコレクタが前記第１の静
電保護素子のソースに接続される第１のスイッチング素
子と、ゲートが接地端子に接続されドレインが前記外部
接続端子に接続されソースが前記第１のスイッチング素
子のベースに接続される第２のスイッチング素子とを含
んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、Ｐ型半導体基板とに形成したゲ
ートが電源線１に接続されドレインが外部接続端子３に
接続されるＰ型MOSトランジスタの第１の静電保護素子
４と、ドレインが前記外部接続端子３に接続されゲート
とソースが接地線２に接続されるＮ型MOSトランジスタ
の第２の静電保護素子５と、エミッタが電源線１に接続
されコレクタが静電保護素子４のソースに接続されるNP
Nトランジスタの第１のスイッチング素子７−１と、ゲ
ートが接地線２に接続されドレインが外部接続端子３に
接続されソースがスイッチング素子７−１のベースに接
続されるＰ型MOSトランジスタの第２のスイッチング素
子７−２とを含んで構成される。
ートが電源線１に接続されドレインが外部接続端子３に
接続されるＰ型MOSトランジスタの第１の静電保護素子
４と、ドレインが前記外部接続端子３に接続されゲート
とソースが接地線２に接続されるＮ型MOSトランジスタ
の第２の静電保護素子５と、エミッタが電源線１に接続
されコレクタが静電保護素子４のソースに接続されるNP
Nトランジスタの第１のスイッチング素子７−１と、ゲ
ートが接地線２に接続されドレインが外部接続端子３に
接続されソースがスイッチング素子７−１のベースに接
続されるＰ型MOSトランジスタの第２のスイッチング素
子７−２とを含んで構成される。
次に、第１図の第１の実施例の動作について説明す
る。
る。
まず、外部接続端子３と電源線１間に高電圧が印加さ
れた場合には、導通状態になっているスイッチング素子
７−２を介してスイッチング素子７−１のベースへ高電
圧が印加されスイッチング素子７−１が導通状態とな
る。次に、スイッチング素子７−１が導通状態になるの
とほぼ同時期に、静電保護素子４に電圧が印加される。
この時、静電保護素子４はダイオード構成のフォワード
側に電圧が印加されるため、外部接続端子３と電源線１
間に電流パスができる。これにより、外部接続端子３と
電源線１間の電圧はダイオードのフォワード電圧の約0.
7〜1Vにクランプされる。
れた場合には、導通状態になっているスイッチング素子
７−２を介してスイッチング素子７−１のベースへ高電
圧が印加されスイッチング素子７−１が導通状態とな
る。次に、スイッチング素子７−１が導通状態になるの
とほぼ同時期に、静電保護素子４に電圧が印加される。
この時、静電保護素子４はダイオード構成のフォワード
側に電圧が印加されるため、外部接続端子３と電源線１
間に電流パスができる。これにより、外部接続端子３と
電源線１間の電圧はダイオードのフォワード電圧の約0.
7〜1Vにクランプされる。
一方、前述した第３図の半導体装置で述べたように、
電源電圧が印加されない状態で外部接続端子３に電圧が
印加された場合には、スイッチング素子７−２は非導通
状態となっているためスイッチング素子７−１も非導通
状態となるため、外部接続端子３と電源線１間には電流
パスはできない。このため、前述したように、電源供給
をしていないLSIが誤動作することはない。
電源電圧が印加されない状態で外部接続端子３に電圧が
印加された場合には、スイッチング素子７−２は非導通
状態となっているためスイッチング素子７−１も非導通
状態となるため、外部接続端子３と電源線１間には電流
パスはできない。このため、前述したように、電源供給
をしていないLSIが誤動作することはない。
第２図は本発明の第２の実施例の回路図である。第２
図に示すように、第２の実施例は上述した第１図の第１
の実施例にベースが電源線１に接続されたNPN型トラン
ジスタの第３のスイッチング素子７−３を追加したもの
で、これにより電源線１に高電圧が印加された場合に
も、静電保護回路が容易に動作可能にしたものである。
図に示すように、第２の実施例は上述した第１図の第１
の実施例にベースが電源線１に接続されたNPN型トラン
ジスタの第３のスイッチング素子７−３を追加したもの
で、これにより電源線１に高電圧が印加された場合に
も、静電保護回路が容易に動作可能にしたものである。
以上説明したように本発明は、電源線と静電保護素子
の間にスイッチング素子を設けることにより、外部接続
端子が電源供給源端子となることを防止できるので、内
部回路が誤動作を生じることを防止できる静電保護回路
を実現できる効果がある。
の間にスイッチング素子を設けることにより、外部接続
端子が電源供給源端子となることを防止できるので、内
部回路が誤動作を生じることを防止できる静電保護回路
を実現できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の半導体装置
の一例の回路図である。 １……電源線、２……接地線、３……外部接続端子、4,
5……静電保護素子、６……内部素子、７−１〜７−３
……スイッチング素子。
明の第２の実施例の回路図、第３図は従来の半導体装置
の一例の回路図である。 １……電源線、２……接地線、３……外部接続端子、4,
5……静電保護素子、６……内部素子、７−１〜７−３
……スイッチング素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/08
Claims (1)
- 【請求項１】ゲートが電源線に接続されドレインが外部
接続端子に接続される第１の静電保護素子と、ドレイン
が前記外部接続端子に接続されゲートとソースが接地端
子に接続される第２の静電保護素子と、エミッタが前記
電源線に接続されコレクタが前記第１の静電保護素子の
ソースに接続される第１のスイッチング素子と、ゲート
が接地端子に接続されドレインが前記外部接続端子に接
続されソースが前記第１のスイッチング素子のベースに
接続される第２のスイッチング素子とを含むことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102404A JP2751372B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102404A JP2751372B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281653A JPH02281653A (ja) | 1990-11-19 |
| JP2751372B2 true JP2751372B2 (ja) | 1998-05-18 |
Family
ID=14326506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102404A Expired - Lifetime JP2751372B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751372B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19507313C2 (de) * | 1995-03-02 | 1996-12-19 | Siemens Ag | Halbleiterbauelement mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
-
1989
- 1989-04-21 JP JP1102404A patent/JP2751372B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281653A (ja) | 1990-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5502328A (en) | Bipolar ESD protection for integrated circuits | |
| EP0032046A2 (en) | Circuitry for protecting a semiconductor device against static electricity | |
| JPH069018B2 (ja) | 半導体構造 | |
| US4543593A (en) | Semiconductor protective device | |
| JPH09162298A (ja) | 半導体装置 | |
| KR910001425B1 (ko) | 입력보호회로를 갖춘 반도체집적회로 | |
| US6275367B1 (en) | Semiconductor circuit device with high electrostatic breakdown endurance | |
| JP2751372B2 (ja) | 半導体装置 | |
| US4740719A (en) | Semiconductor integrated circuit device | |
| JP3499578B2 (ja) | 半導体集積回路 | |
| KR930009026B1 (ko) | 정전보호회로 | |
| JPH1079472A (ja) | 半導体集積回路 | |
| US20020089018A1 (en) | Semiconductor device | |
| JP3100137B2 (ja) | 半導体集積装置 | |
| JPS58186947A (ja) | 半導体装置 | |
| JPH06177662A (ja) | 入出力保護回路 | |
| JPH05267586A (ja) | 出力保護回路 | |
| JP3190169B2 (ja) | 半導体集積回路 | |
| JP2953026B2 (ja) | 半導体集積回路装置の静電保護装置 | |
| JP2878817B2 (ja) | 静電保護回路 | |
| JPH0964281A (ja) | 集積回路の静電気保護回路 | |
| JPS6141247Y2 (ja) | ||
| JPS60160158A (ja) | 電流の過渡を抑止するモノリシツク回路にて使用する保護クランプ回路 | |
| JPH04330773A (ja) | 半導体装置 | |
| JPS61150229A (ja) | 集積回路 |