KR910001425B1 - 입력보호회로를 갖춘 반도체집적회로 - Google Patents

입력보호회로를 갖춘 반도체집적회로 Download PDF

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Abstract

내용 없음.

Description

입력보호회로를 갖춘 반도체집적회로
제1도는 종래 입력보호회로의 회로도.
제2도는 제1도의 동작을 설명하는 특성도.
제3도는 본 발명의 일실시예에 따른 입력보호회로를 포함하는 반도체장치의 회로도.
제4도는 제3도의 동작을 설명하는 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : P형 기판 11 : npn형 기생바이폴러트랜지스터
12, 13, 14 : n+형 확산층 14 : 필드산화막
15 : 전원입력단자 16 : 콘덴서
17 : 저항 20 : 바이폴러트랜지스터
21 : n형 웰 22 : P+형 확산층
24 : CMOS 인버터회로 25 : P채널 MOS트랜지스터
26, 27, 28 : n챈널 MOS트랜지스터 29 : 전원온리세트회로
본 발명은 입력보호회로를 갖춘 반도체집적회로에 관한 것으로, 특히 바이폴러트랜지스터로 구성된 입력보호회로와 전원온리세트회로 및 MOS트랜지스터로 제어회로가 구성됨으로써 집적회로의 제조공정이 간단해 지면서 집적회로의 내부회로를 소자의 내압보다 높은 입력전압으로부터 안전하게 보호해 줄 수 있도록 된 입력보호회로를 갖춘 반도체집적회로에 관한 것이다.
종래의 예로서 기억회로를 구성한 CMOS(Complementary MOS) 집적회로를 보면, 전원입력단자(Vcc핀)에 입력보호회로가 연결되어져 있는데, 이 입력보호회로는 제1도에 도시된 바와 같이 집적회로의 기판(P형 기판)에 형성된 npn형 기생바이폴러트랜지스터(11)로 구성되고, 이 트랜지스터(11)는 P형 기판(10)과 n+형 확산층(12, 13)으로 형성되어져 있으며, 그 중 n+확산층(12, 13)주위의 기판(10)표면에는 필드산화막(14)이 형성된 구조로 되어, 이 입력보호회로가 전원입력단자(15)에 입력된 입력전압(Vi)을 소정의 전압레벨(Vcc)로 클램핑하여 집적회로의 내부회로, 즉 기억회로에 내 전압이상의 고전압이 인가되는 것을 방지해 주도록 되어 있다.
그런데 이와 같은 집적회로는 콘덴서(16)와 저항(17)이 전원입력단자(15)에 접속되기 때문에 입력전압(Vi)이 제2도에 도시된 바와 같이 콘덴서(16)와 저항(17)에 의한 시정수에 따라 변화하게 될 때 내부회로에 일정레벨의 전압(Vcc)이 입력되게 되는바, 여기서 전압(Vcc)은 바이폴러트랜지스터 (11)의 p형 기판(10)과 n+형 확산층(12)의 접합부분에서 발생하는 브레이크다운전압(Vbd) 및 기판(10)과 n+형 확산층(13)사이의 순방향전압(Vf)과의 합과 같다.
즉, 전압(Vcc)은 트랜지스터(11) 접합부분의 내전압 또는 클램프회로의 내전압에 의해 결정되기 때문에 내부회로를 구성하는 소자의 내전압보다 더 낮게 설정해 주는 것이 필요하게 되나, 내부회로소자의 내전압은 집적회로의 제작공정에 따른 패턴 및 여러가지 공정조건등에 따라 결정되게 되므로 큰 범위로 변동되는 것이 일반적이다.
따라서 클램프회로의 내전압이 내부회로소자의 내전압보다 높게 설정되거나 클램프회로가 입력보호회로로서 정확하게 동작되지 않게 되는 문제가 일어나게 된다.
이와 같은 문제점을 해결하기 위해서는 클램프회로의 내전압을 충분히 낮은 상태로 설정해 주어야 하는데, 이에 대해 종래의 입력보호회로를 갖춘 집적회로에서는 입력보호회로를 구성하는 클램프회로의 내전압이 집적회로의 내부회로내 전압보다 더 높게 설정되는 문제가 있으며, 이런 문제점을 해결하기 위해서는 클램프회로의 내전압을 충분히 낮게 설정하기 위한 별도공정이 필요하게 되고, 그 때문에 집적회로의 제조공정이 복잡해지고 제조비용이 증가되게 된다고 하는 문제가 있었다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, 집적회로의 제조공정에서 복잡한 공정을 거치지 않고 내부회로를 그 내전압이상의 입력 전압으로부터 보호할 수 있도록 된 입력보호회로를 갖춘 반도체집적회로를 제공함에 그 목적이 있다.
이하 본 발명의 구성 및 작용, 효과를 예시된 도면에 의거 상세히 설명한다.
본 발명은 입력회로의 입력단자로부터 내부회로로 입력되는 입력전압을 미리설정된 전압으로 클램핑해주기 위한 클램프회로를 구성하는 바이폴러회로형태의 입력보호회로와, 입력전압이 소정의 레벨로 상승될 때 입력단자에 공급된 입력서지에 의해 결정된 일정폭의 펄스를 발생시켜주기 위한 전원온리세트회로(29), 전원온리세트회로(29)에서 발생되는 펄스에 응답해서 바이폴러트랜지스터 (20)의 베이스에 소정의 전압을 공급하므로서 바이폴러트랜지스터 (20)를 제어하는 제어회로로 구성되면서, 상기 바이폴러트랜재스터(20)가 내부회로의 내 전압보다 낮은 전압레벨로 내부전압을 클램핑해주도록 구성되어 있다.
상기와 같이 구성된 본 발명은, 제어회로가 입력전압에서 상승된 시간과 전원온리세트회로(29)로부터 발생된 펄스의 펄스폭에 반응하는 주기동안 바이폴러트랜지스터(20)를 동작시키기 때문에 이 주기동안에 입력된 전압이 바이폴러트랜지스터(20)를 통해 흐르게 되고, 이와 같이 서지전압을 흘려보냄으로써 내부전압의 레벨을 내부회로의 내전압보다 낮은 전압레벨로 클램핑하게 되어 내부회로가 그 내전압보다 높은 서지전압에 의해 파괴되는 것이 확실히 방지될 수 있게 된다.
본 발명은 예를 들어 CMOS집적회로에 있어서, 바이폴러트랜지스터(20)가 서지전압이 입력될 때부터 소정의 기간동안만 내부회로의 내전압보다 충분히 낮은 전압레벨로 클램핑해 주기 위한 클램프회로로써 동작하게 되므로 내부회로가 입력서지로부터 보호되고, 또 소정기간후에는 통상의 동작에 필요한 전원전압이 내부회로로 입력되게 되어, 집적회로의 제조공정을 복잡하게 하지 않고서도 내전압보다 높은 입력전압으로부터 내부회로를 확실하게 보호해 줄 수 있게 되는 것이다.
이하 본 발명을 예시된 도면을 참조해서 상세히 설명한다.
제3도에 본 발명의 일실시예에 따른 입력보호회로를 갖춘 반도체집적회로가 도시되어져 있는데, 이 제3도에서 pnp바이폴러트랜지스터(20)는, CMOS집적회로를 구성하는 P형 기판(10)에 n형 웰(Well)(21)을 형성시킨 형태로 되어 있으며, 이 트랜지스터(20)는 n형 웰(21)상의 P+형 확산층(22)를 에미터로, n형 웰을 베이스로, 기판(10)을 콜렉터로 구성한다.
또 상기 n+형 웰(21)의 표면에는 P+형 확산층(22)과 근접되게 n+형 확산층(23)이 형성되어져 있고, 전원입력단자(15)는 저항(17)을 통하여 트랜지스터(20)의 에미터로 사용되는 P+형 확산층(22)에 연결되는 한편 CMOS인버터회로(24)에는 P형 챈널 MOS트랜지스터(25)와, n챈널 MOS트랜지스터(26) 및 다이오드에 의해 연결된 n챈널 MOS트랜지스터 (27,28)가 설치되며, 상기 트랜지스터(20)의 n+형 확산층(23)에는 상기 MOS트랜지스터(25, 26)의 접속부위가 연결됨과 더불어 전원온리세트회로(29)의 출력단자에는 상기 MOS트랜지스터(25, 26)의 카 게이트가 연결되어져 있다. 여기서 상기 전원온리세트회로(29)는 내부회로에 입력되는 전압(Vcc)이 소정의 레벨로 상승될 때 상기 MOS트랜지스터(25, 26)의 각 게이트에 소정의 폭을 가진 펄스를 인가하게 된다.
다음에는 이상과 같이 구성된 본 발명의 동작상태에 대해 설명한다.
전원입력단자(15)에 정전기에 의한 입력서지(Vi)가 인가되면 제4a도에 도시된 바와 같이 전압(Vcc)이 상승하게 되고, 이렇게 전압(Vcc)이 상승해서 소정레벨에 도달하면 예컨대 제4b도에 도시된 바와 같이 전원온리세트회로(29)에서 1㎲의 펄스(PR)가 발생하게되어 이 펄스(PR)에 반응해서 P챈널 MOS트랜지스터(25)가 턴오프됨과 더불어 n챈널 MOS트랜지스터(26)가 턴온상태로 되며, 그에 따라 바이폴러트랜지스터(20)가 턴온되면서 기판(10)에는 P+형 확산층(22)으로부터 n형 웰(21)을 통하여 순방향전류가 흐르게 된다. 즉 바이폴러트랜지스터(20)가 입력서지 (Vi)에 의한 전류를 흘려보내 전압(Vcc)을 소정전압레벨인 2Vt +Vf 클램핑하게 되는데, 이때 2Vt의 전압은 MOS트랜지스터(27, 28)의 역치전압의 합과 같으므로 n형 웰(21)이 제4C도에 도시된 바와 같이 2Vt 전압으로 클램핑되게 된다. 여기서 Vf는 P+형 확산층(22)과 n형 웰(21)사이의 순방향전압이다.
한편 전원온리세트회로(29)의 펄스(PR)인가가 끝나게 되면 P챈널 MOS트랜지스터(25)는 턴온되고, N챈널 MOS트랜지스터(26)는 턴오프되게 되며, 그에 따라 제4C도에 도시된 바와 같이 n+형 확산층(23), 또는 N형 웰(21)에 인가된 전압(Vb)은 2Vt에서 Vcc로 변하게 되며, 바이폴러트랜지스터(20)는 턴오프상태로 되어 P+형 확산층(22)과 N형 웰(21)사이에 순방향전류가 흐르지 않게 되는데, 이때 전원의 온상태라면 제4도의 점선으로 도시된 바와 같이 전압(Vcc)이 통상전원전압레벨로 변하여 집적회로의 기억회로와 같은 내부회로에 공급되게 된다.
상기한 바와 같이 입력서지가 입력력때, 또는 전원이 온될때 클램프회로를 구성하는 바이폴러트랜지스터(20)가 소정폭의 펄스에 반응해서 턴온되면서 펄스폭에 반응하는 기간동안 도체상태로 유지되게 된다.
이때 펄스폭은 입력서지에 의해 전류가 주기이내에 완전히 흐를 수 있도록 충분히 길게 설정되어져 있는한 편 상기 바이폴러트랜지스터(20)가 소정펄스폭의 기간동안 바이패스(bypass) 동작을 하게 되어 전압(Vcc)을 소정의 레벨 "2Vt+Vf"로 클램프하게 되므로, 소자의 내전압보다 높은 입력전압이 집적회로의 내부회로에 인가되는 것을 방지해 주게 되어 입력서지에 의해 내부회로가 파괴되는 것을 방지해 주게 된다. 즉 펄스폭에 반응하는 기간에는 클램프회로의 내압이 소자의 내전압보다 충분히 낮게 설정되어져 있기 때문에, 바이폴러트랜지스터(20)가 확실하게 입력보호회로로 동작할 수 있게 되고, 이 경우 상기 바이폴러트랜지스터(20)는 CMOS 집적회로를 제조할 때의 공정으로 형성시켜줄 수가 있게 됨으로 내전압을 낮추어주는 공정을 추가하지 않고서도 확실한 입력보호회로 또는 클램프회로를 구성해 줄 수가 있게 되는 것이다.
또한 상기 바이폴러트랜지스터(20)는 펄스폭에 반응하는 기간이 경과한 후 턴오프되어져 통상적인 전원 전압을 내부회로로 공급해 주게 된다.
상기 실시예에서는 n형 웰(21)의 클램프전압을 제4도에 도시된 바와 같이 2Vt로 설정해 놓았으나, 일반적으로 클램핑된 전압(Vcc)은 전원온리세트회로(29)를 동작하기에 충분한 높은 전압으로 설정되면서도 내부회로소자의 내전압이하로 되므로, 각 소자의 내압에 따라 적당한 값으로 설정시켜 줄 수도 있다.
상기한 바와 같이 본 발명은 CMOS집적회로에서 입력서지의 입력때부터 소정기간동안 바이폴러트랜지스터(20)가 내부회로의 내전압보다 충분히 낮은 전압레벨로 클램핑해주는 클램프회로로 동작하게 되고 또 소정기간후에는 내부회로에 통상의 전원전압을 공급해주게 됨으로써, 집적회로의 제조공정을 복잡하게 하지않고서도 내부회로를 그 내압이상의 입력전압으로부터 확실히 보호해 줄 수가 있어, 제조비용을 절감함과 더불어 집적회로의 특성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 입력보호회로를 갖춘 반도체집적회로에 있어서, 입력단자로부터 내부회로에 입력되는 입력전압을 소정의 전압레벨로 클램핑해주는 바이폴러회로로 구성된 입력보호회로와, 상기 입력전압이 소정의 레벨로 상승할 때 상기 입력단자에 입력되는 입력서지에 의해 결정되는 소정폭의 펄스를 발생해 주는 전원온리세트회로(29), 상기 전원온리세트회로(29)로부터 출력되는 펄스에 반응하는 상기 바이폴러트랜지스터(20)의 베이스 단자에 소정의 전압을 인가해서 상기 내부회로에 전압을 클램핑함으로써 상기 바이폴러트랜지스터(20)를 제어해 주게 되는 제어회로로 구성된 것을 특징으로 하는 입력보호회로를 갖춘 반도체집적회로.
  2. 제1항에 있어서, 상기 제어회로는 상기 전원온리세트회로(29)로부터 발생된 펄스에 반응해서 대향도전상태로 되는 P, n챈널트랜지스터(25, 26)와, 상기 n챈널트랜지스터(26)에 직렬로 연결된 적어도 하나의 n챈널트랜지스터로 구성되면서, 상기 n챈널트랜지스터(26)의 게이트와 애노드가 서로 연결되도록 된것을 특징으로 하는 입력보호회로를 갖춘 반도체집적회로.
KR1019880003016A 1987-03-23 1988-03-22 입력보호회로를 갖춘 반도체집적회로 KR910001425B1 (ko)

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