JP2953026B2 - 半導体集積回路装置の静電保護装置 - Google Patents
半導体集積回路装置の静電保護装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置の静電保護装置に関し、
特に、TTL回路及びECLインターフェイス回路等を混載し
た半導体集積回路装置に関する。
特に、TTL回路及びECLインターフェイス回路等を混載し
た半導体集積回路装置に関する。
［従来の技術］ 従来、ECLレベルインタフェース回路、TTL回路及びCM
OSレベルインタフェース回路等を同一チップ内に混載し
た半導体集積回路装置においては、出力の同時動作時に
接地電位が不安定になっても他の入出力回路又は内部回
路の接地電位に影響が及ばないようにするため、ECL出
力用の接地端子及びTTL出力用の接地端子を個別的に設
けている。
OSレベルインタフェース回路等を同一チップ内に混載し
た半導体集積回路装置においては、出力の同時動作時に
接地電位が不安定になっても他の入出力回路又は内部回
路の接地電位に影響が及ばないようにするため、ECL出
力用の接地端子及びTTL出力用の接地端子を個別的に設
けている。
第３図は従来のこの種の半導体集積回路装置を示す回
路図である。
路図である。
TTL出力回路10は、TTL出力回路用の電源端子12とTTL
出力回路用の接地端子２との間に接続されている。
出力回路用の接地端子２との間に接続されている。
ECL出力回路11は、ECL出力回路用の電源端子14とECL
出力回路用の接地端子13との間に接続されている。
出力回路用の接地端子13との間に接続されている。
また、TTL出力回路10の内部回路及びECL出力回路11の
内部回路は、内部回路用の接地端子６に共通接続されて
いる。
内部回路は、内部回路用の接地端子６に共通接続されて
いる。
TTL出力回路10の静電破壊防止用の保護回路は以下に
示すように構成されている。即ち、TTL出力回路10の内
部に配置されたバイポーラトランジスタ（静電保護素
子）３は、そのコレクタがTTL出力回路用の出力端子１
に接続され、そのエミッタが接地端子２に接続され、そ
のベースが抵抗５を介して接地端子２に接続されてい
る。ダイオード４はそのカソードが出力端子１に接続さ
れ、そのアノードが接地端子２に接続されている。これ
らのトランジスタ３、ダイオード４及び抵抗５によりTT
L出力回路用の接地端子２と出力端子１との間の静電保
護回路が構成されている。また、バイポーラトランジス
タ（静電保護素子）15は、そのコレクタが出力端子１に
接続され、そのエミッタが接地端子６に接続され、その
ベースが抵抗17を介して接地端子６に接続されている。
ダイオード16はそのカソードが出力端子１に接続され、
そのアノードが接地端子６に接続されている。これらの
トランジスタ15、ダイオード16及び抵抗17により内部回
路用の接地端子６の出力端子１との間の静電保護回路が
構成されている。
示すように構成されている。即ち、TTL出力回路10の内
部に配置されたバイポーラトランジスタ（静電保護素
子）３は、そのコレクタがTTL出力回路用の出力端子１
に接続され、そのエミッタが接地端子２に接続され、そ
のベースが抵抗５を介して接地端子２に接続されてい
る。ダイオード４はそのカソードが出力端子１に接続さ
れ、そのアノードが接地端子２に接続されている。これ
らのトランジスタ３、ダイオード４及び抵抗５によりTT
L出力回路用の接地端子２と出力端子１との間の静電保
護回路が構成されている。また、バイポーラトランジス
タ（静電保護素子）15は、そのコレクタが出力端子１に
接続され、そのエミッタが接地端子６に接続され、その
ベースが抵抗17を介して接地端子６に接続されている。
ダイオード16はそのカソードが出力端子１に接続され、
そのアノードが接地端子６に接続されている。これらの
トランジスタ15、ダイオード16及び抵抗17により内部回
路用の接地端子６の出力端子１との間の静電保護回路が
構成されている。
このように構成される半導体集積回路装置において
は、接地電位に対して正の静電サージが出力端子１に印
加されると、この静電サージはトランジスタ3,15に導入
され、このトランジスタ3,15において吸収される。
は、接地電位に対して正の静電サージが出力端子１に印
加されると、この静電サージはトランジスタ3,15に導入
され、このトランジスタ3,15において吸収される。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体集積回路装置に
おいては、１つのTTL出力回路10について、その内部回
路用の接地端子６及びTTL出力回路用の接地端子２に対
して夫々静電破壊防止用の保護回路を設ける必要があ
り、これらの保護回路により素子数が増加してしまう。
そうすると、半導体チップの面積が拡大すると共に、出
力負荷が増加するという問題点がある。
おいては、１つのTTL出力回路10について、その内部回
路用の接地端子６及びTTL出力回路用の接地端子２に対
して夫々静電破壊防止用の保護回路を設ける必要があ
り、これらの保護回路により素子数が増加してしまう。
そうすると、半導体チップの面積が拡大すると共に、出
力負荷が増加するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、半導体チップの面積を縮小することができると共
に、その出力負荷を低減することができる半導体集積回
路装置を提供することを目的とする。
て、半導体チップの面積を縮小することができると共
に、その出力負荷を低減することができる半導体集積回
路装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る半導体集積回路装置の静電保護装置は、
同一チップ内に複数の回路が混載され異なるグランドラ
インに接続された第１及び第２の接地端子を有する半導
体集積回路装置において、コレクタが前記第１の接地端
子に接続されエミッタが前記第２の接地端子に接続され
たバイポーラトランジスタと、このバイポーラトランジ
スタのベースにバイアス電圧を与える手段とを備えた静
電保護回路を有することを特徴とする。
同一チップ内に複数の回路が混載され異なるグランドラ
インに接続された第１及び第２の接地端子を有する半導
体集積回路装置において、コレクタが前記第１の接地端
子に接続されエミッタが前記第２の接地端子に接続され
たバイポーラトランジスタと、このバイポーラトランジ
スタのベースにバイアス電圧を与える手段とを備えた静
電保護回路を有することを特徴とする。
［作用］ TTL回路及びECL回路等を混載した半導体集積回路装置
は、このTTL回路及びECL回路等の接地電位が動作時に他
の入出力回路及び内部回路の接地電位に影響しないよう
に、異なるグランドラインに接続された第１及び第２の
接地端子を設けている。このため、TTL回路等の出力端
子と前記第１及び前記第２の接地端子との間には夫々静
電保護回路を設ける必要がある。本発明に係る半導体集
積回路装置の静電保護装置は、例えばTTL回路用の第１
の接地端子と例えば内部回路用の第２の接地端子との間
に接続されたバイポーラトランジスタと、このバイポー
ラトランジスタのベースにバイアス電圧を与える手段と
を有している。このため、前記第２の接地端子の電位に
対して正の静電サージが前記第１の接地端子に印加され
た場合、この静電サージは前記バイポーラトランジスタ
のコレクタ・エミッタ間のブレークダウン電流により吸
収される。そして、このブレークダウン電流によりベー
ス電圧が生じると、前記バイポーラトランジスタがオン
状態になる。これにより、静電サージは急速に引き抜か
れる。なお、前記バイポーラトランジスタのベースにバ
イアス電圧を与える手段とは、ベース・エミッタ間に接
続された抵抗又はMOSトランジスタ等がある。
は、このTTL回路及びECL回路等の接地電位が動作時に他
の入出力回路及び内部回路の接地電位に影響しないよう
に、異なるグランドラインに接続された第１及び第２の
接地端子を設けている。このため、TTL回路等の出力端
子と前記第１及び前記第２の接地端子との間には夫々静
電保護回路を設ける必要がある。本発明に係る半導体集
積回路装置の静電保護装置は、例えばTTL回路用の第１
の接地端子と例えば内部回路用の第２の接地端子との間
に接続されたバイポーラトランジスタと、このバイポー
ラトランジスタのベースにバイアス電圧を与える手段と
を有している。このため、前記第２の接地端子の電位に
対して正の静電サージが前記第１の接地端子に印加され
た場合、この静電サージは前記バイポーラトランジスタ
のコレクタ・エミッタ間のブレークダウン電流により吸
収される。そして、このブレークダウン電流によりベー
ス電圧が生じると、前記バイポーラトランジスタがオン
状態になる。これにより、静電サージは急速に引き抜か
れる。なお、前記バイポーラトランジスタのベースにバ
イアス電圧を与える手段とは、ベース・エミッタ間に接
続された抵抗又はMOSトランジスタ等がある。
本発明においては、静電保護装置は上述の如く半導体
集積回路装置の第１の接地端子と第２の接地端子との間
に設けられている。このため、例えば複数のTTL回路を
有する半導体集積回路装置において、各TTL回路は第１
の接地端子と第２の接地端子との間の静電保護装置を共
有することができ、その出力端子と第１の接地端子との
間にのみ静電保護回路を設ければ良い。従って、静電保
護回路の素子数を従来よりも削減することができるの
で、半導体チップの面積を縮小することができると共
に、その出力負荷を低減することができる。
集積回路装置の第１の接地端子と第２の接地端子との間
に設けられている。このため、例えば複数のTTL回路を
有する半導体集積回路装置において、各TTL回路は第１
の接地端子と第２の接地端子との間の静電保護装置を共
有することができ、その出力端子と第１の接地端子との
間にのみ静電保護回路を設ければ良い。従って、静電保
護回路の素子数を従来よりも削減することができるの
で、半導体チップの面積を縮小することができると共
に、その出力負荷を低減することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係る半導体集積回路
装置を示す回路図である。なお、第１図において第３図
と同一物には同一符号を付してその部分の詳細な説明は
省略する。
装置を示す回路図である。なお、第１図において第３図
と同一物には同一符号を付してその部分の詳細な説明は
省略する。
TTL出力回路10の静電破壊防止用の保護回路は以下に
示すように構成されている。即ち、TTL出力回路10の内
部に配置されたバイポーラトランジスタ３は、そのコレ
クタがTTL出力回路用の出力端子１に接続され、そのエ
ミッタがTTL出力回路用の接地端子２に接続され、その
ベースが抵抗５を介して接地端子２に接続されている。
ダイオード４はそのカソードが出力端子１に接続され、
そのアノードが接地端子２に接続されている。これらの
トランジスタ３、ダイオード４及び抵抗５によりTTL出
力回路用の接地端子２に対する保護回路が構成されてい
る。また、バイポーラトランジスタ７は、そのコレクタ
が接地端子２（第１の接地端子）に接続され、そのエミ
ッタが内部回路用の接地端子６（第２の接地端子）に接
続され、そのベースが抵抗９を介して接地端子６に接続
されている。ダイオード８はそのカソードが接地端子２
に接続され、そのアノードが接地端子６に接続されてい
る。これらのトランジスタ７、ダイオード８及び抵抗９
により内部回路用の接地端子６に対する保護回路が構成
されている。
示すように構成されている。即ち、TTL出力回路10の内
部に配置されたバイポーラトランジスタ３は、そのコレ
クタがTTL出力回路用の出力端子１に接続され、そのエ
ミッタがTTL出力回路用の接地端子２に接続され、その
ベースが抵抗５を介して接地端子２に接続されている。
ダイオード４はそのカソードが出力端子１に接続され、
そのアノードが接地端子２に接続されている。これらの
トランジスタ３、ダイオード４及び抵抗５によりTTL出
力回路用の接地端子２に対する保護回路が構成されてい
る。また、バイポーラトランジスタ７は、そのコレクタ
が接地端子２（第１の接地端子）に接続され、そのエミ
ッタが内部回路用の接地端子６（第２の接地端子）に接
続され、そのベースが抵抗９を介して接地端子６に接続
されている。ダイオード８はそのカソードが接地端子２
に接続され、そのアノードが接地端子６に接続されてい
る。これらのトランジスタ７、ダイオード８及び抵抗９
により内部回路用の接地端子６に対する保護回路が構成
されている。
次に、上述の半導体集積回路装置の動作について説明
する。
する。
TTL出力回路用の出力端子１の電位に対して正の静電
サージが内部回路用の接地端子６に印加された場合、こ
の静電サージはダイオード8,4を通して順方向にバイパ
スして吸収される。一方、接地端子６の電位に対して正
の静電サージが出力端子１に印加された場合、この静電
サージはバイポーラトランジスタ3,7のコレクタ・エミ
ッタ間のブレークダウン電流により吸収される。この場
合、抵抗5,9はバイポーラトランジスタ3,7のコレクタ・
エミッタ間のブレークダウン電流によりその両端間に電
圧が生じる。そうすると、バイポーラトランジスタ3,7
のエミッタ・ベース間がオン状態になり、バイポーラト
ランジスタ７をオン状態になる。これにより、静電サー
ジは急速に引き抜かれる。
サージが内部回路用の接地端子６に印加された場合、こ
の静電サージはダイオード8,4を通して順方向にバイパ
スして吸収される。一方、接地端子６の電位に対して正
の静電サージが出力端子１に印加された場合、この静電
サージはバイポーラトランジスタ3,7のコレクタ・エミ
ッタ間のブレークダウン電流により吸収される。この場
合、抵抗5,9はバイポーラトランジスタ3,7のコレクタ・
エミッタ間のブレークダウン電流によりその両端間に電
圧が生じる。そうすると、バイポーラトランジスタ3,7
のエミッタ・ベース間がオン状態になり、バイポーラト
ランジスタ７をオン状態になる。これにより、静電サー
ジは急速に引き抜かれる。
本実施例においては、接地端子２と接地端子６との間
にバイポーラトランジスタ７、抵抗９及びダイオード８
からなる静電保護回路が設けられている。このため、複
数のTTL出力回路（図示せず）を設けた場合、従来とは
異なって、各TTL出力回路はその出力端子と接地端子２
との間にのみ静電保護回路を設ければ良い。従って、本
実施例によれば、静電保護回路の素子数を従来よりも削
減することができるので、半導体チップの面積を縮小で
きると共に、その出力負荷を低減できる。
にバイポーラトランジスタ７、抵抗９及びダイオード８
からなる静電保護回路が設けられている。このため、複
数のTTL出力回路（図示せず）を設けた場合、従来とは
異なって、各TTL出力回路はその出力端子と接地端子２
との間にのみ静電保護回路を設ければ良い。従って、本
実施例によれば、静電保護回路の素子数を従来よりも削
減することができるので、半導体チップの面積を縮小で
きると共に、その出力負荷を低減できる。
第２図は本発明の第２の実施例に係る半導体集積回路
装置を示す回路図である。なお、本実施例は第１の実施
例における抵抗をMOSトランジスタに替えたものである
ので、第２図において第１図及び第３図と同一物には同
一符号を付してその部分の詳細な説明は省略する。
装置を示す回路図である。なお、本実施例は第１の実施
例における抵抗をMOSトランジスタに替えたものである
ので、第２図において第１図及び第３図と同一物には同
一符号を付してその部分の詳細な説明は省略する。
本実施例においては、第１図における抵抗９の替わり
に、Ｎ型MOSトランジスタ18を使用する。このＮ型MOSト
ランジスタ18はそのソースが内部回路用の接地端子６に
接続され、そのドレインがバイポーラトランジスタ７の
ベースに接続され、そのゲートがTTL出力回路用の接地
端子２に接続されている。このため、接地端子６の電位
に対して正の静電サージが出力端子１に印加された場
合、この静電サージは第１の実施例と同様にしてバイポ
ーラトランジスタ3,7において吸収される。この場合
は、Ｎ型MOSトランジスタ18はバイポーラトランジスタ
3,7のブレークダウン電流によりオン状態になり、バイ
ポーラトランジスタ７をオン状態にする。これにより、
静電サージは急速に引き抜かれる。従って、第１の実施
例と同様に、半導体チップの面積を縮小できると共に、
その出力負荷を低減できる。
に、Ｎ型MOSトランジスタ18を使用する。このＮ型MOSト
ランジスタ18はそのソースが内部回路用の接地端子６に
接続され、そのドレインがバイポーラトランジスタ７の
ベースに接続され、そのゲートがTTL出力回路用の接地
端子２に接続されている。このため、接地端子６の電位
に対して正の静電サージが出力端子１に印加された場
合、この静電サージは第１の実施例と同様にしてバイポ
ーラトランジスタ3,7において吸収される。この場合
は、Ｎ型MOSトランジスタ18はバイポーラトランジスタ
3,7のブレークダウン電流によりオン状態になり、バイ
ポーラトランジスタ７をオン状態にする。これにより、
静電サージは急速に引き抜かれる。従って、第１の実施
例と同様に、半導体チップの面積を縮小できると共に、
その出力負荷を低減できる。
上述した各実施例においては、回路の容量Ｃが約200p
Fであってその抵抗Ｒが実質的に０Ωのとき、少なくと
も250Vの静電サージから半導体集積回路装置を保護する
ことができ、回路の容量Ｃが約100pFであってその抵抗
Ｒが約1.5kΩのときには、少なくとも1000Vの静電サー
ジから半導体集積回路装置を保護することができる。な
お、上述の静電保護回路を設けていない場合は、回路の
容量Ｃが約200pFであってその抵抗Ｒが実質的に０Ωの
とき、約150Vの静電サージにより静電破壊が発生し、回
路の容量Ｃが約100pFであってその抵抗Ｒが約1.5kΩの
ときには、約600Vの静電サージにより静電破壊が発生す
る。即ち、本実施例によれば、極めて優れた静電保護効
果を実現することができる。
Fであってその抵抗Ｒが実質的に０Ωのとき、少なくと
も250Vの静電サージから半導体集積回路装置を保護する
ことができ、回路の容量Ｃが約100pFであってその抵抗
Ｒが約1.5kΩのときには、少なくとも1000Vの静電サー
ジから半導体集積回路装置を保護することができる。な
お、上述の静電保護回路を設けていない場合は、回路の
容量Ｃが約200pFであってその抵抗Ｒが実質的に０Ωの
とき、約150Vの静電サージにより静電破壊が発生し、回
路の容量Ｃが約100pFであってその抵抗Ｒが約1.5kΩの
ときには、約600Vの静電サージにより静電破壊が発生す
る。即ち、本実施例によれば、極めて優れた静電保護効
果を実現することができる。
［発明の効果］ 以上説明したように本発明によれば、異なるグランド
ラインに接続された第１の接地端子と第２の接地端子と
の間に静電保護装置を設けたから、例えば複数のTTL回
路を有する半導体集積回路装置において、各TTL回路は
本発明の静電保護装置を共有することができ、個別的に
はその出力端子と第１の接地端子との間にのみ静電保護
回路を設ければ良い。従って、静電保護回路の素子数を
従来よりも削減することができるので、半導体チップの
面積を縮小することができると共に、出力負荷を低減す
ることができる。
ラインに接続された第１の接地端子と第２の接地端子と
の間に静電保護装置を設けたから、例えば複数のTTL回
路を有する半導体集積回路装置において、各TTL回路は
本発明の静電保護装置を共有することができ、個別的に
はその出力端子と第１の接地端子との間にのみ静電保護
回路を設ければ良い。従って、静電保護回路の素子数を
従来よりも削減することができるので、半導体チップの
面積を縮小することができると共に、出力負荷を低減す
ることができる。
第１図は本発明の第１の実施例に係る半導体集積回路装
置を示す回路図、第２図は本発明の第２の実施例に係る
半導体集積回路装置を示す回路図、第３図は従来の半導
体集積回路装置を示す回路図である。 1;出力端子、2,6,13;接地端子、3,7,15;バイポーラトラ
ンジスタ、4,8,16;ダイオード、5,9,17;抵抗、10;TTL出
力回路、11;ECL出力回路、12,14;電源端子、18;N型MOS
トランジスタ
置を示す回路図、第２図は本発明の第２の実施例に係る
半導体集積回路装置を示す回路図、第３図は従来の半導
体集積回路装置を示す回路図である。 1;出力端子、2,6,13;接地端子、3,7,15;バイポーラトラ
ンジスタ、4,8,16;ダイオード、5,9,17;抵抗、10;TTL出
力回路、11;ECL出力回路、12,14;電源端子、18;N型MOS
トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02H 9/04 - 9/06 H03K 19/00 - 19/00 103 H03K 19/01 - 19/082 H03K 19/09 - 19/096 H01L 27/04 H01L 21/82
Claims (1)
- 【請求項１】同一チップ内に複数の回路が混載され異な
るグランドラインに接続された第１及び第２の接地端子
を有する半導体集積回路装置において、コレクタが前記
第１の接地端子に接続されエミッタが前記第２の接地端
子に接続されたバイポーラトランジスタと、このバイポ
ーラトランジスタのベースにバイアス電圧を与える手段
とを備えた静電保護回路を有することを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286364A JP2953026B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体集積回路装置の静電保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286364A JP2953026B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体集積回路装置の静電保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04161025A JPH04161025A (ja) | 1992-06-04 |
| JP2953026B2 true JP2953026B2 (ja) | 1999-09-27 |
Family
ID=17703428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286364A Expired - Lifetime JP2953026B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体集積回路装置の静電保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953026B2 (ja) |
-
1990
- 1990-10-24 JP JP2286364A patent/JP2953026B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04161025A (ja) | 1992-06-04 |
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