KR19980044847U - 중앙처리장치 리셋회로 - Google Patents

중앙처리장치 리셋회로 Download PDF

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박병재
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Abstract

이 고안은 중앙처리장치(CPU; Central Processing Unit) 리셋회로(RESET CIRCUIT)에 관한 것으로서, 베이스가 레귤레이터(21)의 리셋출력단자에 연결되고, 이미터가 제1외부전압(VIG)에 연결된 피엔피 트랜지스터(T2);
베이스가 상기 피엔피 트랜지스터(T2)의 콜렉터에 연결되고, 이미터가 접지 되어 있으며, 콜렉터가 중앙처리장치(22)의 리셋입력단자와 제2외부전압(Vo1)에 연결된 엔피엔 트랜지스터(T1)를 포함하며, 중앙처리장치의 리셋을 정확하게 수행하고, 중앙처리장치의 리셋입력단자가 노이즈의 영향을 받지 않도록 하므로써 전체 시스템의 안정성을 높이는 효과를 가진 중앙처리장치 리셋회로에 관한 것이다.

Description

중앙처리장치 리셋회로
이 고안은 중앙처리장치(CPU; Central Processing Unit) 리셋회로(RESET CIRCUIT)에 관한 것으로서, 더 상세하게 말하면, 레귤레이터(Regulator)에서 발생하는 리셋신호(Reset Signal)에 의해 중앙처리장치를 리셋시키는 회로에 관한 것이다.
이하 첨부된 도면을 참조하여 종래에 사용한 리셋회로에 대해 설명한다.
도 1은 종래에 사용한 중앙처리장치 리셋회로를 나타낸 도면이다.
도 1에 도시되어 있듯이, 종래에 사용한 레귤레이터의 리셋신호를 이용한 중앙처리장치 리셋회로는, 베이스(base)가 제1외부전압(VIG)에 연결되고, 이미터(emitter)가 접지된 엔피엔 트랜지스터(NPN Transistor, T1); 베이스가 상기 엔피엔 트랜지스터(T1)의 콜렉터(collector)에 연결되고, 콜렉터가 레귤레이터(11)의 리셋출력(Reset Out)단자에 연결되며, 이미터가 중앙처리장치(12)의 리셋입력(Reset In)단자와 제2외부전압(Vo1)에 연결된 피엔피 트랜지스터(PNP Transistor, T2)를 포함한다.
이때 상기 리셋회로는, 한쪽단자가, 상기 피엔피 트랜지스터(T2)의 이미터와 상기 중앙처리장치(12)의 리셋입력단자 사이에 연결되고, 다른 한쪽단자가 제2외부전압(Vo1)에 연결된 풀업(Pull Up) 저항(R1); 상기 엔피엔 트랜지스터(T1)의 콜렉터와 상기 피엔피 트랜지스터(T2)의 베이스 사이에 위치하는 저항(R2); 상기 제1외부전압(VIG)과 상기 엔피엔 트랜지스터(T1)의 베이스 사이에 위치하는 저항(R3); 한쪽단자가 상기 엔피엔 트랜지스터(T1)의 베이스에 연결되고, 다른 한쪽단자가 접지된 저항(R4)을 더 포함한다.
상기 구성을 갖는 종래 리셋회로는 레귤레이터(11)의 리셋출력이 로우(Low, 0)면, 상기 피엔피 트랜지스터(T2)의 이미터로 전류가 흘러 중앙처리장치(12)의 리셋입력단자에 로우가 입력되므로, 중앙처리장치(12)를 리셋시키게 된다.
그러나 종래의 상기 리셋회로는 레귤레이터(11)와 중앙처리장치(12)의 리셋단자간이 상기 피엔피 트랜지스터(T2)로 연결되어 있어 레귤레이터(11)의 리셋출력이 로우이더라도 상기 피엔피 트랜지스터(T2)의 드롭(Drop)으로 인해 중앙처리장치(12)의 리셋입력단자에는 로우상태가 약 0.8V 정도로 인식되므로 중앙처리장치(12)의 리셋을 위한 정확한 로우로 인식되지 못하는 문제점이 있다.
또 상기 피엔피 트랜지스터(T2), 레귤레이터(11) 및 중앙처리장치(12)가 평상시 전기적으로 연결되어 있는 구조이므로 외부 노이즈(Noise)의 영향을 받을 가능성이 많다는 문제점도 있다.
따라서 이 고안의 목적은 상기 문제점을 해결하기 위한 것으로, 레귤레이터의 리셋출력이 중앙처리장치의 리셋입력으로 정확히 전달되고, 중앙처리장치의 리셋입력이 노이즈의 영향을 받지 않도록 하는 중앙처리장치 리셋회로를 제공하는 것이다.
도 1은 종래에 사용한 중앙처리장치 리셋회로를 나타낸 도면이다.
도 2는 이 고안의 실시예에 따른 중앙처리장치 리셋회로를 나타낸 도면이다.
상기 목적을 달성하기 위한 이 고안의 중앙처리장치 리셋회로의 구성은, 베이스가 레귤레이터(21)의 리셋출력단자에 연결되고, 이미터가 제1외부전압(VIG)에 연결된 피엔피 트랜지스터(T2); 베이스가 상기 피엔피 트랜지스터(T2)의 콜렉터에 연결되고, 이미터가 접지되어 있으며, 콜렉터가 중앙처리장치(22)의 리셋입력단자와 제2외부전압(Vo1)에 연결된 엔피엔 트랜지스터(T1)를 포함한다.
이때 상기 중앙처리장치 리셋회로의 구성은, 한쪽단자가, 상기 엔피엔 트랜지스터(T1)의 콜렉터와 상기 중앙처리장치(22)의 리셋입력단자 사이에 연결되고, 다른 한쪽단자가 제2외부전압(Vo1)에 연결된 풀업 저항(R1); 상기 피엔피 트랜지스터(T2)의 이미터와 상기 제1외부전압(VIG) 사이에 위치하는 저항(R2); 상기 레귤레이터(21)와 상기 피엔피 트랜지스터(T2)의 베이스 사이에 위치하는 저항(R3); 상기 피엔피 트랜지스터(T2)의 콜렉터와 상기 엔피엔 트랜지스터(T1)의 베이스 사이에 위치하는 저항(R4); 한쪽단자가 상기 저항(R4)과 상기 엔피엔 트랜지스터(T1)의 베이스 사이에 연결되고, 다른 한쪽단자가 접지된 저항(R5)을 더 포함한다.
상기한 구성에 의한 이 고안의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 이 고안의 실시예에 따른 중앙처리장치 리셋회로를 나타낸 도면이다.
도 2에 도시된 구성은 앞에서 설명한 것과 같다.
도 2에 도시되어 있듯이, 상기 중앙처리장치 리셋회로를 포함한 장치가 동작중에, 레귤레이터(21)의 리셋출력단자에 리셋신호(로우, L)가 피엔피 트랜지스터(T2)의 베이스로 출력되면 피엔피 트랜지스터(T2)가 도통(On)되어, 제1외부전압(VIG)에 연결된 피엔피 트랜지스터(T2)의 이미터에서 콜렉터로 전류가 흐른다. 이때 피엔피 트랜지스터(T2)의 콜렉터에서 출력된 전류가 엔피엔 트랜지스터(T1)의 베이스에 입력되면, 엔피엔 트랜지스터(T1)가 도통되고, 제2외부전압(Vo1)에 의한 전류는 제2외부전압(Vo1)에 연결된 엔피엔 트랜지스터(T1)의 콜렉터로부터 엔피엔 트랜지스터(T1)의 이미터를 통해 접지로 흐르므로, 엔피엔 트랜지스터(T1)의 콜렉터에 연결된 중앙처리장치(22)의 리셋입력은 로우가 되며 중앙처리장치(22)는 리셋된다.
이 경우 중앙처리장치(22)의 리셋입력 전압은 로우일 때 최대 0.3V를 넘지 않으므로 중앙처리장치(22)의 정확한 리셋을 수행한다.
또 레귤레이터(21)의 리셋출력이 하이(High, 1)인 평상시에는, 두 트랜지스터(T1, T2)가 모두 동작하지 않으며, 이때 중앙처리장치(22)의 리셋입력단자는 전기적으로 풀업 저항(R1)만 연결된 것과 같이 동작하므로 노이즈에 강하다.
이상에서와 같이 이 고안의 실시예에서, 중앙처리장치의 리셋을 정확하게 수행하고, 중앙처리장치의 리셋입력단자가 노이즈의 영향을 받지 않도록 하므로써 전체 시스템의 안정성을 높이는 효과를 가진 중앙처리장치 리셋회로를 제공한다.

Claims (2)

  1. 베이스가 레귤레이터(21)의 리셋출력단자에 연결되고, 이미터가 제1외부전압(VIG)에 연결된 피엔피 트랜지스터(T2);
    베이스가 상기 피엔피 트랜지스터(T2)의 콜렉터에 연결되고, 이미터가 접지되어 있으며, 콜렉터가 중앙처리장치(22)의 리셋입력단자와 제2외부전압(Vo1)에 연결된 엔피엔 트랜지스터(T1)를 포함하는 중앙처리장치 리셋회로.
  2. 제1항에 있어서, 한쪽단자가, 상기 엔피엔 트랜지스터(T1)의 콜렉터와, 상기 중앙처리장치(22)의 리셋입력단자 사이에 연결되고, 다른 한쪽단자가 제2외부전압(Vo1)에 연결된 풀업 저항(R1);
    상기 피엔피 트랜지스터(T2)의 이미터와 상기 제1외부전압(VIG) 사이에 위치하는 저항(R2);
    상기 레귤레이터(21)와 상기 피엔피 트랜지스터(T2)의 베이스 사이에 위치하는 저항(R3);
    상기 피엔피 트랜지스터(T2)의 콜렉터와 상기 엔피엔 트랜지스터(T2)의 베이스 사이에 위치하는 저항(R4);
    한쪽단자가 상기 저항(R4)과 상기 엔피엔 트랜지스터(T1)의 베이스 사이에 연결되고, 다른 한쪽단자가 접지된 저항(R5)을 더 포함하는 중앙처리장치 리셋회로.
KR2019960057984U 1996-12-27 1996-12-27 중앙처리장치 리셋회로 KR19980044847U (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101317648B1 (ko) * 2012-09-27 2013-10-15 주식회사 포티스 Ｌｄｏ 입출력 전압을 이용한 리셋 회로

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