JP3430622B2

JP3430622B2 - マルチ入力回路並びにこれを使用した回路及び制御装置

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Publication number: JP3430622B2
Application number: JP06895794A
Authority: JP
Inventors: 博之山本; 信史三木; 浩糸島
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 1994-03-15
Filing date: 1994-03-15
Publication date: 2003-07-28
Anticipated expiration: 2018-07-28
Also published as: JPH07254852A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、正論理又は負論理の入
力信号を受けるマルチ入力回路並びにこれを使用した回
路及び制御装置に関するものである。

【０００２】

【従来の技術】従来、ハイレベルでアクティブとなる正
論理のみの入力信号を受ける入力回路、又はローレベル
でアクティブとなる負論理のみの入力信号を受ける入力
回路があった。図４はこのような従来の入力回路の例を
示す回路図である。この回路は複数の入力信号をＣＰＵ
に取り込む例である。

【０００３】図４（ａ）はハイレベルでアクティブとな
る正論理のみの入力信号を受ける入力回路であり、２１
は複数の入力信号を受ける複数のＮＰＮトランジスタか
らなる回路、２２はこのトランジスタ回路２１からの信
号を受ける制御装置であるタイマあるいはカウンタに内
蔵されたＣＰＵである。図には示さないが、ＣＰＵ２２
の入力ポートＩＮ１，ＩＮ２，…，ＩＮｉは内部でプル
アップされている。この回路において、任意のトランジ
スタのベースにハイレベルの入力信号が供給されると、
トランジスタがオンとなりそのトランジスタのコレクタ
に接続されたＣＰＵ２２の入力ポートがローレベルとな
る。入力信号がない場合すなわちトランジスタのベース
がローレベルの状態では、トランジスタはオフ状態であ
り、ＣＰＵ２２の入力ポートは（プルアップされいるた
め）ハイレベルとなる。このようなハイレベルでアクテ
ィブとなる入力方式は、主に日本で使用されてるため日
本方式と呼ばれている。

【０００４】図４（ｂ）はローレベルでアクティブとな
る負論理のみの入力信号を受ける入力回路であり、２３
は複数の入力信号を受ける複数のＰＮＰトランジスタか
らなる回路、２４はこのトランジスタ回路２３からの信
号を受けるＣＰＵである。図には示さないが、ＣＰＵ２
４の入力ポートＩＮ１，ＩＮ２，…，ＩＮｉは内部でプ
ルダウンされている。この回路において、任意のトラン
ジスタのベースにローレベルの入力信号が供給される
と、トランジスタがオンとなりそのトランジスタのコレ
クタに接続されたＣＰＵ２４の入力ポートがハイレベル
となる。入力信号がない場合すなわちトランジスタのベ
ースがハイレベルの状態では、トランジスタはオフ状態
であり、ＣＰＵ２４の入力ポートは（プルダウンされい
るため）ローレベルとなる。このようなローレベルでア
クティブとなる入力方式は、主にヨーロッパで使用され
てるためヨーロッパ方式と呼ばれている。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
の入力回路を用いた製品は、接続の誤り等ユーザに無用
な負担を強いる上、生産コストも高くなるという問題を
抱えていた。

【０００６】この問題を解決するために、高級なシステ
ム機器等では、入力回路に双方向のフォトカップラを用
いたマルチ入力方式がある。図５は従来のマルチ入力回
路を示す図である。この入力回路は、被制御機器である
生産機械等を制御する制御装置に使用されてる回路であ
る。図５において、３１はコモン端子、３２は入力信号
を受ける入力端子、３３は双方向のフォトカップラ、３
４はＣＰＵ（図示せず）の入力ポートに接続する出力端
子である。

【０００７】図５の回路でコモン端子３１をアース（ロ
ーレベル）に接続した場合、入力端子３２にハイレベル
の入力信号が供給されると、フォトカップラ３３の入力
側に電圧が印加されるので、発光ダイオードが導通して
フォトカップラ３３の出力トランジスタがオンとなり、
ＣＰＵの入力ポートにはローレベルの信号が入力され
る。一方、入力端子３２にローレベルの入力信号が供給
されると、フォトカップラ３３の入力側には電圧が印加
されないので、発光ダイオードは導通せずフォトカップ
ラ３３の出力トランジスタはオフ状態であり、ＣＰＵの
入力ポートはハイレベルの信号が入力される。したがっ
てこの場合には、ハイレベルでアクティブとなる入力回
路を構成する。

【０００８】図５の回路でコモン端子３１を電源（ハイ
レベル）に接続した場合、入力端子３２にハイレベルの
入力信号が供給されても、フォトカップラ３３の入力側
は共にハイレベルとなる同じ電圧が印加されるので、発
光ダイオードは導通せずフォトカップラ３３の出力トラ
ンジスタはオフ状態であり、ＣＰＵの入力ポートはハイ
レベルの信号が入力される。一方、入力端子３２にロー
レベルの入力信号が供給されると、フォトカップラ３３
の入力側に電圧が印加されるので、発光ダイオードが導
通してフォトカップラ３３の出力トランジスタがオンと
なり、ＣＰＵの入力ポートにはローレベルの信号が入力
される。したがってこの場合には、ローレベルでアクテ
ィブとなる入力回路を構成する。

【０００９】図６はこのようなマルチ入力回路を内部に
使用した制御装置（タイマ、カウンタ等）の回路例を示
す図である。図６（ａ）において、３５は制御装置であ
り、コモン端子（ＣＯＭ）と２つの入力端子（ＩＮ１，
ＩＮ２）を備えている。３６は２つの入力信号を供給す
る外部機器の出力回路のＮＰＮトランジスタ回路であ
り、各トランジスタのコレクタは各入力端子に接続され
ている。また、制御装置３５のコモン端子は電源に接続
されてハイレベルとなっている。今、任意の出力トラン
ジスタのベースがハイレベルのときはその出力トランジ
スタが導通して、そのコレクタから入力端子にローレベ
ルの入力信号が供給される。この場合には、コモン端子
と入力端子との間に電圧が印加されるので、図５におい
て説明したように、制御装置３５ではその入力信号をア
クティブな信号として取り込むことになる。

【００１０】また、図６（ｂ）において、３５は同じく
コモン端子（ＣＯＭ）と２つの入力端子（ＩＮ１，ＩＮ
２）を備えた制御装置であり、３７は２つの入力信号を
供給する外部機器の出力回路のＰＮＰトランジスタ回路
である。また、コモン端子はアースに接続されてローレ
ベルとなっている。今、任意の出力トランジスタのベー
スがローレベルのときはその出力トランジスタが導通し
て、そのコレクタから入力端子にハイレベルの入力信号
が供給される。この場合にも同様に、コモン端子と入力
端子との間に電圧が印加されるので、制御装置３５では
その入力信号をアクティブな信号として取り込むことに
なる。

【００１１】しかしながら図５の構成のフォトカップラ
３３は、Ｔoff 時間が２００μＳ、蓄積時間Ｔs が２５
μＳであるので、入力信号がオフとなった時から実際に
フォトカップラ３３がオフとなるまでの時間Ｔは、Ｔ＝
Ｔoff ＋Ｔs ＝１００μＳ＋２５μＳ＝１２５μＳと
なり、入力信号のデューティ比が５０％である場合に
は、この入力回路の入力応答周波数ｆは、ｆ＝１／（１
２５μＳ＋１２５μＳ）＝４ｋＨｚとなる。したがっ
て、高速のカウンタ等の制御装置にこのフォトカップラ
３３を使用するはできないという問題があった。

【００１２】図７は高速応答のフォトカップラを使用し
たマルチ入力回路の例を示す回路図である。図７におい
て、４１はＴoff 時間が改善された高速の双方向フォト
カップラであり、Ｔoff 時間が３０μＳ、蓄積時間Ｔs
が２０μＳ、Ｔon時間が５μＳとなっている。その他の
構成は図５の場合と同じである。したがって、入力信号
がオフとなった時から実際にフォトカップラ４１がオフ
となるまでの時間Ｔは、Ｔ＝Ｔoff ＋Ｔs ＝３０μＳ＋
２０μＳ＝５０μＳとなり、入力信号のデューティ比
が５０％である場合には、この入力回路の入力応答周波
数ｆは、ｆ＝１／（５０μＳ＋５０μＳ）＝１０ｋＨｚ
となる。

【００１３】しかしながら、このような高速応答のフォ
トカップラは高価であるため、これを使用した制御装置
の製品コストが高くなってしまうという新たな問題が発
生することになる。

【００１４】請求項１、２、３及び４に係る発明は、こ
のような従来の種々の問題を解決するものであり、ハイ
レベルでアクティブとなる入力信号と、ローレベルでア
クティブとなる入力信号の双方を受けることの可能なマ
ルチ入力回路で、入力信号に対する応答速度も速く、し
かも非常に安価な部品で構成することのできる優れたマ
ルチ入力回路を提供することを目的とする。

【００１５】また請求項５に係る発明は、かかる優れた
マルチ入力回路が半導体のチップ上に形成できることに
着眼して、用途の広い優れたＬＳＩ回路を提供すること
を目的とする。

【００１６】さらに請求項６及び７に係る発明は、正論
理及び負論理の入力信号を取り込むことのできるＣＰＵ
回路を提供することを目的とする。

【００１７】さらにまた、請求項８に係る発明は、正論
理及び負論理の入力信号に対応できるとともに、いわゆ
る日本方式及びヨーロッパ方式の双方に対応し、かつ安
価な制御装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１ないし４に係る発明は、ハイレベルでアク
ティブとなる正論理の入力信号又はローレベルでアクテ
ィブとなる負論理の入力信号を受ける入力手段と、前記
入力信号が正論理であるか又は負論理であるかに応じて
前記入力手段のバイアス条件を切り替えるバイアス切替
手段と、前記入力手段から得られる信号をハイレベル又
はローレベルの出力信号として送出する出力手段とを備
えた。

【００１９】また、請求項５に係る発明は、ハイレベル
でアクティブとなる正論理の入力信号又はローレベルで
アクティブとなる負論理の入力信号を受ける第１の入力
端子、及び、前記入力信号が正論理であるか又は負論理
であるかを識別する識別信号を受ける第２の入力端子を
有し、前記識別信号に応じてバイアス切替信号を発生す
る信号発生回路と、当該バイアス切替信号に応じてバイ
アス条件を切り替えるバイアス回路と、当該バイアス回
路から得られる信号をハイレベル又はローレベルの出力
信号として送出する出力回路とを同一の半導体チップ上
に形成したＬＳＩ回路である。

【００２０】また、請求項６及び７に係る発明は、ハイ
レベルでアクティブとなる正論理の入力信号又はローレ
ベルでアクティブとなる負論理の入力信号を受けるマル
チ入力回路を有し、当該入力回路から得られる信号を受
ける第１の入力ポートと、ハイレベル又はローレベルの
識別信号を受ける第２の入力ポートと、前記識別信号の
レベルに応じて前記入力信号が正論理であるか又は負論
理であるかを判別して前記入力回路の回路条件を設定す
る制御信号を発生する判別手段とを備えたＣＰＵ回路で
ある。

【００２１】また、請求項８に係る発明は、被制御機器
を制御する制御装置であって、ハイレベルでアクティブ
となる正論理の入力信号又はローレベルでアクティブと
なる負論理の入力信号を受ける入力手段と、前記入力信
号が正論理であるか又は負論理であるかに応じて前記入
力手段のバイアス条件を切り替えるバイアス切替手段
と、前記入力手段から得られる信号をハイレベル又はロ
ーレベルの出力信号として送出する出力手段とを有する
マルチ入力回路を備えたものである。

【００２２】

【作用】請求項１ないし４に係る発明によれば、入力信
号が正論理であるか又は負論理であるかに応じて入力手
段のバイアス条件を切り替えることにより、ハイレベル
でアクティブとなる入力信号と、ローレベルでアクティ
ブとなる入力信号の双方を受けることの可能なマルチ入
力回路で、入力信号に対する応答速度も速く、しかも非
常に安価な部品で構成することが可能となる。

【００２３】請求項５に係る発明によれば、バイアス切
替信号を発生する信号発生回路、バイアス切替信号に応
じてバイアス条件を切り替えるバイアス回路、及び、バ
イアス回路から得られる信号を送出する出力回路を同一
の半導体チップ上に形成することにより、用途の広い優
れたＬＳＩ回路を提供することができる。

【００２４】請求項６及び７に係る発明によれば、識別
信号のレベルに応じて入力信号が正論理か又は負論理か
を判別して入力回路の回路条件を設定することにより、
正論理及び負論理の入力信号を取り込むことのできるＣ
ＰＵ回路を提供することができる。

【００２５】請求項８に係る発明によれば、正論理及び
負論理の入力信号の双方を判別して入力する入力回路を
備えることにより、いわゆる日本方式及びヨーロッパ方
式の双方に対応し、かつ安価な制御装置を提供すること
ができる。

【００２６】

【実施例】以下、請求項１ないし８に係る発明（以下、
本発明という）の実施例について図を参照して説明す
る。

【００２７】図１は本発明の実施例の構成を示す回路図
である。図１において、１はハイレベルでアクティブと
なる正論理の入力信号又はローレベルでアクティブとな
る負論理の入力信号を受ける入力端子、２はこの入力信
号が正論理であるか又は負論理であるかを識別する識別
信号を受けるコモン端子である。スイッチング用のトラ
ンジスタＴＲ１、ＴＲ２等を含む回路は入力信号を処理
するマルチ入力回路である。３はこのマルチ入力回路か
らの信号を第１の入力ポートであるＩＮ１ポートから取
り込んで、被制御機器（図示せず）を制御する制御手段
としてのＣＰＵであり、制御装置に内蔵されている。

【００２８】入力端子１には入力抵抗として並列抵抗Ｒ
１及びＲ２が接続され、過電圧保護用のツェナーダイオ
ードＤ１を介してアースに接続されている。この並列抵
抗Ｒ１及びＲ２は電力容量を増加させるためであり、以
下、説明を簡便にするため合成された抵抗Ｒ１２と称す
る。入力端子１に供給された入力信号は、この抵抗Ｒ１
２を経て直列抵抗Ｒ３を介してＰＮＰトランジスタＴＲ
２のベースに供給される。トランジスタＴＲ２のエミッ
タは電源に接続されるとともに、そのベース・エミッタ
間には抵抗Ｒ４が接続されている。したがってこの抵抗
Ｒ３及び抵抗Ｒ４はトランジスタＴＲ２のバイアス回路
を構成し、ノイズ除去用のコンデンサＣ１及びＣ２を含
め、入力端子１から抵抗Ｒ４までは入力信号を受ける入
力手段を構成する。

【００２９】また、トランジスタＴＲ２のコレクタは負
荷抵抗Ｒ５に接続され、さらに直列抵抗Ｒ６を介してＣ
ＰＵ３のＩＮ１ポートに接続されている。また、抵抗Ｒ
１２と抵抗Ｒ３の接続点には抵抗Ｒ９を介してＰＮＰト
ランジスタＴＲ１のコレクタが接続され、トランジスタ
ＴＲ１のエミッタはアースに、ベースはＣＰＵ２の出力
ポートであるＯＵＴ１ポートにそれぞれ接続されてい
る。したがって、トランジスタＴＲ２、抵抗Ｒ５及び抵
抗Ｒ６は、バイアス回路から得られる信号をハイレベル
又はローレベルの出力信号として送出する出力手段を構
成する。

【００３０】コモン端子２には、入力信号が正論理であ
るか又は負論理であるかにより、電源又はアースに接続
されてハイレベル又はローレベルの識別信号が供給され
る。コモン端子２にハイレベルの識別信号が供給された
場合には、ダイオードＤ２のアノード及びカソードは共
にハイレベルとなり非導通状態である。したがって、Ｃ
ＰＵ３の第２の入力ポートであるポートＣＯＭには抵抗
Ｒ７及びＲ８を介して電源ＶDDが供給されるので、ＣＯ
Ｍポートはハイレベルとなる。一方、コモン端子２にロ
ーレベルの識別信号が供給された場合には、ダイオード
Ｄ２が導通するので、抵抗Ｒ７と抵抗Ｒ８の接続点がア
ースされ、ＣＯＭポートはローレベルとなる。したがっ
て、コモン端子２から抵抗８までの回路は、入力端子１
からの入力信号が正論理であるか又は負論理であるかを
識別する識別信号を受ける入力手段を構成する。

【００３１】ＣＰＵ３からは、ＣＯＭポートに供給され
た識別信号のレベルに応じて出力ポートであるＯＵ１ポ
ートから制御信号が送出されるが、これについては後で
詳述する。この制御信号はトランジスタＴＲ１のベース
に与えられ、トランジスタＴＲ１がオン又はオフとな
る。したがって、このトランジスタＴＲ１はオン又はオ
フとなることにより、トランジスタＴＲ２のバイアス条
件を切り替えるバイアス切替手段を構成する。

【００３２】すなわち、トランジスタＴＲ１がオフの場
合には、トランジスタＴＲ２のベースのバイアスは抵抗
Ｒ４により決定され、バイアス電圧は電源電圧と同一と
なる。したがって、入力信号が無いオープンの場合及び
ハイレベルの場合にはトランジスタＴＲ２はオフ状態と
なる。また、入力信号がローレベルの場合には、トラン
ジスタＴＲ２のベースの電圧は抵抗Ｒ１２、Ｒ３及びＲ
４で電源電圧を分圧した電圧となり、トランジスタＴＲ
２がオン状態となるに十分な電圧となるように抵抗値が
設定されている。

【００３３】一方、トランジスタＴＲ１がオンの場合に
は、トランジスタＴＲ２のバイアスは抵抗Ｒ４、Ｒ３、
及びＲ９でバイアス条件が決定される。この場合、入力
信号が無いオープンの場合及びローレベルの場合には、
抵抗Ｒ４、Ｒ３、及びＲ９の抵抗値の設定により低いバ
イアス電圧がベースに供給されて、トランジスタＴＲ２
はオン状態となる。また、入力信号がハイレベルの場合
には、抵抗Ｒ１２からのハイレベル信号の印加によりベ
ースのバイアス電圧が高くなり、抵抗値の設定により、
トランジスタＴＲ２はオフ状態となる。

【００３４】このように、ＣＰＵ３は、バイアス切替手
段であるトランジスタＴＲ１のバイアス条件を切り替え
る制御信号を発生する制御手段を構成する。

【００３５】次に、図１の構成の全体的な動作について
図２のフローチャートを参照して説明する。

【００３６】まず、図１の構成の制御装置に電源が投入
された後、コモン端子２がハイレベルか、ローレベル
か、あるいはオープンであるかにより（ステップＳ
１）、入力端子１に供給される入力信号が正論理か負論
理かが決定される。コモン端子２がハイレベル又はオー
プンの場合には、上記説明したように、ＣＰＵ３のＣＯ
Ｍポートはハイレベルとなる（ステップＳ２）。一方、
コモン端子２がローレベルの場合には、ＣＰＵ３のＣＯ
Ｍポートはローレベルとなる（ステップＳ３）。

【００３７】ＣＯＭポートがハイレベルの場合には、Ｃ
ＰＵ３はＮＰＮ入力処理を行い、ＯＵＴ１ポートへロー
レベルの制御信号を出力し、ＩＮ１ポートからの信号に
対してハイレベルのエッジを検出する動作を行う（ステ
ップＳ４）。この場合、トランジスタＴＲ１のベースに
はローレベルの制御信号が与えられるので、トランジス
タＴＲ１はオフ状態となる（ステップＳ５）。さらに、
入力端子１に供給される入力信号のレベルによって分岐
し（ステップＳ６）、入力信号がハイレベル又はオープ
ンの場合にはトランジスタＴＲ２はオフ状態となり（ス
テップＳ７）、その結果、ＣＰＵ３のＩＮ１ポートはロ
ーレベルとなる（ステップＳ８）。この場合にはＣＰＵ
３は入力オフとして内部処理を行う（ステップＳ９）。

【００３８】ステップＳ６において、入力信号がローレ
ベルのときは、トランジスタＴＲ２はオン状態となり
（ステップＳ１０）、その結果、ＣＰＵ３のＩＮ１ポー
トはハイレベルとなる（ステップＳ１１）。この場合に
はＣＰＵ３は入力オンとして内部処理を行う（ステップ
Ｓ１２）。

【００３９】一方、ステップＳ３でＣＰＵ３のＣＯＭポ
ートがローレベルであるときは、ＣＰＵ３はＰＮＰ入力
処理を行い、ＯＵＴ１ポートへハイレベルの制御信号を
出力し、ＩＮ１ポートからの信号に対してローレベルの
エッジを検出する動作を行う（ステップＳ１３）。この
場合、トランジスタＴＲ１のベースにはハイレベルの制
御信号が与えられるので、トランジスタＴＲ１はオン状
態となる（ステップＳ１４）。さらに、入力端子１に供
給される入力信号のレベルによって分岐し（ステップＳ
１５）、入力信号がハイレベルの場合にはトランジスタ
ＴＲ２はオフ状態となり（ステップＳ１６）、その結
果、ＣＰＵ３のＩＮ１ポートはローレベルとなる（ステ
ップＳ１７）。この場合にはＣＰＵ３は入力オンとして
内部処理を行う（ステップＳ１８）。

【００４０】ステップＳ１５において、入力信号がロー
レベル又はオープンのときは、トランジスタＴＲ２はオ
ン状態となり（ステップＳ１９）、その結果、ＣＰＵ３
のＩＮ１ポートはハイレベルとなる（ステップＳ２
０）。この場合にはＣＰＵ３は入力オフとして内部処理
を行う（ステップＳ２１）。

【００４１】このように、この実施例によれば、ハイレ
ベルでアクティブとなる入力信号と、ローレベルでアク
ティブとなる入力信号の双方を受けることの可能なマル
チ入力回路で、入力信号に対する応答速度も速く、しか
も非常に安価な部品で構成することのできる優れたマル
チ入力回路を提供することができる。

【００４２】なお、上記実施例においては、入力信号が
正論理か又は負論理か識別するための識別信号を受ける
コモン端子２を設けたが、他の実施例として、手動操作
により切り替えるディップスイッチ等の切替スイッチを
設けて、この切替スイッチから識別信号を発する構成と
する。かかる構成により、より安価で操作性の優れたマ
ルチ入力回路を実現できる。

【００４３】また、図１の回路はフォトカップラ等の特
殊な部品を使用しておらず、容易にＩＣ化することがで
きるので、これらの回路構成を同一の半導体チップ上に
形成したＬＳＩ回路を実現することが可能となる。その
結果、複数の入力信号を受ける回路をＬＳＩ化すること
により、各入力回路の特性のバラツキを抑制するととも
に、ノイズに対して強く、かつ量産性の優れたＬＳＩ回
路を得ることができる。

【００４４】さらに、上記マルチ入力回路をＣＰＵに内
蔵させる構成とすることにより、正論理及び負論理の入
力が可能で広範な用途に適した優れたＣＰＵを実現する
効果がある。

【００４５】図３は、図１のマルチ入力回路を複数使用
した制御装置であるカウンタの構成を示す回路図であ
る。図３において、１０は正論理又は負論理の識別を示
す識別信号ＣＯＭを入力する回路、１１及び１２は２つ
のカウント信号ＣＰ１及びＣＰ２を入力するマルチ入力
回路、１３はカウンタをリセットするリセット信号を入
力するマルチ入力回路である。これらマルチ入力回路１
１ないし１３は、ハイレベルでアクティブとなる正論理
の入力信号又はローレベルでアクティブとなる負論理の
入力信号を受ける入力手段を構成する。１４はこれらの
マルチ入力回路からの信号を受けるＣＰＵである。１５
はＣＰＵ１４からのデータによりカウント値その他のデ
ータを表示するＬＣＤである。

【００４６】ＣＰＵ１４は、識別信号ＣＯＭを入力ポー
トであるＩＮ１ポートから取り込み、そのレベルに応じ
て出力ポートであるＯＵＴ１ポートから各マルチ入力回
路１１、１２及び１３に対してバイアス切替用の制御信
号を送出する。また、各マルチ入力回路１１、１２及び
１３からの信号は、割り込みポートであるＩＮＴ０ポー
ト、ＩＮＴ１ポート及びＩＮＴ２ポートから取り込まれ
る。さらに、ＩＮＴ０ポート及びＩＮＴ１ポートは、双
方向の入出力ポート又はスリーステートポートとなって
いて、これら双方向ポートにはそれぞれ出力ポートであ
るＰ０ポート及びＰ１ポートが接続されている。

【００４７】ＣＰＵ１４は、通常はメイン処理を行って
いるが、割り込みポートから割り込み信号である入力信
号を任意のマルチ入力回路から受けると、その信号の立
上がりエッジ又は立ち下がりエッジを検出して、メイン
処理から割り込み処理に移行する。そしてその割り込み
処理が完了した後にメイン処理に戻るが、メイン処理に
戻る前に再び割り込み信号を受けるとメイン処理に戻る
ことができず、遂には暴走状態となるおそれがある。特
に、２つのカウント信号ＣＰ１及びＣＰ２を入力するマ
ルチ入力回路からは、このような高速の割り込み信号が
入力される可能性がある。

【００４８】そこでかかる不具合を回避するために、Ｉ
Ｎ０ポート及びＩＮ１ポートにそれぞれ出力ポートであ
るＰ０ポート及びＰ１ポートを接続し、ＩＮ０ポート又
はＩＮ１ポートから受けた割り込み信号のレベルと同じ
レベルの信号を一定時間出力してロックし、その一定時
間内の割り込み信号の入力を禁止する。この一定時間
は、割り込み処理からメイン処理に移行して所定のメイ
ン処理が完了するまでの時間である。

【００４９】なお、図３では制御装置としてカウンタを
例に採ったが、タイマ、プログラマブルコントローラ
（ＰＣ）その他の制御装置にも適用できることはいうま
でもない。

【００５０】このようなマルチ入力回路を使用した制御
装置は、ＮＰＮタイプである日本方式とＰＮＰタイプの
ヨーロッパ方式の双方に適用できるので、方式の違いか
らくるユーザの無用な負担を解消するとともに、製品の
共通化により量産性を向上でき、安価な製品を提供する
ことができる。

【００５１】

【発明の効果】本発明は上記実施例から明らかなよう
に、ハイレベルでアクティブとなる入力信号と、ローレ
ベルでアクティブとなる入力信号の双方を受けることの
可能なマルチ入力回路で、入力信号に対する応答速度も
速く、しかも非常に安価な部品で構成することのできる
優れたマルチ入力回路、並びに、このマルチ入力回路を
使用した優れた回路及び制御装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示す回路図である。

【図２】図１の構成の全体的な動作を示すフローチャー
トである。

【図３】図１のマルチ入力回路を複数使用した制御装置
であるカウンタの構成を示す回路図である。

【図４】従来の入力回路の例を示す概略回路図である。

【図５】従来のマルチ入力回路を示す図である。

【図６】マルチ入力回路を内部に使用した制御装置の回
路例を示す図である。

【図７】高速応答のフォトカップラを使用したマルチ入
力回路の例を示す回路図である。

【符号の説明】

１入力端子２コモン端子３ＣＰＵＲ１、Ｒ２、Ｒ３、Ｒ４及びＲ９抵抗ＴＲ１、ＴＲ２トランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−119414（ＪＰ，Ａ) 特開平２−5168（ＪＰ，Ａ) 特開昭57−138220（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/173 101 G06F 3/00 G06F 15/78 510

Claims

(57)【特許請求の範囲】

【請求項１】ハイレベルでアクティブとなる正論理の
入力信号又はローレベルでアクティブとなる負論理の入
力信号を受ける入力手段と、前記入力信号が正論理であ
るか又は負論理であるかに応じて前記入力手段のバイア
ス条件を切り替えるバイアス切替手段と、前記入力手段
から得られる信号をハイレベル又はローレベルの出力信
号として送出する出力手段とを備えたマルチ入力回路。
【請求項２】請求項１において、前記入力信号が正論
理であるか又は負論理であるかを識別する識別信号を受
ける他の入力手段を備えたことを特徴とするマルチ入力
回路。
【請求項３】請求項１において、操作に応じて、前記
入力信号が正論理であるか又は負論理であるかを識別す
る識別信号を発する切替スイッチを有することを特徴と
するマルチ入力回路。
【請求項４】請求項１において、ハイレベル又はロー
レベルの識別信号を受けて前記入力信号が正論理である
か又は負論理であるかを判別して前記バイアス切替手段
のバイアス条件を切り替える制御信号を発生する制御手
段を有することを特徴とするマルチ入力回路。
【請求項５】ハイレベルでアクティブとなる正論理の
入力信号又はローレベルでアクティブとなる負論理の入
力信号を受ける第１の入力端子、及び、前記入力信号が
正論理であるか又は負論理であるかを識別する識別信号
を受ける第２の入力端子を有し、前記識別信号に応じて
バイアス切替信号を発生する信号発生回路と、当該バイ
アス切替信号に応じてバイアス条件を切り替えるバイア
ス回路と、当該バイアス回路から得られる信号をハイレ
ベル又はローレベルの出力信号として送出する出力回路
とを同一の半導体チップ上に形成したＬＳＩ回路。
【請求項６】ハイレベルでアクティブとなる正論理の
入力信号又はローレベルでアクティブとなる負論理の入
力信号を受けるマルチ入力回路を有し、当該入力回路か
ら得られる信号を受ける第１の入力ポートと、ハイレベ
ル又はローレベルの識別信号を受ける第２の入力ポート
と、前記識別信号のレベルに応じて前記入力信号が正論
理であるか又は負論理であるかを判別して前記入力回路
の回路条件を設定する制御信号を発生する判別手段とを
備えたＣＰＵ回路。
【請求項７】請求項６において、前記第１のポートか
ら信号を受信したときは、メイン処理から割込処理に移
行して前記第１の入力ポートを一定時間ロックして信号
の取り込みを停止し、当該割込処理後の所定のメイン処
理の完了後に当該ロックを解除することを特徴とするＣ
ＰＵ回路。
【請求項８】被制御機器を制御する制御装置であっ
て、ハイレベルでアクティブとなる正論理の入力信号又はロ
ーレベルでアクティブとなる負論理の入力信号を受ける
入力手段と、前記入力信号が正論理であるか又は負論理
であるかに応じて前記入力手段のバイアス条件を切り替
えるバイアス切替手段と、前記入力手段から得られる信
号をハイレベル又はローレベルの出力信号として送出す
る出力手段とを有するマルチ入力回路を備えたことを特
徴とする制御装置。