JPS63159923A - 印刷機用デイジタル制御システムの信号入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、周辺装置における特に印刷機用のディジタル
制御装置の信号を入力および／または出力するａｍであ
って、周辺装置が、バス装置、出力レジスタおよび最終
段を介して制御ユニットに接続された形式のものに関し
、さらに１本発明は、周辺装置の、または周辺装置にお
ける、特に印刷機用のディジタル制御装置の信号を入力
および／または出力する装置であって、入力回路の出力
側および出力回路の入力側が制御ユニットに接続され、
入力回路および／または出力回路の監視が行われる形式
のものに関する。

［従来の技術］ ディジタル制御機能による機械および設備の制御は、し
ばしば、故障の際に、著しく材料に損傷をおよぼすが、
または人間に危害をおよぼす結果となる作用を包含して
いる。したがって、特に複雑な構造の場合、装置の個々
の構成要素の信頼性に極めて高い要求が課せられる。し
たがって、設備の始動時または運転中に欠陥を速やかに
見出し、安全技術的な意図において１ｇＪｔｓすること
が必要である。特に１周辺装置およびインターフェイス
の領域において、監視が必要である。

特に、この要求は、印刷機の制御装置の場合。

一方において、送信器およびサーボユニットの数が極め
て多く、それらの機箋が個々の場合に要求に適合する必
要があるため、印刷機の制御装置に課せられる。他方に
おいて、印刷機の運転時に、電子工学の分野に精通した
人を使用することは、しばしば不可能である。

［発明の解決しようとする問題点］ 本発明の目的は、そのような監視を確実に可能にし、そ
の場合、経費を可納的に僅少に保持することである。そ
の場合、本発明による装置は、高い可撓性を有する必要
がある。

［問題点を解決するための装置］ 本発明による装置は、出力レジスタの内容および最終段
の出力信号を別個に走査することができることを特徴と
している。

［作　用］ 本発明による方策によりて、出力回路の部分を監視する
だけでなく、例えば表示ランプ、電気機械的なサーボ要
素、継電器またはスイッチのような１周辺装置の領域に
おける欠陥を見出すことも可能である。さらに、配線部
分に欠陥が生じた場合、故障通報を送出することができ
る。したがって、本発明は、全体の装置、例えば印刷機
およびそのディジタル制御装置の内部における、適当な
監視プログラムまたは欠陥探索プログラムによって識別
可能な欠陥を１本発明に明確にすることに寄与する。

その場合、最終段の出力信号が、出力レジスタの内容以
外のアドレスによって走査可能であるが、または最終段
の出力信号が出力レジスタの内容以外のデータ◆線によ
って走査ができるようにすることができる。

本発明による装置は、バス装置の幅に相当する数個の出
力レジスタが、それぞれ出力回路に包含されることによ
りて、好適に構成されることができる。

本発明の他の実施態様は、出力端子がそれぞれ１つゆト
ランジスタを有する最終段からなり、トランジスタのコ
レクタが１周辺装置Ｊ！外に負荷抵抗を有しないように
されている。

例えば、ディジタル制御装置を有する数台の機械が一緒
に接続されている大きな設備の場合、ディジタル制御ａ
ｍの出力端子が、このディジタル制御装置の出力端子と
反対側の端子によって、アース電位または動作電圧に接
続された送信器または負荷に整合することが必要な場合
がある。これに対する本発明の好適な実施態様は、出力
端子が、それぞれ２つのトランジスタからなる最終段か
ら構成され、これらのトランジスタが直列に接続され、
一方または他方または双方のトランジスタが非導通状態
にあるように制御することがｌ可能なようにされている
。

本発明による装置は、短絡したことを見つけ出すため、
最終段がノ出力電流検出装置を有するように構成するこ
とができる。

そのような回路の変更を必要とせずに１本発明の枠内に
おいて特に好適に出力端子を入力端子として使用するこ
とができる。そのため、数個の並列信号の入力回路が設
けられ、その入力端子が。

最終段の出力端子に接続されている。負荷または送信器
は、通常ディジタル構成要素に対するものより高い電圧
で作動するため、他の実施態様によれば、整合回路が入
力回路の前に接続される。

接点の躍りまたは場合によって生じる妨害パルスによる
誤り入力を阻止するため、本発明の枠内において、整合
回路と入力回路との間にディジタルフィルタを設けるこ
とができる。

本発明のその他の実施態様は、最終段の出力端子が入力
／出力端子として構成され、出力回路を介しての制御、
および接続されている周辺装置の形式によって、それぞ
れ入力／出力端子を、個々に入力端子または出力端子と
して定めることができる。このようにすることによって
、装置の入力／出力端子を選択自由に負荷または送信器
に割当てることができ、適当なプログラミングによって
容易に整合が行われる。

その他の実施態様によれば、周辺装置がそれぞれ２つの
端子を有し、それぞれ１つの端子が装置の入力／出力端
子と接続され、それぞれ他方の端子が基準電位（基準電
圧またはアース電位）に接続され、基準電位が制御のた
め整合回路の別の入力端子に供給されるようにされてい
る。！１合回路が、送信器から発生される信号を受信す
ることができるようにするため、送信器の整合回路と反
対側の端子が、アース電位に接続されるが、または動作
電圧に接続される。

直列に接続された２つのトランジスタからなる最終段を
使用する場合、トランジスタの出力端子と反対側の端子
に基準電位と異なる電圧が作用したトランジスタが駆動
されるように、それぞれの最終段が基準電位に応じて制
御されることにより１て、同様の可撓性が負荷の場合に
も得られる。　！入力回路およびディジタルフィルタの
検査は。

本発明のその他の実施態様によれば、制御ユニットから
テストパターンレジスタを介して、試験信号を入力回路
の入力端子に供給することができ、制御ユニットにおい
て入力回路の出力信号が試験信号と比較されることによ
って、行うことができる。この措置は、入力／出力端子
を使用する場合、出力端子として、および出力端子とし
て好適に使用することができる。

その場合、それぞれマルチデイジットデータヮートを形
成する数個の並列信号用の入力回路およびテストパター
ンレジスタが設けられ、連続的に個々の位置を第１の値
の後に第２の値が占め、次に再び第１の値が占めること
によってテストパターンが形成されることが特に好まし
い０前後と区別されるビットのこの“スライディングに
よって、ディジタルフィルタをまたは入力回路のそれぞ
れ８つの並列チャネルのうちの２つが故障によって互い
に接続した場合ても好適に故障通報が可能になる。

特許請求の範囲の別の従属項に示される方策によって、
特許請求の範囲の第１項に示された装置の好適な修正お
よび改良が可能である。

その場合、入力回路が、それぞれ、、の位置の連続する
値を比較する手段を有し、この手段が、プログラムの進
行の中断（割込み）を行わせる回路に接続された場合、
特に好適である。

本発明の他の実施態様は、出力回路が、供給された信号
をパルス信号と結合することを可能にするゲートを有す
るようにされている。特に注意を喚起するため、安全機
能を配慮した制御ランプがＩしばしば脈動して作動され
、したがりて制御ランプが点滅する。これは、計算機プ
ログラムにおける適当な指令によつて、それ自体は簡単
に行うことができるが、数個のランプを有する装置の場
合、計算機がランプを点滅させる時点が異なることによ
って、混乱した光景が生じるという欠点を一方において
有している。他方において、点滅動作の間、制御ユニッ
トおよびデータバスを繰返して調整する必要がある。

本発明の上述の実施態様によって、この欠点が解消され
る。この構成の好適な実施態様は、それぞれの並列信号
の分割比を調整するため、マルチプレクサが設けられ、
このマルチプレクサは、これに供給される制御信号に応
じて、周波数分割器の数個の出力端子のうちの１つを出
力回路のゲートに接続し、制御信号が制御ワードレジス
タから供給され、この制御ワードレジスタは、入力側が
制御ユニットに接続されるように構成される。このよう
にすることによって、制御ランプを点灯させる信号を伝
送する場合、それぞれの接続された制御ランプに対して
／１回または毎回、該当する制御ランプを点滅させ、場
合によっては、どのような頻度で点滅させるかについて
の内容を有する適当な制御信号を、本発明による入力お
よび／または出力する装置に書込むことができる。

特に、１つの計算機が出力回路における幾つかの位置の
制御を分担するが、他の計算機によって定められた他の
位置の値を変更してはならない多重計算装置の場合、他
の実施態様において、出力回路に記憶された値を制御ユ
ニットによって読出す装置なｌ出力回路が備えるように
されている。

欠陥通報および場合によっては一般的に試験の結果を、
可及的に速やかに制御ユニットに通報するため、本発明
の他の実施態様によれば、制御ユニットにおけるプログ
ラムの進行の中断を行わせる回路が設けられ、その入力
端子に数個の並列信号を入力回路から供給し、電流検出
信号を最終段から供給することがてきるようにされてい
る。

その場合、入力端子に供給され′た信号を、制御ワード
レジスタの内容に応じて個々に阻止することができる。

したがって、それ自体欠陥通報を表わし、中断（割込み
）を行わせる個々の信号が。

適当なプログラミングによって１割込みをトリガさせる
結果とならずに、制御ユニットのデータバスを介してプ
ログラムによって走査する際に初めて評価されることが
可能となる。

接点の蹟り、および場合によって生じる妨害パルスによ
るノイズを回避するため、本発明の別の実施態様によっ
て、周辺装置に接続された入力端子と数個の並列信号の
入力回路との間に、整合回路およびそれｆれの数個の並
列信号のディジタルフィルタが設けられる。

［実施例］ 本発明の実施例が幾つかの図に示されており、次の記述
において詳細に説明する。

第２図ないし第９図に示されている回路は、第１図に示
す装置の最も重要な構成要素を示している。この回路は
、それぞれ８つの並列信号用に設計されている。僅かな
除外例を無視すれば、第２図ないし第９図には、８つの
並列信号のうちの１つに対する回路だけが示されている
０図において、同一の部品は同一の参照符号が付されて
いる。

第１図は、ディジタル制御装置の一部である本発明によ
る入力／出力装置のブロック図な示している、デイジタ
ル制御装置は、幾つかの第１因に示された入力／出力装
置と、１個または数個のマイクロプロセッサおよび記憶
装置と、その他の構成要素とを包含している０本発明を
説明するため、ディジタル制御装置の他の構成要素につ
いては、単にデータバスｌおよび制御ユニット２だけが
示されている。

データバスに、出力回路３と、入力回路４と、制御ワー
ドレジスタ５と、プログラムの進行の中断（割込み）を
トリガする回路６と、テストパターンレジスタ７とがｌ
接続されている。さらに、これらのユニットは、制御線
を介して制御ユニット２と接続され、これらの信号線は
第１図においてそれぞれ１本だけ示されている。これに
よって、伝送される信号に対して、アドレスバスおよび
制御バスを設けることができる。実施例において、ユニ
ット３ないし７およびデータバスｌはＩそれぞれ８ビツ
トの幅に設計されている。

信号がデータバスｌを介して出力回路３に供給され、こ
の信号が最終的には入力／出力端子８を介して負荷２１
．２２に伝送される。プログラム毎に；皐８ビットの幅
の入力／出力端子８の数個の位置が入力端子または出力
端子として接続される場合がある。しかしながら、大き
な装置、の場合、特に、第１図に示された回路の１つま
たは幾つかが、出力回路として、そのほかが入力回路と
して作動される。

入力／出力端子に接続する負荷２１．２２として。

機械および設備を制御する場合、先ず制御ランプおよび
磁気操作式サーボ要素が考慮の対象になる。このような
機械および設備の場合、特に重要な信号を制御ランプの
点滅によって表わすことが好適であることが判明した。

しかしながら、マイクロプロセッサによって制御される
数個の制御ランプが点滅した場合、すべての制御ランプ
の点滅時間が当該プログラムによって相異するため、極
めて混乱した光景が生じる。

したがって、本発明の実施例りによれば、出力回路３に
ｌ信号の点滅信号との結合装置が設けられ、この点滅信
号は、出力回路３に供給されたデータワードの各位置に
対して離れて発生することが可能である。このために、
制御ワードがデータバスｌを介して制御ワードレジスタ
５に供給され、この制御ワードは、特に、出力回路３を
介して伝送するデータワードのいずれの位置が脈動する
必要があるかを表わしている。その場合１種々の位置が
種々の周波数によって脈動することができる。さらに、
その他の細部は、第２図および第３図に関連して後に説
明する。

出力回路３の出力信号は８要素最終段回路９に達するが
、この回路についての詳細は第４図に関連して説明する
。最終段回路９は短絡保護がなされており、出力電流検
出回路を備えている。最終段回路９の出力端子は、入力
／出力端子８を形成する。所定の出力電流を超過した場
合、データ線ｌＯを介してプログラムの中断なトリガ（
割込み作動）する回路６が駆動される０回路６は、信号
線１１を介してディジタル制御装置の制御ユニット２と
直接接続され、制御ユニット２において、現在処理中の
プログラムが、欠陥検出プログラムに移行するため中断
される。

送信器１例えばリミットスイッチまたは非常遮ｐＪｔｌ
スイッチの、監視を必要とする出力信号および／または
入力信号が、入力／出力端子８から整合回路１２に達す
る。この整合回路１２において、場合によっては長い信
号線を介して伝達された入力信号のレベルが、先ず、デ
ィジタル装置、例えばＴＴＬのレベルに整合される。そ
の場合、重ねられた干渉を、しきい漬物性によってｌあ
る程度抑制することができ、送信器から対称的に２つの
信号線上を整合回路１２に伝送された信号を、微分増幅
器の使用によって信号線で先へ伝送することができる。

さらに、整合回路１２の実施形態は、この回路に基準電
位が供給される特異性を使用することができる。送信器
の入力／出力端子８と反対側の端子が、この基準電位に
接続されている。この基準電位が例えば◆２４Ｖの動作
電圧またはアース電位に等しくても、整合回路１２の出
力端子において常に同一の論理レベルが送信器の所定の
切換状態に対応するように、整合回路１２において整合
が行ねれる。

整合回路１２の出力信号がディジタルフィルタ１３に供
給され、このディジタルフィルタ１３は、送信器の“真
正”の信号でない短い信号を阻止する、デイジタルフィ
ルタ１３をそれぞれの送信器に整合させるため、ろ波用
のクロックパルス信号の周波数、およびクロックパルス
の数が制御される。さらに、制御ワードレジスタ５によ
って再び制御が行われ、この制御ワードレジスタ５から
、一方ではクロックパルス数が取り出され、周波数分割
器１４に分割値が供給される。

ディジタルフィルタ１３を通過した信号が、入力回路４
を介してバス装置ｌおよび割込みトリガ回路６に供給さ
れる、デイジタルフィルタ１３８よび入力回路４を監視
するため、バス装置ｌからテストパターンレジスタ７を
介してディジタルフィルタ１３の入力端子に、テストパ
ターンを表わす信号が供給される。

この装置を出力用に使用する場合、負荷２１．２２に伝
達しようとする信号が、それぞれ８ビツトワードの位置
として、バス装置ｌ、出力回路３および最終段回路９を
介して出力端子に送られる。それらのうちの若干が脈動
され、そのため必要なパルスが、制御ワードレジスタ５
およびパルス周波数分割３１１５を介して、出力回路３
に供給される。負荷が遮断された場合、入力／出力端子
８の対応する端子に２４Ｖが印加されるが、負荷が接続
されている場合にはＯｖに維持される。この情報は、整
合回路１２およびディジタルフィルタ１３を介して入力
回路４に供給され、この情報について、入力回路４は、
所定の時間に制御ユニット２からバス装置ｌを介して走
査されることができるため、入力／出力端子８に所望の
電圧が印加されているか否かに拘わらず規則正しい制御
が可能である。

例えば、出力回路３．最終段回路９によるが、または該
当する負荷によって、生ずる欠陥が知られている。入力
回路４が規定のプログラムの経過の枠内において走査さ
れた場合でなければ、対応する欠陥表示装置またはその
他の適した対策が作勤しないようにするために、入力回
路４が割込みトリガ回路６に接続されている。このほか
短絡、したがうて過度に大きな出力電流が、最終段のう
ちの１つから取り出された場合、最終段回路９から直接
通報される。

さらに、例えば制御装置のそれぞれの始動時に、テスト
パターンをディジタルフィルタ１３の入力端子に供給す
ることによって、ディジタルフィルタ１３および入力回
路４が規則正しく検査される＝このようにすることによ
って、入力／出力装置の作動時に、出力回路３と最終段
回路９と整合回路１２とディジタルフィルタ１３と入力
回路４とからなるループに８いて生ずる欠陥の場合。

出力信号の径路および／または入力信号の径路に欠陥が
あるか否かの区別を送信することができる。

第１図に示された装置を入力用として作動するため、入
力／出力端子８に、送信器特にスイッチ関連において述
べたように、！！！合回路１２、ディジタルフィルタ１
３および入力回路４を介してメ入力信号が送信器から供
給される。

次に、第１図に示されたｍＷの作用を、第２図ないし第
８図に示された詳細図を参照して説明する。その場合、
下記の個々の章において、信号の送出、入力信号の伝達
、装置の検査および割り込み勤（ｔを説明する。

１１立立１ ８個の並列信号が、８つの負荷を駆動するため、制御ユ
ニット２からデータバスｌを介して出力回路３に伝達さ
れる。８つの負荷のうち２つだけ、すなわち白熱ランプ
２１と継電器コイル２２とが示されている。第２図に、
出力回路３の８つの並列チャネルのうちの１つだけが示
されている。２つのレジスタ３１．３２のデータ入力端
子りが、端子３３を介してデータバスｌ（第１図）に接
続される。信号ｃｓ＋　＄５よびＣ８２が、別の入力端
子３４．３５を介して制御ユニッｈら供給され、したか
って、レジスタ３１およびレジスタ３２を、データワー
ドに対して入力信号りを受信するため、駆動することが
できる。同様に、別の入力端子３７を介して、制御ユニ
ット２から許容信号Ｆ１が供給される。さらに、それぞ
れの並列チャネルに対して、パルス信号用の入力端子３
８が設けられ、このパルス信号は、レジスタ３２の出力
信号と共にナンド回路３９に供給され、このナンド回路
３９の出力端子は、再びレジスタ３１の出力端子と共に
アンド回路４０に接続されている。出力端子４１から、
それぞれの信号が最終段回路９（第１図）に供給される
。

データをレジスタ３１または３２に記録する必要がある
場合、出力端子４４を介して書込みパルスＷＲが供給さ
れたアンド回路４２．４３を介して、選択信号Ｃ８，お
よびＣ８２が、レジスタ３１および３２のＧ入力端子に
供給される。しかしながら、レジスタ３１および３２に
記憶されたデータは、データバス１（第１図）を介して
読出すこともできる。そのため、レジスタ３１．３２の
出力端子Ｑにトライステートドライバ４５．４６が接続
され、その出力端子がそれぞれ端子３３を介してデータ
バスｌに接続されている。レジスタ３１または３２の内
容を読出す必要がある場合、読出しパルスＲＤが入力端
子４フを介して双方のアンド回路４８．４９に供給され
、これに基づいて対応する選択信号Ｃ８１およびＣ８２
がトライステートドライバ４５または４６の出力制御端
子ＯＣに供給される。

レジスタ３１および３２の内容のこの読出しは、制御ユ
ニットを数個の計算機によって指令する場合、特に好都
合である。その場合、１つの計算機が１つの出力回路の
制御を担当し、幾つかの並列出力信号が受信され、その
他が、担当する計算機のプログラムによって変更される
必要が起こり得る。その場合、担当する計算機は、その
後。

データバス１を介して新しいデータワードを送出するた
め、レジスタの内容を読出すことができ、その場合、対
応する個所は変更されない。

出力端子４１を遮断する必要がある場合、論理値０がレ
ジスタ３１に入れられる。その場合、しジスタ３２の状
態は重要でない、出力端子４１を持続的に導通状態にす
る必要がある場合、レジスタ３１に論理値ｌが入れられ
、レジスタ３２に論理値０が入れられる。この論理値Ｏ
は、ナンド回路３９の出力端子に常に論理値ｌを生じ、
この出力端子は、レジスタ３１の出力端子と共にアンド
回路４０を介して出力端子４１に常に接続される８例え
ば警告灯を点滅させるため、出力信号をンド回路４０に
供給される。レジスタ３１が論理値ｌに設定されること
によって、アンド回路４０を介して出力端子４１に出力
回路９に対する脈動する制御信号が生じる。

第３図はパルス周波数分割器１５のブロック図を概略的
に示しており、５１にパルスクロック信号が供給される
。このパルスクロック信号の周波数は、表示ランプの所
要の最高のパルスサイクル数または点滅サイクル数に等
しい、ツリツブフロップ５２．５３．５４は、周波数分
割器列を構成している。入力端子５１およびプリップフ
ロップ５２．５３．５４の出力端子が、それぞれ８個の
マルチプレクサの入力端子と接続され、第３図には、そ
のうちの１つだけのマルチプレクサ５５が示されている
。

２ビット幅の制御ワードが、制御ワードｌレジスタ５（
第１図）から別の入力端子６５．５７を介して供給され
る。これと等しい別の２ビツト制御ワード入力端子が１
図示されていないマルチプレクサに接続されている。マ
ルチプレクサ５５の出力端５８子が、制御ワードに応じ
てマルチプレクサ入力端子の１つに接続されるため、パ
ルスサイクル数または点滅サイクル数は２の比率て変化
することができる。

第４ａ図および第４ｂ図は、最終段の２つの実施形態を
示しており、Ｂ側のこの最終段が最終段回路９（第１図
）に設けられている。第４ａ図に示す最終段の場合、ト
ランジスタ６１を備え、これは負荷６２のほかには負荷
抵抗を有していない、したがって、出力端子６３は、あ
わゆる開放コレクタ出力端子の役割をなしている。信号
が出力回路３（第１図）から第４ａ図に示された最終段
の入力端子６４に供給され、ｌｌＥ略的に示されたドラ
イバ６５を介してトランジスタ６１のベースに供給され
る。トランジスタ６１のコレクタ・エミッタ径路は直列
に電流測定抵抗６６が設けられ、この抵抗の別のトラン
ジスタ６７のベース俸エミッタ径路によって橋絡されて
いる。負荷６２に短絡が生じた場合の抵抗６６における
電圧降下の大きさは、別のトランジスタ６７が導通し、
抵抗６８に電圧降下が生じ、その電圧が閾値スイッチ６
９および信号線１０（第１図）の１つを介して割込みト
リガ回路６に供給されるような値にされている。この割
込みトリガ回路６によって、最終段が無電流になるよう
に入力回路３を制御することかできる。

種々の理由から、例えば全体の電子制御＃置と個々の負
荷との間の信号線が長いため、負荷に対して少なくとも
÷２４Ｖの動作電圧が使用される。しかしながら、他の
電圧を使用することもできる。

したがって、出力回路の検査には、使用されたディジタ
ル回路１例えばＴＴＬ回路への整合が必要である。その
ために整合回路１２（第１図）が使用され、第４ａ図に
おいて、８つの位置のうちの１つに対する回路７０が示
されている。

整合は、主に分圧器フ１．７２によって行われ、これに
比較器７３または閾値スイッチが接続されてする。比較
器７３の出力端子７４はディジタルフィルタ１３（第１
図）と接続され、このディジタルフィルタ１３について
は第６図に関連して後に詳細に説明する、デイジタルフ
ィルタ１３から信号が入力回路４（第１図）に供給され
、制御ユニット２からデータバスｌを通して読出すこと
ができる。

本発明による装置の場合、負荷の制御のために定められ
た信号の制御ユニット２とそれぞれの負荷６２との間の
径路上の、下記の欠陥を見つけ出すことができる。

１、制御ユニット２と最終段９のトランジスタ６１との
間の断線は、制御ユニット２から送出される信号が異な
っても、入力回路４（第１図）から読メ出された信号の
場合、変化を生じない。

２、出力端子６３と負荷６２との間の信号線または動作
電圧電源に至る信号線の断線の場合、出力端子６３が常
にアース電位になる。

第４ｂ図に関連して、出力端子と反対側の端子°を有す
る同一の最終段において、負荷を正の動作電圧またはア
ース電位に接続することが可能な。

本発明の別の実施例を説明する。これは、ディジタル制
御装置が、配線を含めて負荷の存在する印刷機における
本発明による入力／出力装置に接続されている場合、特
に好都合である。また、ディジ、、、、タル制御装置に
よって数台の印刷機または印刷機構成要素を制御する場
合ても、負荷Ｓよび送信機を異なる電位に接続すること
ができる。

第４ｂ図に示す最終段の場合、直列に接続されたトラン
ジスタ８２．８１が、概略的に示されたドライバ回路８
３と共に、最終段９を構成する。

出力端子８４が、あわゆるトライステータ出力端子を形
成するように、トランジスタを制御することができる。

その場合、出力端子８４は高抵抗であり、したがって、
第４ｂ図の場合、継合器コイルとして示された負荷８５
に電圧が供給されない場合には、双方のトランジスタ８
１．８２は導通しない、負荷８５の出力端子８４と反対
側の端子８６は、ドライバ回路８３の制御入力端子８７
に接続されている。このようにすることによって。

端子８６に正の電圧がある場合、最終段の入力端子８８
に供給される信号によって、トランジスタ８１が制御さ
れるようになる。しかしながら、第４ｂ図において破線
で示すように、端子８６がアース電位にある場合、ドラ
イバ回路８３がトランジスタ８２に切り換わるため、ト
ランジスタ８２か８８に供給された信号によって制御さ
れる。第４ｂ図に概略的に示された整合回路９２の場合
、負荷８５が正電位に接続されていてもアース電位に接
続されていても、整合回路９２の制御入力端子９１に基
準電位が供給されるようにされている。

Δ」口【豆１日１遍 下記の説明は、整合回路１２、ディジタルフィルタ１３
および入力回路４を介しての入力信号の伝達に関する。

その場合、入力信号は、送信器。

例えば制御を行う必要のある機械に設けられたスイッチ
によって発生させることができる。しかしながら、最終
段９の出力信号は、検査する必要のある最終段９の出力
信号である場合もある。第４ａ図には最終段９と関連し
て整合回路の第１の実施例が示されているが、第５図は
、送信器９６から２つの信号線を介して入力信号が差動
入力端子に供給される整合回路９２の第２の実施例を示
している。後者は、特に確実で迅速な機能を行う送信器
の場合に有利である。

送信器９６は、いわゆる極切換スイッチであり、それぞ
れ接触アームによってアース電位および−２４９に接続
されるため、入力端子９７Ｓよび９８に接続される信号
線を、互いにアース電位および÷２４９に接続すること
ができる。入力端子９７９８は、それぞれ分圧器９９　
、１００：１０１，１０２を介して、微、分増幅器１０
３の非反転入力端子および反転入力端子に接続され、そ
の出力端子は整合回路１２の出力端子を形成する。

整合回路１２から８つの並列入力信号がディジタルフィ
ルタ１３に供給される。第６図は１回路１３に設けられ
た８つのフィルタのうちの１つの実施例を示している。

このフィルタは、接点の躍りおよび信号線上のノイズパ
ルスによる妨害を阻止するのに使用される。供給される
値が濾波時間子に変化しない場合にだけ、入力信号が伝
達される。

濾波しようとする信号が入力端子１６１に供給され、ク
ロックパルス信号Ｔが入力端子１６２に供給される。濾
波の基礎になるクロックパルス数を表わす信号が、制御
ワードレジスタ５（第１図）から入力端子１６３，１６
４および１６５に供給される。この信号は、インバータ
１１ｉ６，１６７．１８８を介してカウンタ１６９の入
力端子Ａ、Ｂ、Ｃに達する。入力記号および出力記号は
、型番１６１のカウンタ１６９に関する。

端子１６２に供給されたクロックパルス信号は。

第１のフリップフロップ１７０およびカウンタ１６９の
タイミング動作を行わせ、インバータ１７１を介して第
２のフリップフロップ１７２のクロックパルス入力端子
に供給される。４つのナンド回路１７３．１７４．１７
５および１７６はマルチプレクサを構成し、このマルチ
プレクサは、ツリツブフロップ１７２の出力端子Ｑのそ
れぞれのレベルに応じて、フリップフロップ１７０の出
力信号Ｑ、またはカウンタ１６９の出力信号ＱＤを、カ
ウンタ１６９の入力端子りに伝達する。マルチプレクサ
の出力端子およびフリップフロップ１７０の出力信号Ｑ
は排他的オア回路１７７の入力端子に接続され、回路１
７７の出力端子はカウンタ１６９のロード入力端子に接
続されテイル。

入力端子１６１における信号が変化しない場合、ナンド
回路１７６の出力端子における信号が、マルチプレクサ
を介してカウンタのＤ入力端子に戻される。入力信号と
出力信号とが同じであるため。

ロート入力端子はアクティブ低レベルである。入力端子
１６１における信号が変化すると、ロード入力端子にお
ける信号が高レベルになり、カウンタ１６９が計数を開
始する。所定のフィルタ数が３の場合、カウンタの計数
は４である。

カウンタ１６９が値７に達する前に入力信号が再びもと
の状態に復帰した場合、ロード入力端子が低レベルにな
り、濾波作用が中止される。

カウンタが最終計数７に達した場合、３人カアンド回路
１７９を介してフリップフロップ１７２のＤ入力端子に
高レベルが供給される。クロックパルスの次の負のフラ
ンクにおいて、フリップフロップ１７２の出力端子Ｑは
高レベルになり、マルチプレクサをツリツブフロップ１
７０のＱ出力端子に接続するため、そのときの入力信号
のレベルが、カウンタ１６９のＤ入力端子に供給される
。入力端子とカウンタ１６９のＤ入力端子とが等しいた
め、ロード入力端子が再び低レベルになり、入力情報を
出力端子１７８に通゛過させる。同時に、ツリツブフロ
ップ１７２のＤ入力端子が、フィルタ数３になることに
よって低レベルになる。クロックパルスの次の負のフラ
ンクにおいて、プリップフロップ１７２の出力端子Ｑは
が同様に低レベルになり、マルチプレクサを切り換える
ため、カウンタ１６９の出力信号が再びそのＤ入力端子
に戻される。

ディジタルフィルタ１３（第１図）の８つの並列出力信
号が、入力回路４に供給される０次に、入力回路４の８
つのチャネルのうちの１つを示す第７図によって、入力
回路の実施例を説明する。

端子１２１においてディジタルフィルタ１３（第１図）
の出力信号が供給され、トライステートドライバ１２２
および出力端子１２３を介してデータバスｌ（第１図）
に供給される。さらに、選択信号Ｃ８が、制御入力端子
１２４を介してトライステートドライバ１２２に供給さ
れる。

クロックパルス信号ＣＬＫが、入力端子１２７を介して
２つのプリップフロップ１２５および１２６のクロック
パルス入力端子に供給される。ツリツブプロップ１２５
，１２６によって、入力信号が１クロックパルス周期だ
け遅らせられる。排他的オア回路１２９によって、１つ
のクロックパルスから次のクロックパルスまでに入力信
号が変化したか否かが確かめられる。変化した場合には
、出力端子１３０において割り込みトリガ信号が送出さ
れる。

聚１！し１１ 信号の送出および周辺装置と関連して、すでに説明した
ように、送出された信号の入力によって、入力／出力装
置の検査が可能である、デイジタルフィルタの入力端子
にテストパターンが供給され、これによって生じた入力
回路４の出力信号の一致性が検査されることによって、
別の検査が行われる。これによって、本発明による装置
を入力用に使用する際の確実性が向上される。さらに、
このようにすることによって１本発明による装置を出力
用に使用する場合における誤りの精密な局部限定が可能
になる。

テストパターンを供給するため、制御ユニット２（第１
図）からデータバスｌをテストパターンがテストパター
ンレジスタ７に書込まれ、ディジタルフィルタ１３の入
力端子に供給される。テストパターンの供給時点は、制
御ワードレジスタ５の制御ビットによって定められる。

テストパターンレジスタ７は、入手可能な構成要素によ
って簡単に実現することができるため、詳細に説明する
必要はない、これは、主にトライステート出力端子を備
えた８要素レジスタを包含する。

テストパターンは、値ｌが８つの並列チャネルに連続的
に生じ、その場合、他のチャネルは値０が作用するよう
に合理的に構成されている。特に、このようにすること
によって、検査の対象とするそれぞれのチャネルの隣接
チャネルとの短絡が検査される。

１１亘亘１１ 入力回路４および最終段回路９から、それぞれ８つの並
列信号が割り込みトリガ回路６に供給される。入力回路
４からの信号が、入力端子１４１（第８図）を介してＪ
Ｋフリップフロップ１４３のＪ入力端子に達し、この信
号が、端子１４５に供給されたクロックパルス信号ＣＬ
ＫによってＪ入力端子に入力される。最終段回路９（第
１図）から供給されたそれぞれ１つの信号が、入力端子
１４２を介してＪＫフリップフロップ１４４に供給され
、この信号が、同様にｌクロックパルス信号ＣＬＫによ
つて入力端子１４２に入力される。１６フリツプフロツ
プ１４３．１４４の出力端子に“ｌ”が生じている場合
、１６人カオア回路１４６および出力端子１４７を介し
て割り込み信号が制御ユニットに供給される。

数個の割込みトリガ回路を備えた装置の場合。

制御ユニットは、入力が割込みを動作させた個々の回路
をｉ次走査する。このいわゆるＰｏｌｌｉｎｇ（極性）
の場合、第８図に示された回路において、端子１５３お
よび１５６に供給された選択パルスＣ３ＩおよびＣ３２
によって、フリップフロップ１４３゜１４４の出力が、
レジスタ１５０，１５１を介して連続的に走査される。

レジスタ１５０，１５１の出力端子は。

端子１５２を介してデータバス１のそれぞれの信号線と
接続されている。レジスタｉｓｏ、ｔｓｔの読出しの間
、フリップフロップ１４３，１４４のリセットによって
レジスタ１５０，１５１の内容が変化しないように、そ
のＤ入力端子が阻止される。

個々の欠陥信号の伝達を阻止することが可能な信号Ｓ１
およびＳ２を、制、御ワードレジスタ５（８１図）から
、入力端子１５４，１５５およびオア回路１４８゜１４
９を介してツリツブフロップ１４３，１４４のリセット
入力端子に供給することがてきる。

本発明の枠内において、割り込みベクトルを制御ユニッ
トに供給する割込み制御装置によって、割込み動作を行
うこともできる。

第９図に示されている整合回路によって、スイッチ１８
１の入力端子１８２と反対側の端子が、アース電位また
はアース電位と異なる基準電圧に接続されていることと
無関係に、送信器、例えばスイッチ１８１の信号を受信
することができる。このような整合回路を備えた本発明
による装置は、回路またはプログラムの送信器への特別
な整合を個々に必要とすることなく、例えば、異なる製
造系列の機械集合体を一緒に接続する場合に２つの接続
形式が混り合った機械の制御に使用することができる。

送信器の種々の作動形式に自動的に整合させるため、基
準電圧（アース電位またはアース電位と異なる電圧）が
、入力端子１８３および分圧器１８４゜１８５を介して
、可制御二極切り換えスイッチ１８６の制御入力端子に
供給される。基準電圧がアース電位と異なる場合、切り
換えスイッチ１８６は、上方の実線で示した位置にある
。

さらに分圧器１８４，１８５の出力電圧が、２つの閾値
スイッチ１８９および１９３（イブノア形式の閾値スイ
ッチ１９３　）の切換入力端子に供給される。したがっ
て１分圧器１８４，１８５に正の電圧が供給された場合
、＋ｓ値スイッチ１８９の出力信号が出力端子１９０に
伝達されるようになる。その場合、閾値スイッチ１９３
の出力が阻止される。これには、切換入力端子に供給さ
れた場合に抵抗が高いいわゆるトライステート出力端子
を備えた閾値スイッチが好適に使用される０分圧器１８
４，１８５に電圧がアース電位に等しい場合、閾値スイ
ッチ１９３の出力電圧が出力端子１９０に伝達されるが
、閾値スイッチ１８９の出力は阻止される。閾値スイッ
チ１８９と１９３とは、閾値スイッチ１８９が入力信号
と出力信号との間で反転を行わないのに反して、閾値ス
イッチ１９３の場合には反転装置が設けられている点が
相異する。

÷２４Ｖに接続するスイッチ１８１が操作されると、抵
抗１８７．１１１８からなる分圧器を介して正の電位が
閾値スイッチの入力端子に供給される。これに基づいて
、閾値スイッチ１８９は、同様に、例えば５ｖの正電位
を出力端子１９０に供珍する。スイッチ１８１が開路さ
れている場合、閾値スイッチ１８９の入力端子はＯｖで
あり、したがって出力電圧も口Ｖである。

しかしながら、スイッチ１８１の代りに、アース電位に
接続されたスイッチ１９１が整合回路に接続され、同時
に点１８３が同様にアース電位に接続されている場合、
切り換えスイッチ１８６は下方の位置にあり、閾値スイ
ッチ１９３はアクティブにされる。スイッチ１９１が開
路されている場合、入力端子１９２および抵抗１８８を
介して供給された中５ｖの電圧が、閾値スイッチ１９３
の入力端子に供給される。その場合、閾値スイッチ１９
３の出力電圧および出力端子１９０の電圧はＯｖである
。スイッチ１９１が閉路されると、閾値スイッチ１９３
の入力端子がアース電位になり、したがって出力電圧が
５ｖになる。

したがって、それぞれのスイッチが、アース電位に接続
されるが、または正の動作電圧に接続されるかに拘わら
ず、第９図に示す整合回路は、スイッチが閉路した場合
に一方の論理レベルを送出し、スイッチが開路した場合
に他方の論理レベルを送出する。したがって、送信器に
おける回路またはプログラムの特別な整合装置を必要と
することなく、両方の形式の送信器（アース電位のスイ
ッチ、正電位のスイッチ）を、制御装置と共に交互にま
たは一緒に使用することができる。また。

送信器がそれぞれアース電位に接続されているが、また
は正の電位に接続されているかについてのプログラム毎
の走査は不要である。

【図面の簡単な説明】

第１図は本発明による装置の一実施例を示すブロック図
、第２図は第１図に示す装置を構成する出力回路を詳細
に示す回路図、第３図は第１図に示す装置を構成するパ
ルス周波数分割器を詳細に示す回路図、第４ａ図、第４
ｂ図はそれぞれ第１図にに示す装置を構成する最終段お
よび別の実施例を詳細に示す回路図、第５図は整合回路
の別の実施例を詳細に示す回路図、第６図は第１図に示
す装置を構成するディジタルフィルタを詳細に示す回路
図、第７図は第１図に示す装置を構成する入力回路を詳
細に示す回路図、第８図は第１図に示す装置を構成する
割り込みトリガ回路を詳細に示す回路図、第９図は整合
回路の別の実施例を詳細に示す回路図である。 １・・・・バス装置、　　２・・・・制御ユニット、３
・・・・出力回路、　　　４・・・・入力レジスタ、５
・・・・制御ワードレジスタ、 ６・・・・割グ込みトリガ回路、 ７・・・・テストパターンレジスタ、 ８・・・・出力端子、　　　９・・・・最終段、１２・
・・・整合回路、 １３・・・・ディジタルフィルタ、 ２１．２２・・・・周辺装置、 ３１．３２・・・・出力レジスタ（多入力レジスタ）、
３９．４０・・・・ゲート、　　　４５．４Ｂ・・・・
読出し装置、５２．５３．５４・・・・周波数分割器、
５５φ・・・マルチプレクサ。 ６１・・・・トランジスタ、 ｓ２・・・・周辺装置、 ６６．６７・・・・出力電流検出装置、８１．８２・・
・・トランジスタ、 ８５・・・・周辺装置、　８６・・・・端子、８９．９
０・・・・出力電流検出装置、９１・・・・入力端子、
　９２・・・・整合回路、１２５．１２６，１２９・・
・・比較手段、１４１．１４２・・・・入力端子。 １４７・・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 １、周辺装置における、特に印刷機用のデイジタル制御
   装置の信号出力装置であって、周辺装置が、バス装置、
   出力レジスタおよび最終段を介して制御ユニットに接続
   されたデイジタル制御装置の信号出力装置において、 出力レジスタ（３１、３２）の内容および最終段（９）
   の出力信号が別個に走査されることを特徴とする、デイ
   ジタル制御装置の信号出力装置。 ２、最終段（９）の出力信号が、出力レジスタ（３１、
   ３２）の内容以外のアドレスによって走査可能である、
   特許請求の範囲第１項記載の装置。 ３、最終段（９）の出力信号が、出力レジスタ（３１、
   ３２）の内容以外のデータ線を介して走査可能である、
   特許請求の範囲第１項記載の装置。 ４、バス装置（１）の幅に相当する数個の出力レジスタ
   （３１、３２）が、それぞれ出力回路（３）に包含され
   ている、特許請求の範囲第１項ないし第３項のいずれか
   １項に記載の装置。 ５、出力端子（８）がそれぞれ１つのトランジスタ（５
   １）を有する最終段からなり、トランジスタ（６１）の
   コレクタが、周辺装置（６２）以外に負荷抵抗を有しな
   い、特許請求の範囲第１項記載の装置。 ６、出力端子（８）が、それぞれ２つのトランジスタ（
   ８１、８２）からなる最終段から構成され、これらのト
   ランジスタ（８１、８２）は直列に接続され、一方また
   は他方または双方のトランジスタ（８１、８２）が非導
   通状態にあるように制御可能である、特許請求の範囲第
   １項記載の装置。 ７、最終段が、出力電流検出装置（６６、６７、８９、
   ９０）を有する、特許請求の範囲第１項記載の装置。 ８、出力信号を走査するため入力レジスタ（４）が設け
   られ、その入力端子がバス装置（１）に接続されている
   、特許請求の範囲第１項記載の装置。 ９、入力レジスタ（４）の前に整合回路（１２）が接続
   されている、特許請求の範囲第８項記載の装置。 １０、整合回路（１２）と入力レジスタ（４）との間に
   それぞれ１つのデイジタルフイルタ（１３）が設けられ
   ている、特許請求の範囲第８項記載の装置。 １１、最終段の出力端子が入力／出力端子（８）として
   設計され、制御ユニット（２）の適当なプログラミング
   によって、それぞれの入力／出力端子（８）を個々に入
   力端子または出力端子として定めることができる、特許
   請求の範囲第８項または第９項記載の装置。 １２、周辺装置（８５）がそれぞれ２つの端子を有し、
   それぞれ１つの端子が装置の入力／出力端子（８）と接
   続され、それぞれ他方の端子（８６）が基準電位（基準
   電圧またはアース電位）に接続され、基準電位が制御の
   ため整合回路（９２）の別の入力端子に供給される、特
   許請求の範囲第１１項記載の装置。 １３、直列に接続された２つのトランジスタ（８１、８
   ２）からなる最終段を使用する場合、トランジスタ（８
   １、８２）の出力端子（８４）と反対側の端子に基準電
   位と異なる電圧が作用したトランジスタ（８１、８２）
   が駆動されるように、それぞれの最終段が基準電位に応
   じて制御される、特許請求の範囲第１２項記載の装置。 １４、周辺装置のまたは周辺装置における、特に印刷機
   用のデイジタル制御装置の信号を入力および／または出
   力する装置であって、入力回路の出力側および出力回路
   の入力側が制御ユニットに接続され、入力回路および／
   または出力回路の監視が行われるデイジタル制御装置の
   信号入力／出力装置において、 制御ユニット（２）からテストパターンレジスタ（７）
   を介して、試験信号を入力回路（４）の入力端子に供給
   することができ、制御ユニット（２）において入力回路
   （４）の出力信号が試験信号と比較されることを特徴と
   するデイジタル制御装置の信号入力／出力装置。 １５、それぞれマルチデイジットデータワードを形成す
   る数個の並列信号用の入力回路（４）およびテストパタ
   ーンレジスタ（７）が設けられ、連続的に個々の位置を
   第１の値の後に第２の値が占め、次に再び第１の値が占
   めることによってテストパターンが形成される、特許請
   求の範囲第１４項記載の装置。 １６、入力回路（４）が、それぞれの位置の連続する値
   を比較する手段（１２５、１２６、１２９）を有し、こ
   の手段（１２５、１２６、１２９）が、プログラムの進
   行の中断（割込み）を行わせる回路（６）に接続されて
   いる、特許請求の範囲第１４項記載の装置。 １７、監視装置（４、６、７、１２、１３）が出力端子
   （８）に接続され、監視装置の信号が、送出する値だけ
   でなく、出力端子（８）に接続された周辺装置（２１、
   ２２）の特性に依存する、特許請求の範囲第１４項記載
   の装置。 １８、周辺装置の、または周辺装置における、特に印刷
   機用のデイジタル制御装置の信号を入力および／または
   出力する装置であって、入力回路の出力側および出力回
   路の入力側が制御ユニットに接続され、入力回路および
   ／または出力回路の監視が行われるデイジタル制御装置
   の信号入力／出力装置において、 出力回路（３）が、供給される信号をパルス信号と結合
   することを可能にするゲート（３９、４０）を有するこ
   とを特徴とするデイジタル制御装置の信号入力／出力装
   置。 １９、数個の並列信号の出力回路（３）が設けられ、パ
   ルス信号が、供給されたパルスクロック信号の周波数分
   割によって発生され、それぞれの並列信号に対して互い
   に無関係に分割比を調整することができる、特許請求の
   範囲第１８項記載の装置。 ２０、それぞれの並列信号の分割比を調整するためマル
   チプレクサ（５５）が設けられ、このマルチプレクサ（
   ５５）は、これに供給された制御信号に応じた、周波数
   分割器（５２、５３、５４）の数個の出力端子のうちの
   １つを出力回路（３）のゲート（３９）と接続し、制御
   信号が制御ワードレジスタ（５）から供給され、この制
   御ワードレジスタ（５）は、入力側が制御ユニット（２
   ）に接続されている、特許請求の範囲第１９項記載の装
   置。 ２１、出力回路（３）に記憶された値を制御ユニット（
   ２）によって読出す装置（４５、４６）を出力回路（３
   ）が備えている、特許請求の範囲第１８項記載の装置。 ２２、出力回路（３）が２つの多要素レジスタ（３１、
   ３２）を備え、そのデータ入力端子がデータバス（１）
   にビット的に並列に接続され、そのデータ受信入力端子
   が、制御ユニット（２）から分離して駆動可能であり、
   多要素レジスタ（３１、３２）の出力信号が、互いにビ
   ット的に、およびそれぞれのパルス信号と結合される、
   特許請求の範囲第１８項記載の装置。 ２３、周辺装置の、または周辺装置における、特に印刷
   機用のデイジタル制御装置の信号を入力および／または
   出力する装置であって、入力回路の出力側および出力回
   路の入力側が制御ユニットに接続され、入力回路および
   ／または出力回路の監視が行われるデイジタル制御装置
   の信号入力／出力装置において、 制御ユニット（２）におけるプログラムの進行の中断を
   行わせる回路（６）が設けられ、その入力端子に数個の
   並列信号を入力回路から供給し、電流検出信号を最終段
   から供給することができることを特徴とする、デイジタ
   ル制御装置の信号入力／出力装置。 ２４、中断を行わせる回路（６）が、制御ユニット（２
   ）に接続する出力端子（１４７）を有し、この出力端子
   （１４７）は、少なくとも１つの入力端子（１４１、１
   ４２）に信号が発生した場合に中断信号を送出し、それ
   ぞれの入力端子（１４１、１４２）に対してレジスタ位
   置が設けられ、その内容を制御ユニット（２）から走査
   することができる、特許請求の範囲第２３項記載の装置
   。 ２５、入力端子（１４１、１４２）に供給された信号を
   、制御ワードレジスタ（５）の内容に応じて阻止するこ
   とができる、特許請求の範囲第２３項記載の装置。 ２６、プログラムの進行の中断を行わせる回路（６）が
   、制御ユニット（２）に接続する出力端子を有し、この
   出力端子が、入力端子の１つに信号が供給された際に、
   内容がそれぞれの入力を表わすデータワードを送出する
   、特許請求の範囲第２３項記載の装置。 ２７、周辺装置の、または周辺装置における、特に印刷
   機用のデイジタル制御装置の信号を入力および／または
   出力する装置であって、入力回路の出力側および出力回
   路の入力側が制御ユニットに接続され、入力回路および
   ／または出力回路の監視が行われるデイジタル制御装置
   の信号入力／出力装置において、 周辺装置（２１、２２）に接続された入力端子（８）と
   数個の並列信号の入力回路（４）との間に、整合回路（
   １２）およびそれぞれの数個の並列信号のデイジタルフ
   イルタ（１３）が設けられ、濾波作用が、供給されたク
   ロックパルス信号の数周期の間行われることを特徴とす
   る、デイジタル制御装置の信号入力／出力装置。 ２８、制御ワードレジスタ（５）の内容に応じて、周期
   数を調整することができる、特許請求の範囲第２７項記
   載の装置。 ２９、クロックパルス信号が、システムクロックパルス
   信号の周波数分割によって導出され、分割比が、制御ワ
   ードレジスタ（５）の内容に応じて調整することができ
   る、特許請求の範囲第２７項記載の装置。