KR101317648B1

KR101317648B1 - Ｌｄｏ 입출력 전압을 이용한 리셋 회로

Info

Publication number: KR101317648B1
Application number: KR1020120107543A
Authority: KR
Inventors: 이해완
Original assignee: 주식회사 포티스
Priority date: 2012-09-27
Filing date: 2012-09-27
Publication date: 2013-10-15

Abstract

본 발명은 LDO(Low Drop Out) 전원 입력부와 LDO 전원 출력부 사이에 설치되어 리셋 시간(reset period) 결정에 사용되는 레귤레이터, 상기 LDO 전원 출력부의 일단에 연결된 저항, 상기 저항의 타단에 콜렉터 단자가 연결되고, 베이스 단자로 인가된 베이스 전압의 크기에 따라 액티브 하이(active high)의 리셋 신호를 로우(low) 레벨로 전압 강하시키는 트랜지스터, 상기 LDO 전원 입력부와 상기 트랜지스터의 베이스 단자 사이에 설치되어 상기 트랜지스터로의 베이스 단자로 인가되는 베이스 전압의 크기를 결정하는 전압 분배부를 포함하여 이루어지고, 상기 저항과 상기 트랜지스터의 콜렉터 단자 사이의 분기된 지점에 리셋 신호 입력 단자가 연결된 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로에 관한 것으로, 시스템(System) 전원 온(on) 시 리셋 시간(reset period) 확보를 통해 LDO 출력 전압(Vout) 보다 리셋(reset) 신호는 늦게 발생되도록 하며, 시스템 전원 오프(off) 시에는 리셋(reset)이 먼저 해제된 후 LDO 출력 전압(Vout)이 떨어지는 순으로 구성하여, 시스템(system)의 손상(damage)을 최소화시킬 수 있는 효과가 있다.

Description

ＬＤＯ 입출력 전압을 이용한 리셋 회로{Reset circuit using LDO voltage}

본 발명은 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로에 관한 것으로, 더욱 상세하게는 별도의 리셋(Reset) IC 없이 LDO의 전원을 이용하여 리셋(reset) 신호를 만드는 것으로, 특히 시스템(System) 전원 온(on) 시 리셋 시간(reset period) 확보를 통해 LDO 출력 전압(Vout) 보다 리셋(reset) 신호는 늦게 발생되도록 하며, 시스템 전원 오프(off) 시에는 리셋(reset)이 먼저 해제된 후 LDO 출력 전압(Vout)이 떨어지는 순으로 구성하여, 시스템(system)의 손상(damage)을 최소화시킬 수 있도록 하는, LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로에 관한 것이다.

기존에는 고가의 리셋(Reset) IC를 이용하거나, 저항과 커패시터 조합의 미/적분 회로를 이용하여 리셋(reset) 신호를 만들어 사용하였다.

하지만, 이러한 미/적분 회로는 제일 간단하긴 하나 RC회로의 충방전을 이용하기 때문에, 경우에 따라 리셋(reset)이 잘 안 되는 문제점을 내포하고 있고 이를 디지털 신호형태로 바꾸기 위해 별도의 게이트(gate)를 사용하는 등의 부가적인 회로가 필요하였다. 더불어, 기존 RC 회로는 전압 검출(voltage detector) 기능은 없다.

관련된 선행 기술은 다음과 같다.

즉, 선행 기술(국내특허출원번호 제10-1996-0044924호 발명의 명칭, "카드 IC 리셋 회로")은, 스마트 카드 IC의 리셋 회로에 관한 것으로, 내부회로들을 초기화시키기 위한 내부 리셋신호를 발생하는 반도체 집적회로의 리셋회로에 있어서, 리셋 신호가 외부에서 인가되는 패드, 파우워온시 소정의 펄스신호를 발생하는 파우워온 리셋 수단, 상기 펄스신호에 응답하여 초기화되고 상기 패드를 통해 입력되는 상기 리셋 신호의 노이즈를 제거하는 노이즈 필터 수단, 상기 펄스신호에 의해 셋되고 상기 노이즈 필터 수단의 출력에 의해 리셋되는 래치수단, 및 상기 노이즈 필터 수단의 출력과 상기 래치수단의 출력을 논리합하여 그 결과를 반전시켜 상기 내부 리셋신호로서 출력하는 논리수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 리셋 회로를 카드 IC에 채용하면, 전원공급전압이 인가되고 패드와 카드단말기의 핀 사이의 접촉불량으로 인해 리셋 신호가 카드 IC에 입력되지 않을 때, 상기 리셋 회로의 출력신호, 즉 상기 내부 리셋신호가 논리로우로 유지됨으로써 카드 IC의 초기상태가 유지되고, 이에 따라 카드 IC의 오동작이 방지되는 장점이 있는 것을 특징으로 한다.

하지만, 이러한 선행 기술을 포함하여 일련의 종래 기술은 서두에서 언급한 바와 같이, 고가의 리셋(Reset) IC를 이용하거나, 저항과 커패시터 조합의 미/적분 회로를 이용하여 리셋(reset) 신호를 만들어 사용하였다.

그리고, 이러한 미/적분 회로는 제일 간단하긴 하나 RC회로의 충방전을 이용하기 때문에, 경우에 따라 리셋(reset)이 잘 안 되는 문제점을 내포하고 있고 이를 디지털 신호형태로 바꾸기 위해 별도의 게이트(gate)를 사용하는 등의 부가적인 회로가 필요하였으며, 기존 RC 회로는 전압 검출(voltage detector) 기능은 없다.

본 발명은 상기한 문제점을 해결하기 위해 개발된 것으로, LDO의 입력 전압(Vin)은 출력 전압(Vout)보다 일정 전압 이상 더 넣어줘야 하는 부분을 이용하여, 리셋 신호를 출력 전압(Vout)보다 늦게 발생시키고 전원이 오프(off)될 때는 리셋(reset)이 먼저 해제된 후 전원이 떨어지도록 하여 시스템(system)에 손상(damage)을 최소화할 수 있도록 하는, LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로를 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로는,

LDO(Low Drop Out) 전원 입력부와 LDO 전원 출력부 사이에 설치되어 리셋 시간(reset period) 결정에 사용되는 레귤레이터, 상기 LDO 전원 출력부의 일단에 연결된 저항, 상기 저항의 타단에 콜렉터 단자가 연결되고, 베이스 단자로 인가된 베이스 전압의 크기에 따라 액티브 하이(active high)의 리셋 신호를 로우(low) 레벨로 전압 강하시키는 트랜지스터, 상기 LDO 전원 입력부와 상기 트랜지스터의 베이스 단자 사이에 설치되어 상기 트랜지스터의 베이스 단자로 인가되는 베이스 전압의 크기를 결정하는 전압 분배부를 포함하여 이루어지고, 상기 저항과 상기 트랜지스터의 콜렉터 단자 사이의 분기된 지점에 리셋 신호 입력 단자가 연결된 것을 특징으로 한다.

본 발명은 별도의 리셋(Reset) IC 없이 LDO의 전원을 이용하여 리셋(reset) 신호를 만들도록 구성함으로써, 기존 리셋을 만들기 위해 RC회로의 충방전을 이용하는 미/적분 회로를 사용함으로써, 경우에 따라 리셋(reset)이 잘 안 되는 문제점을 해결할 수 있다.

더불어, 특히 시스템(System) 전원 온(on) 시 리셋 시간(reset period) 확보를 통해 LDO 출력 전압(Vout) 보다 리셋(reset) 신호는 늦게 발생되도록 하며, 시스템 전원 오프(off) 시에는 리셋(reset)이 먼저 해제된 후 LDO 출력 전압(Vout)이 떨어지는 순으로 구성하여, 시스템(system)의 손상(damage)을 최소화시킬 수 있는 효과가 있다.

도 1은 본 발명에 따른 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로를 도시한 회로도.
도 2는 본 발명에 따른 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로의 타이밍도.

이하, 첨부된 도면을 참조하여 본 발명을 설명한다.

다만, 이하에서 설명되는 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명을 쉽게 실시할 수 있을 정도로 상세하게 설명하기 위한 것에 불과하며, 이로 인해 본 발명의 보호범위가 한정되는 것을 의미하지는 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 포함할 수 있는 것을 의미한다.

도 1은 본 발명에 따른 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로를 도시한 도면이다.

도 1에 도시된 바와 같이, 본 리셋 회로는 레귤레이터(regulator)의 입출력 전압을 이용하여 액티브 하이(Active High)용 리셋(reset) 신호를 생성하는 회로이다.

트랜지스터(Q1)가 턴 온(turn on) 되어야지만 리셋(reset) 신호가 하이(high) -> 로우(low)가 되는 구조이며, 트랜지스터(Q1)가 턴 온(turn on)이 되기 위해서는 트랜지스터(Q1)의 베이스(base) 전압이 0.7V 이상이 되어야 한다.(Q1의 Vbe=0.7V로 가정)

그리고, 트랜지스터(Q1)의 베이스(base) 전압은 LDO 입력 전원(Vin)과 R1/R2에 값에 의해 결정되며 LDO 입력 전원(Vin)에 따라서 적당한 R1/R2을 계산하면 원하는 리셋 출력을 얻을 수 있는 구조이다.

좀 더 상세하게는 LDO의 입출력 전압을 이용한 리셋(reset) 회로에 관한 것으로, 별도의 리셋(Reset) IC 없이 LDO의 전원을 이용하여 리셋(reset) 신호를 만드는 구조로, 저렴하게 리셋(reset)을 확실히 인가해 줄 수 있는 구조이다.

특히, "voltage detector"의 기능도 보유하고 있어 시스템(System) 전원 온(on) 시 LDO 출력 전압(Vout) 보다 리셋(reset) 신호는 늦게 발생되며(reset period 확보로 인해), 반대로 전원 오프(off)시에는 리셋(reset)이 먼저 해제된 후 Vout이 떨어지는 순으로 시스템(system)에 손상(damage)이 없는 구조로 된 것이다.

구체적으로는, 레귤레이터(101), 저항(102), 트랜지스터(103), 전압 분배부(104)를 포함하여 이루어지고, 상기 저항(102)과 상기 트랜지스터(103)의 콜렉터 단자 사이의 분기된 지점에 리셋 신호 입력 단자가 연결된 구조이다.

여기서, 레귤레이터(101)는 LDO(Low Drop Out) 전원 입력부와 LDO 전원 출력부 사이에 설치되어 리셋 시간(reset period) 결정에 사용되는데, 상기 리셋 시간(Reset period)은 LDO 전원 입력부의 Vin 전압, Vin 전압의 상승 기울기, LDO 전원 출력부의 Vout 전압, 레귤레이터(REG)의 Vdrop에 의해 결정된다

트랜지스터(103)는 상기 LDO 전원 출력부의 일단에 연결된 저항(102)의 타단에 콜렉터 단자가 연결되고, 베이스 단자로 인가된 베이스 전압의 크기에 따라 액티브 하이(active high)의 리셋 신호를 로우(low) 레벨로 전압 강하시키는 것이다.

그리고, 전압 분배부(104)는 상기 LDO 전원 입력부와 상기 트랜지스터(103)의 베이스 단자 사이에 설치되어 상기 트랜지스터(103)의 베이스 단자로 인가되는 베이스 전압의 크기를 결정하는 것이다.

리셋 신호 입력 단자는 상기 저항(102)과 상기 트랜지스터(103)의 콜렉터 단자 사이의 분기된 지점에 연결된다.

이하, 도 1의 본 발명에 따른 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로의 동작을 설명한다.

이해를 돕기 위해 임의의 값(value) 을 넣어 설명한다.

Vin=12V, Vout=5V, R1/4=13K,R2=1K REG의 Vdrop = 2V, Q1의Vbe=0.7V 로 가정.

여기서, REG의 Vdrop이 2V라는 의미는 Vin = Vout+2V으로 얻고자 하는 Vout 의 출력 전압보다 2V 이상을 Vin에 넣어줘야 한다는 의미이다. 즉, Vin 이 2V부터 REG가 동작을 한다는 의미이다.

Vin = 0V이면, Q1의 base = 0V, Vout =0V. ------------- Q1 turn off

Vin = 1V이면, Q1의 base = 0.07V, Vout =0V.-------------- Q1 turn off

Vin = 2V이면, Q1의 base = 0.14V, Vout =0V. ----------- Q1 turn off

Vin = 3V이면, Q1의 base = 0.21V, Vout =1V. ------------ Q1 turn off

Vin = 4V이면, Q1의 base = 0.28V, Vout =2V. ------------ Q1 turn off

Vin = 5V이면, Q1의 base = 0.35V, Vout =3V. ------------ Q1 turn off

Vin = 6V이면, Q1의 base = 0.42V, Vout =4V. ------------- Q1 turn off

Vin = 7V이면, Q1의 base = 0.5V, Vout =5V. ------------- Q1 turn off

Vin = 8V이면, Q1의 base = 0.57V, Vout =5V. ----------- Q1 turn off

Vin = 9V이면, Q1의 base = 0.64V, Vout =5V. ------------ Q1 turn off

Vin = 10V이면, Q1의 base = 0.71V, Vout =5V. ------------ Q1 turn ON

Vin = 11V이면, Q1의 base = 0.78V, Vout =5V. ------------ Q1 turn ON

Vin = 12V이면, Q1의 base = 0.85V, Vout =5V. ------------ Q1 turn ON

위와 같이 Vin이 7V 이상부터 Vout은 5V의 고정 전압이 출력되게 된다.

액티브 하이 리셋(Active high reset) 신호는 Vin이 10V가 되는 지점에서 하이(high) -> 로우(low)로 변경됨으로 Vin이 7V부터 10V 사이의 구간이 리셋 시간(reset period)이 되는 것이다.

리셋 시간(Reset period)은 Vin의 전압, Vin 전압의 상승 기울기, Vout 전압, REG의 Vdrop 에 의해 결정된다.

반대로, 전원이 오프(off) 될 때는 역순으로 리셋(reset)이 먼저 하이(high) -> 로우(low)로 전압 강하(Vin이 9V이면 리셋(reset 해제됨) 된 후, Vout 이 낮아지는(Vout은 Vin이 7V부터 낮아지게 됨) 순으로 시스템(system) 에도 상당히 안정적이다. 그리고, 이것은 "voltage detector"의 역할이 된다.

이상과 같이, 본 발명은 별도의 리셋(Reset) IC 없이 LDO의 전원을 이용하여 리셋(reset) 신호를 만드는 것으로, 특히 "voltage detector"의 기능도 보유하고 있어 시스템(System) 전원 온(on) 시 LDO 출력 전압(Vout) 보다 리셋(reset) 신호는 늦게 발생되며(reset period 확보로 인해), 반대로 전원 오프(off)시에는 리셋(reset)이 먼저 해제된 후 Vout이 떨어지는 순으로 시스템(system)의 손상(damage)을 최소화시키게 된다.

도 2는 본 발명에 따른 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로의 타이밍도이다.

도 2에 도시된 바와 같이, 본 발명은 별도의 리셋(Reset) IC 없이 LDO의 전원을 이용하여 리셋(reset) 신호를 만드는 것으로, 기존 리셋을 만들기 위해 RC회로의 충방전을 이용하는 미/적분 회로를 사용함으로써, 경우에 따라 리셋(reset)이 잘 안 되는 문제점을 해결할 수 있다.

특히, 시스템(System) 전원 온(on) 시 리셋 시간(reset period) 확보를 통해 LDO 출력 전압(Vout) 보다 리셋(reset) 신호는 늦게 발생되도록 하며, 시스템 전원 오프(off) 시에는 리셋(reset)이 먼저 해제된 후 LDO 출력 전압(Vout)이 떨어지는 순으로 구성하여, 시스템(system)의 손상(damage)을 최소화시키게 된다.

101 : 레귤레이터 102 : 저항
103 : 트랜지스터 104 : 전압 분배부

Claims

LDO(Low Drop Out) 전원 입력부와 LDO 전원 출력부 사이에 설치되어 리셋 시간(reset period) 결정에 사용되는 레귤레이터;
상기 LDO 전원 출력부의 일단에 연결된 저항;
상기 저항의 타단에 콜렉터 단자가 연결되고, 베이스 단자로 인가된 베이스 전압의 크기에 따라 액티브 하이(active high)의 리셋 신호를 로우(low) 레벨로 전압 강하시키는 트랜지스터; 및
상기 LDO 전원 입력부와 상기 트랜지스터의 베이스 단자 사이에 설치되어 상기 트랜지스터의 베이스 단자로 인가되는 베이스 전압의 크기를 결정하는 전압 분배부를 포함하여 이루어지고,
상기 저항과 상기 트랜지스터의 콜렉터 단자 사이의 분기된 지점에 리셋 신호 입력 단자가 연결된 것을 특징으로 하는 LDO(Low Drop Out) 입출력 전압을 이용한 리셋 회로.