JPH11233716A - 負荷短絡保護回路 - Google Patents
負荷短絡保護回路Info
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- JPH11233716A JPH11233716A JP10030002A JP3000298A JPH11233716A JP H11233716 A JPH11233716 A JP H11233716A JP 10030002 A JP10030002 A JP 10030002A JP 3000298 A JP3000298 A JP 3000298A JP H11233716 A JPH11233716 A JP H11233716A
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- JP
- Japan
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- transistor
- collector
- circuit
- output
- transistors
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
- H02H7/10—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for converters; for rectifiers
- H02H7/12—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for converters; for rectifiers for static converters or rectifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 保護動作範囲が広く、かつ、サイリスタ回路
を使用せずに、出力トランジスタの短絡が解除されるま
で保護動作を維持することが可能な負荷短絡保護回路を
提供する。 【解決手段】 本発明に係る負荷短絡保護回路は、出力
電力増幅回路の出力電圧信号を発生させる２個の出力ト
ランジスタと、２個の出力トランジスタのコレクタ電流
をそれぞれ検出する出力トランジスタ電流検出回路と、
２個の出力トランジスタのコレクタ電圧をそれぞれ検出
する出力電圧検出回路とを備え、２個の出力トランジス
タのコレクタが所定の低インピーダンスノードに短絡さ
れた状態の下で、２個の出力トランジスタのうち一方の
コレクタ電流の値が所定の設定基準電流値に達し、か
つ、２個の出力トランジスタのうち他方のコレクタ電圧
の値が所定の設定基準範囲内の値になったときに、出力
トランジスタの保護動作を行うものである。
を使用せずに、出力トランジスタの短絡が解除されるま
で保護動作を維持することが可能な負荷短絡保護回路を
提供する。 【解決手段】 本発明に係る負荷短絡保護回路は、出力
電力増幅回路の出力電圧信号を発生させる２個の出力ト
ランジスタと、２個の出力トランジスタのコレクタ電流
をそれぞれ検出する出力トランジスタ電流検出回路と、
２個の出力トランジスタのコレクタ電圧をそれぞれ検出
する出力電圧検出回路とを備え、２個の出力トランジス
タのコレクタが所定の低インピーダンスノードに短絡さ
れた状態の下で、２個の出力トランジスタのうち一方の
コレクタ電流の値が所定の設定基準電流値に達し、か
つ、２個の出力トランジスタのうち他方のコレクタ電圧
の値が所定の設定基準範囲内の値になったときに、出力
トランジスタの保護動作を行うものである。
Description
【０００１】
【発明の属する技術分野】本発明は負荷短絡保護回路に
関し、特に、半導体集積回路における出力電力増幅回路
に好適なものである。
関し、特に、半導体集積回路における出力電力増幅回路
に好適なものである。
【０００２】
【従来の技術】図５は、従来の負荷短絡保護回路の構成
の一例を示した回路図である。
の一例を示した回路図である。
【０００３】図５に示した従来の負荷短絡保護回路の構
成の接続関係は以下の通りである。基準電位ノードＶcc
と接地電位ノードＧＮＤとの間にはＰＮＰトランジスタ
Ｑ１，ＮＰＮトランジスタＱ２が順に直列接続されてお
り、ＰＮＰトランジスタＱ１のコレクタとＮＰＮトラン
ジスタＱ２のコレクタとの接続ノードが出力電位ノード
Ｖoutとされている。トランジスタＱ１〜２は、後述す
るように、Ｂ級プッシュプル出力電力増幅回路の出力ト
ランジスタであり、トランジスタＱ１〜２のベースはト
ランジスタＱ１〜２を駆動するドライバ・トランジスタ
にそれぞれ接続されている。
成の接続関係は以下の通りである。基準電位ノードＶcc
と接地電位ノードＧＮＤとの間にはＰＮＰトランジスタ
Ｑ１，ＮＰＮトランジスタＱ２が順に直列接続されてお
り、ＰＮＰトランジスタＱ１のコレクタとＮＰＮトラン
ジスタＱ２のコレクタとの接続ノードが出力電位ノード
Ｖoutとされている。トランジスタＱ１〜２は、後述す
るように、Ｂ級プッシュプル出力電力増幅回路の出力ト
ランジスタであり、トランジスタＱ１〜２のベースはト
ランジスタＱ１〜２を駆動するドライバ・トランジスタ
にそれぞれ接続されている。
【０００４】順に直列接続された抵抗Ｒ１，ＰＮＰトラ
ンジスタＱ３，ＮＰＮトランジスタＱ４，抵抗Ｒ３がＰ
ＮＰトランジスタＱ１に並列に接続されている。ＰＮＰ
トランジスタＱ１，Ｑ３のベースは相互に接続され、Ｎ
ＰＮトランジスタＱ４のベースとコレクタとは相互に接
続されている。順に直列接続されたＮＰＮトランジスタ
Ｑ７，抵抗Ｒ７，Ｒ８もＰＮＰトランジスタＱ１に並列
に接続されている。順に直列接続されたＮＰＮトランジ
スタＱ６，抵抗Ｒ４は抵抗Ｒ８に並列に接続されてお
り、ＮＰＮトランジスタＱ６のベースはＮＰＮトランジ
スタＱ４のベースと相互に接続されている。基準電位ノ
ードＶccと所定の電位ノードＶsとの間には直流電圧源
Ｖsat1，ツェナー・ダイオードＺ１，ＰＮＰトランジス
タＱ８が順に直列接続されている。
ンジスタＱ３，ＮＰＮトランジスタＱ４，抵抗Ｒ３がＰ
ＮＰトランジスタＱ１に並列に接続されている。ＰＮＰ
トランジスタＱ１，Ｑ３のベースは相互に接続され、Ｎ
ＰＮトランジスタＱ４のベースとコレクタとは相互に接
続されている。順に直列接続されたＮＰＮトランジスタ
Ｑ７，抵抗Ｒ７，Ｒ８もＰＮＰトランジスタＱ１に並列
に接続されている。順に直列接続されたＮＰＮトランジ
スタＱ６，抵抗Ｒ４は抵抗Ｒ８に並列に接続されてお
り、ＮＰＮトランジスタＱ６のベースはＮＰＮトランジ
スタＱ４のベースと相互に接続されている。基準電位ノ
ードＶccと所定の電位ノードＶsとの間には直流電圧源
Ｖsat1，ツェナー・ダイオードＺ１，ＰＮＰトランジス
タＱ８が順に直列接続されている。
【０００５】順に直列接続された抵抗Ｒ５，ＮＰＮトラ
ンジスタＱ５，抵抗Ｒ２がＮＰＮトランジスタＱ２に並
列に接続されており、抵抗Ｒ６がＮＰＮトランジスタＱ
５，抵抗Ｒ２に並列に接続されている。ＮＰＮトランジ
スタＱ２，Ｑ５のベースは相互に接続されている。出力
電位ノードＶoutと所定の電位ノードＶsとの間にはツェ
ナー・ダイオードＺ２，ＰＮＰトランジスタＱ９，ＮＰ
ＮトランジスタＱ１０が順に直列接続されている。ＰＮ
ＰトランジスタＱ９のベースはＮＰＮトランジスタＱ５
のコレクタに接続され、ＮＰＮトランジスタＱ１０のベ
ースとコレクタとは相互に接続されている。
ンジスタＱ５，抵抗Ｒ２がＮＰＮトランジスタＱ２に並
列に接続されており、抵抗Ｒ６がＮＰＮトランジスタＱ
５，抵抗Ｒ２に並列に接続されている。ＮＰＮトランジ
スタＱ２，Ｑ５のベースは相互に接続されている。出力
電位ノードＶoutと所定の電位ノードＶsとの間にはツェ
ナー・ダイオードＺ２，ＰＮＰトランジスタＱ９，ＮＰ
ＮトランジスタＱ１０が順に直列接続されている。ＰＮ
ＰトランジスタＱ９のベースはＮＰＮトランジスタＱ５
のコレクタに接続され、ＮＰＮトランジスタＱ１０のベ
ースとコレクタとは相互に接続されている。
【０００６】また、基準電位ノードＶccと接地電位ノー
ドＧＮＤとの間にはＮＰＮトランジスタＱ１１，ＰＮＰ
トランジスタＱ１２，抵抗Ｒ９，Ｒ１０，Ｒ１１，ＮＰ
ＮトランジスタＱ１３，ＰＮＰトランジスタＱ１４が順
に直列接続されており、ＮＰＮトランジスタＱ１１のベ
ースとコレクタとの間には直流電圧源Ｖsat2が接続さ
れ、ＰＮＰトランジスタＱ１２，ＮＰＮトランジスタＱ
１３，ＰＮＰトランジスタＱ１４のベースとコレクタと
はそれぞれ相互に接続されている。ＮＰＮトランジスタ
Ｑ１１のエミッタとＰＮＰトランジスタＱ１２のエミッ
タとの接続ノードと接地電位ノードＧＮＤとの間には抵
抗Ｒ１５，ツェナー・ダイオードＺ３が順に直列接続さ
れている。
ドＧＮＤとの間にはＮＰＮトランジスタＱ１１，ＰＮＰ
トランジスタＱ１２，抵抗Ｒ９，Ｒ１０，Ｒ１１，ＮＰ
ＮトランジスタＱ１３，ＰＮＰトランジスタＱ１４が順
に直列接続されており、ＮＰＮトランジスタＱ１１のベ
ースとコレクタとの間には直流電圧源Ｖsat2が接続さ
れ、ＰＮＰトランジスタＱ１２，ＮＰＮトランジスタＱ
１３，ＰＮＰトランジスタＱ１４のベースとコレクタと
はそれぞれ相互に接続されている。ＮＰＮトランジスタ
Ｑ１１のエミッタとＰＮＰトランジスタＱ１２のエミッ
タとの接続ノードと接地電位ノードＧＮＤとの間には抵
抗Ｒ１５，ツェナー・ダイオードＺ３が順に直列接続さ
れている。
【０００７】基準電位ノードＶccと出力電位ノードＶou
tとの間にはＰＮＰトランジスタＱ１５，抵抗Ｒ１２，
ＮＰＮトランジスタＱ１６，ＰＮＰトランジスタＱ２
１，抵抗Ｒ１４が順に直列接続されている。ＰＮＰトラ
ンジスタＱ１５のベースとコレクタとは相互に接続さ
れ、ＮＰＮトランジスタＱ１６のベースは抵抗Ｒ１０と
Ｒ１１との接続ノードに接続され、ＰＮＰトランジスタ
Ｑ２１のベースとコレクタとは相互に接続されている。
tとの間にはＰＮＰトランジスタＱ１５，抵抗Ｒ１２，
ＮＰＮトランジスタＱ１６，ＰＮＰトランジスタＱ２
１，抵抗Ｒ１４が順に直列接続されている。ＰＮＰトラ
ンジスタＱ１５のベースとコレクタとは相互に接続さ
れ、ＮＰＮトランジスタＱ１６のベースは抵抗Ｒ１０と
Ｒ１１との接続ノードに接続され、ＰＮＰトランジスタ
Ｑ２１のベースとコレクタとは相互に接続されている。
【０００８】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間にはＰＮＰトランジスタＱ１７，抵抗Ｒ１３が
順に直列接続されており、ＰＮＰトランジスタＱ２１の
コレクタとＰＮＰトランジスタＱ１７のコレクタとの間
にはＰＮＰトランジスタＱ２０，ＰＮＰトランジスタＱ
１８が順に直列接続されている。ＰＮＰトランジスタＱ
１７のベースはＰＮＰトランジスタＱ１５のベースに接
続され、ＰＮＰトランジスタＱ２０のベースとコレクタ
とは相互に接続され、ＰＮＰトランジスタＱ１８のベー
スは抵抗Ｒ９とＲ１０との接続ノードに接続されてい
る。
Ｄとの間にはＰＮＰトランジスタＱ１７，抵抗Ｒ１３が
順に直列接続されており、ＰＮＰトランジスタＱ２１の
コレクタとＰＮＰトランジスタＱ１７のコレクタとの間
にはＰＮＰトランジスタＱ２０，ＰＮＰトランジスタＱ
１８が順に直列接続されている。ＰＮＰトランジスタＱ
１７のベースはＰＮＰトランジスタＱ１５のベースに接
続され、ＰＮＰトランジスタＱ２０のベースとコレクタ
とは相互に接続され、ＰＮＰトランジスタＱ１８のベー
スは抵抗Ｒ９とＲ１０との接続ノードに接続されてい
る。
【０００９】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間にはＮＰＮトランジスタＱ２２，ＰＮＰトラン
ジスタＱ２４，抵抗Ｒ１９，Ｒ２０が順に直列接続され
ており、ＮＰＮトランジスタＱ２２のベースは抵抗Ｒ１
５とツェナー・ダイオードＺ３との接続ノードに接続さ
れている。また、順に直列接続された抵抗Ｒ２１，Ｒ２
２，ＮＰＮトランジスタＱ２５，及び、順に直列接続さ
れたＰＮＰトランジスタＱ２６，抵抗Ｒ２３，Ｒ２４
が、順に直列接続されたＰＮＰトランジスタＱ２４，抵
抗Ｒ１９，Ｒ２０にそれぞれ並列に接続されている。Ｐ
ＮＰトランジスタＱ２４，Ｑ２６のベースは抵抗Ｒ２１
と抵抗Ｒ２２との接続ノードに接続されており、ＮＰＮ
トランジスタＱ２５のベースは抵抗Ｒ１９と抵抗Ｒ２０
との接続ノードに接続され、この接続ノードは所定の電
位ノードＶsに接続されている。
Ｄとの間にはＮＰＮトランジスタＱ２２，ＰＮＰトラン
ジスタＱ２４，抵抗Ｒ１９，Ｒ２０が順に直列接続され
ており、ＮＰＮトランジスタＱ２２のベースは抵抗Ｒ１
５とツェナー・ダイオードＺ３との接続ノードに接続さ
れている。また、順に直列接続された抵抗Ｒ２１，Ｒ２
２，ＮＰＮトランジスタＱ２５，及び、順に直列接続さ
れたＰＮＰトランジスタＱ２６，抵抗Ｒ２３，Ｒ２４
が、順に直列接続されたＰＮＰトランジスタＱ２４，抵
抗Ｒ１９，Ｒ２０にそれぞれ並列に接続されている。Ｐ
ＮＰトランジスタＱ２４，Ｑ２６のベースは抵抗Ｒ２１
と抵抗Ｒ２２との接続ノードに接続されており、ＮＰＮ
トランジスタＱ２５のベースは抵抗Ｒ１９と抵抗Ｒ２０
との接続ノードに接続され、この接続ノードは所定の電
位ノードＶsに接続されている。
【００１０】所定の電位ノードＶsと接地電位ノードＧ
ＮＤとの間には抵抗Ｒ１６，Ｒ１７が順に直列接続さ
れ、抵抗Ｒ１６と抵抗Ｒ１７との接続ノードと接地電位
ノードＧＮＤとの間にはＮＰＮトランジスタＱ１９が接
続されており、ＮＰＮトランジスタＱ１９のベースはＰ
ＮＰトランジスタＱ１７及びＱ１８のコレクタに接続さ
れている。抵抗Ｒ１６と抵抗Ｒ１７との接続ノードとＮ
ＰＮトランジスタＱ２２のエミッタとの間には抵抗Ｒ１
８が接続されている。また、所定の電位ノードＶsと接
地電位ノードＧＮＤとの間にはＮＰＮトランジスタＱ２
３が接続され、ＮＰＮトランジスタＱ２３のベースはＮ
ＰＮトランジスタＱ１９のコレクタに接続されている。
ＮＤとの間には抵抗Ｒ１６，Ｒ１７が順に直列接続さ
れ、抵抗Ｒ１６と抵抗Ｒ１７との接続ノードと接地電位
ノードＧＮＤとの間にはＮＰＮトランジスタＱ１９が接
続されており、ＮＰＮトランジスタＱ１９のベースはＰ
ＮＰトランジスタＱ１７及びＱ１８のコレクタに接続さ
れている。抵抗Ｒ１６と抵抗Ｒ１７との接続ノードとＮ
ＰＮトランジスタＱ２２のエミッタとの間には抵抗Ｒ１
８が接続されている。また、所定の電位ノードＶsと接
地電位ノードＧＮＤとの間にはＮＰＮトランジスタＱ２
３が接続され、ＮＰＮトランジスタＱ２３のベースはＮ
ＰＮトランジスタＱ１９のコレクタに接続されている。
【００１１】基準電圧源Ｖ1の高電位側ノードと接地電
位ノードＧＮＤとの間には抵抗Ｒ２６，ＮＰＮトランジ
スタＱ２７，Ｑ２８が順に直列接続されており、ＮＰＮ
トランジスタＱ２７，Ｑ２８のベースとコレクタとはそ
れぞれ相互に接続されている。ＮＰＮトランジスタＱ２
７のベースにベースが接続されたＮＰＮトランジスタＱ
３０のエミッタと接地電位ノードＧＮＤとの間には抵抗
Ｒ２７が接続されており、ＮＰＮトランジスタＱ３０の
コレクタは、出力増幅回路のバイアス定電流源素子に接
続されている。ＮＰＮトランジスタＱ２７，Ｑ３０のベ
ースと接地電位ノードＧＮＤとの間に接続されたＮＰＮ
トランジスタＱ２９のベースと、抵抗Ｒ２３と抵抗Ｒ２
４との接続ノードとの間には抵抗Ｒ２５が接続されてい
る。
位ノードＧＮＤとの間には抵抗Ｒ２６，ＮＰＮトランジ
スタＱ２７，Ｑ２８が順に直列接続されており、ＮＰＮ
トランジスタＱ２７，Ｑ２８のベースとコレクタとはそ
れぞれ相互に接続されている。ＮＰＮトランジスタＱ２
７のベースにベースが接続されたＮＰＮトランジスタＱ
３０のエミッタと接地電位ノードＧＮＤとの間には抵抗
Ｒ２７が接続されており、ＮＰＮトランジスタＱ３０の
コレクタは、出力増幅回路のバイアス定電流源素子に接
続されている。ＮＰＮトランジスタＱ２７，Ｑ３０のベ
ースと接地電位ノードＧＮＤとの間に接続されたＮＰＮ
トランジスタＱ２９のベースと、抵抗Ｒ２３と抵抗Ｒ２
４との接続ノードとの間には抵抗Ｒ２５が接続されてい
る。
【００１２】図５に示した従来の負荷短絡保護回路の機
能的構成は以下の通りである。トランジスタＱ１〜２
は、上述のように、Ｂ級プッシュプル出力電力増幅回路
の出力トランジスタである。トランジスタＱ３〜１０，
抵抗Ｒ１〜８，ツェナー・ダイオードＺ１〜２，直流電
圧源Ｖsat1から構成される回路は短絡時出力トランジス
タ電力検出部であり、対接地電位ノードＧＮＤ短絡時は
トランジスタＱ３〜４，Ｑ６〜８，抵抗Ｒ１，Ｒ３〜
４，Ｒ７〜８，ツェナー・ダイオードＺ１，直流電圧源
Ｖsat1で電力検出を行い、対電源電位ノードＶcc短絡時
はトランジスタＱ５，Ｑ９〜１０，抵抗Ｒ２，Ｒ５〜
６，ツェナー・ダイオードＺ２で電力検出を行う。ま
た、トランジスタＱ２２〜２６，抵抗Ｒ１５〜２４，ツ
ェナー・ダイオードＺ３から構成される回路は短絡時保
護動作を維持するサイリスタ回路であり、トランジスタ
Ｑ１１〜２１，抵抗Ｒ９〜１４，直流電圧源Ｖsat2から
構成される回路はサイリスタのリセット回路であり、出
力電圧検出を行っている。トランジスタＱ２７，２８，
３０，抵抗Ｒ２６，２７，基準電圧源Ｖ1はバイアス定
電流源回路、トランジスタＱ２９，抵抗Ｒ２５は保護動
作として電力増幅回路のバイアスを解除する回路であ
る。直流電圧源Ｖsat1，Ｖsat2の電圧は、ＰＮＰスイッ
チトランジスタの飽和電圧である。直流電圧源Ｖ1の電
圧は、ＮＰＮトランジスタＱ２７，Ｑ３０のベースの電
位が、ＮＰＮトランジスタＱ３０の順方向電圧ＶFの２
倍の２ＶFとなるように設定される。
能的構成は以下の通りである。トランジスタＱ１〜２
は、上述のように、Ｂ級プッシュプル出力電力増幅回路
の出力トランジスタである。トランジスタＱ３〜１０，
抵抗Ｒ１〜８，ツェナー・ダイオードＺ１〜２，直流電
圧源Ｖsat1から構成される回路は短絡時出力トランジス
タ電力検出部であり、対接地電位ノードＧＮＤ短絡時は
トランジスタＱ３〜４，Ｑ６〜８，抵抗Ｒ１，Ｒ３〜
４，Ｒ７〜８，ツェナー・ダイオードＺ１，直流電圧源
Ｖsat1で電力検出を行い、対電源電位ノードＶcc短絡時
はトランジスタＱ５，Ｑ９〜１０，抵抗Ｒ２，Ｒ５〜
６，ツェナー・ダイオードＺ２で電力検出を行う。ま
た、トランジスタＱ２２〜２６，抵抗Ｒ１５〜２４，ツ
ェナー・ダイオードＺ３から構成される回路は短絡時保
護動作を維持するサイリスタ回路であり、トランジスタ
Ｑ１１〜２１，抵抗Ｒ９〜１４，直流電圧源Ｖsat2から
構成される回路はサイリスタのリセット回路であり、出
力電圧検出を行っている。トランジスタＱ２７，２８，
３０，抵抗Ｒ２６，２７，基準電圧源Ｖ1はバイアス定
電流源回路、トランジスタＱ２９，抵抗Ｒ２５は保護動
作として電力増幅回路のバイアスを解除する回路であ
る。直流電圧源Ｖsat1，Ｖsat2の電圧は、ＰＮＰスイッ
チトランジスタの飽和電圧である。直流電圧源Ｖ1の電
圧は、ＮＰＮトランジスタＱ２７，Ｑ３０のベースの電
位が、ＮＰＮトランジスタＱ３０の順方向電圧ＶFの２
倍の２ＶFとなるように設定される。
【００１３】保護動作を行うためには、先ず、基準電位
ノードＶcc又は接地電位ノードＧＮＤに短絡され大電流
を流す出力トランジスタＱ１，Ｑ２のコレクタ・エミッ
タ間電圧Ｖce及びコレクタ電流Ｉc、即ち電力を検出す
ることが必要である。検出された電力が設定感度水準を
超え、かつ、出力電圧Ｖoutが設定範囲内に入るとトラ
ンジスタＱ８又はＱ９〜１０，さらにトランジスタＱ１
９がオンすることによりサイリスタがオンする。これに
よりトランジスタＱ２９がオン、トランジスタＱ３０が
オフとなり、出力トランジスタが短絡されている間保護
動作を行う。
ノードＶcc又は接地電位ノードＧＮＤに短絡され大電流
を流す出力トランジスタＱ１，Ｑ２のコレクタ・エミッ
タ間電圧Ｖce及びコレクタ電流Ｉc、即ち電力を検出す
ることが必要である。検出された電力が設定感度水準を
超え、かつ、出力電圧Ｖoutが設定範囲内に入るとトラ
ンジスタＱ８又はＱ９〜１０，さらにトランジスタＱ１
９がオンすることによりサイリスタがオンする。これに
よりトランジスタＱ２９がオン、トランジスタＱ３０が
オフとなり、出力トランジスタが短絡されている間保護
動作を行う。
【００１４】出力対基準電位ノードＶcc短絡時の具体的
保護回路動作について説明する。先ず、電力検出部にお
いてトランジスタＱ９〜１０がオンするための条件は、
抵抗Ｒ５の両端の電圧が、Ｖz（Ｚ２）＋ＶF（Ｑ９）を
超えたときであり、次のように表される。
保護回路動作について説明する。先ず、電力検出部にお
いてトランジスタＱ９〜１０がオンするための条件は、
抵抗Ｒ５の両端の電圧が、Ｖz（Ｚ２）＋ＶF（Ｑ９）を
超えたときであり、次のように表される。
【００１５】（Ｒ５／（Ｒ５＋Ｒ６））×Ｖout＋
（（Ｒ５×Ｒ６）／（Ｒ５＋Ｒ６））×Ｉc（Ｑ５）＞
Ｖz（Ｚ２）＋ＶF（Ｑ９） 但し、Ｖzはツェナー・ダイオードの逆電圧、ＶFはトラ
ンジスタの順方向電圧とする。
（（Ｒ５×Ｒ６）／（Ｒ５＋Ｒ６））×Ｉc（Ｑ５）＞
Ｖz（Ｚ２）＋ＶF（Ｑ９） 但し、Ｖzはツェナー・ダイオードの逆電圧、ＶFはトラ
ンジスタの順方向電圧とする。
【００１６】また、トランジスタＱ５はトランジスタＱ
２とともにカレントミラーを構成しており、コレクタ電
流Ｉc（Ｑ２）は次式から求められる。
２とともにカレントミラーを構成しており、コレクタ電
流Ｉc（Ｑ２）は次式から求められる。
【００１７】Ｉc（Ｑ５）＝１／Ｒe（Ｑ２）×（Ｒ２×
Ｉc（Ｑ５）＋ＶT×ｌｎ（（Ｓe（Ｑ２）／Ｓe（Ｑ５）
×Ｉc（Ｑ５））／Ｉc（Ｑ２）） 但し、Ｒeはトランジスタ内部のエミッタ抵抗、Ｓeはベ
ース・エミッタ間接合面積、ＶT（＝ｋＴ／ｑ）は熱電
圧とする。
Ｉc（Ｑ５）＋ＶT×ｌｎ（（Ｓe（Ｑ２）／Ｓe（Ｑ５）
×Ｉc（Ｑ５））／Ｉc（Ｑ２）） 但し、Ｒeはトランジスタ内部のエミッタ抵抗、Ｓeはベ
ース・エミッタ間接合面積、ＶT（＝ｋＴ／ｑ）は熱電
圧とする。
【００１８】次に、電圧検出部においてトランジスタＱ
１９がオンするためには、トランジスタＱ１８，Ｑ２０
がオンしなければならず、その条件は飽和電圧Ｖsat2＝
０とすると次のように表される。
１９がオンするためには、トランジスタＱ１８，Ｑ２０
がオンしなければならず、その条件は飽和電圧Ｖsat2＝
０とすると次のように表される。
【００１９】Ｖout＞Ｖcc−（Ｖcc−４Ｖbe）×（Ｒ９
／（Ｒ９＋Ｒ１０＋Ｒ１１））以上の条件が満たされた
場合に、トランジスタＱ９〜１０，さらにトランジスタ
Ｑ１９がオンすることによりサイリスタがオンし、これ
によりトランジスタＱ２９がオン、トランジスタＱ３０
がオフとなり、出力トランジスタが短絡されている間保
護動作を行う。
／（Ｒ９＋Ｒ１０＋Ｒ１１））以上の条件が満たされた
場合に、トランジスタＱ９〜１０，さらにトランジスタ
Ｑ１９がオンすることによりサイリスタがオンし、これ
によりトランジスタＱ２９がオン、トランジスタＱ３０
がオフとなり、出力トランジスタが短絡されている間保
護動作を行う。
【００２０】尚、出力対ＧＮＤ短絡時の検出動作も同様
の原理となる。
の原理となる。
【００２１】図６は、従来の負荷短絡保護回路の保護動
作システムを模式的に表した説明図である。上述したよ
うに、出力トランジスタ電力検出回路６１が出力トラン
ジスタの電力検出を行うことにより、サイリスタ回路６
２がラッチ動作し、これにより出力トランジスタが電源
電位ノードＶcc又は接地電位ノードＧＮＤに短絡されて
いる間、保護動作６３が維持される。また、サイリスタ
リセット回路６４は出力電圧を検出し、サイリスタ回路
６２のラッチ動作を維持することが不要となったとき
は、サイリスタ回路６２のラッチ動作を解除する。
作システムを模式的に表した説明図である。上述したよ
うに、出力トランジスタ電力検出回路６１が出力トラン
ジスタの電力検出を行うことにより、サイリスタ回路６
２がラッチ動作し、これにより出力トランジスタが電源
電位ノードＶcc又は接地電位ノードＧＮＤに短絡されて
いる間、保護動作６３が維持される。また、サイリスタ
リセット回路６４は出力電圧を検出し、サイリスタ回路
６２のラッチ動作を維持することが不要となったとき
は、サイリスタ回路６２のラッチ動作を解除する。
【００２２】
【発明が解決しようとする課題】しかし、従来の負荷短
絡保護回路においては、出力が抵抗分を有するワイヤに
より短絡された場合に以下の２つの問題点があった。
絡保護回路においては、出力が抵抗分を有するワイヤに
より短絡された場合に以下の２つの問題点があった。
【００２３】図７は、従来の負荷短絡保護回路の保護感
度曲線を示したグラフである。
度曲線を示したグラフである。
【００２４】第１に、出力対電源電位ノードＶcc短絡の
場合、抵抗分を有するワイヤにより短絡が行われると、
大電流が流れてワイヤの両端に電圧降下が発生しＶout
＜Ｖccとなり、図７に示されるように、トランジスタＱ
２のコレクタ・エミッタ間電圧ＶceがＶz（Ｚ２）＋ＶF
（Ｑ９）以下では電力検出を行うことができない。
場合、抵抗分を有するワイヤにより短絡が行われると、
大電流が流れてワイヤの両端に電圧降下が発生しＶout
＜Ｖccとなり、図７に示されるように、トランジスタＱ
２のコレクタ・エミッタ間電圧ＶceがＶz（Ｚ２）＋ＶF
（Ｑ９）以下では電力検出を行うことができない。
【００２５】第２に、電圧検出においてはＶcc−Ｖout
＞Ｖ（Ｒ９）となった場合に検出範囲から外れ、トラン
ジスタＱ１９がオンすることができなくなる。
＞Ｖ（Ｒ９）となった場合に検出範囲から外れ、トラン
ジスタＱ１９がオンすることができなくなる。
【００２６】本発明は上記問題点に鑑みてなされたもの
で、その目的は、保護動作範囲が広く、かつ、サイリス
タ回路を使用せずに、出力トランジスタの短絡が解除さ
れるまで保護動作を維持することが可能な負荷短絡保護
回路を提供することである。
で、その目的は、保護動作範囲が広く、かつ、サイリス
タ回路を使用せずに、出力トランジスタの短絡が解除さ
れるまで保護動作を維持することが可能な負荷短絡保護
回路を提供することである。
【００２７】
【課題を解決するための手段】本発明に係る負荷短絡保
護回路によれば、出力電力増幅回路の出力電圧信号を発
生させる２個の出力トランジスタと、２個の出力トラン
ジスタのコレクタ電流をそれぞれ検出する出力トランジ
スタ電流検出回路と、２個の出力トランジスタのコレク
タ電圧をそれぞれ検出する出力電圧検出回路とを備え、
２個の出力トランジスタのコレクタが所定の低インピー
ダンスノードに短絡された状態の下で、２個の出力トラ
ンジスタのうち一方のコレクタ電流の値が所定の設定基
準電流値に達し、かつ、２個の出力トランジスタのうち
他方のコレクタ電圧の値が所定の設定基準範囲内の値に
なったときに、出力トランジスタの保護動作を行うこと
を特徴とし、この構成により、出力トランジスタの電力
ではなく、コレクタ電流及びコレクタ電圧をそれぞれ検
出するので、コレクタ電流が所定の設定基準電流値以上
になったときに、コレクタ電圧の値が設定範囲内の値と
なっていれば、出力トランジスタの保護動作が行われ
る。その結果、保護動作範囲が拡大し、異常状態を確実
に検出して保護動作を行うことができる。
護回路によれば、出力電力増幅回路の出力電圧信号を発
生させる２個の出力トランジスタと、２個の出力トラン
ジスタのコレクタ電流をそれぞれ検出する出力トランジ
スタ電流検出回路と、２個の出力トランジスタのコレク
タ電圧をそれぞれ検出する出力電圧検出回路とを備え、
２個の出力トランジスタのコレクタが所定の低インピー
ダンスノードに短絡された状態の下で、２個の出力トラ
ンジスタのうち一方のコレクタ電流の値が所定の設定基
準電流値に達し、かつ、２個の出力トランジスタのうち
他方のコレクタ電圧の値が所定の設定基準範囲内の値に
なったときに、出力トランジスタの保護動作を行うこと
を特徴とし、この構成により、出力トランジスタの電力
ではなく、コレクタ電流及びコレクタ電圧をそれぞれ検
出するので、コレクタ電流が所定の設定基準電流値以上
になったときに、コレクタ電圧の値が設定範囲内の値と
なっていれば、出力トランジスタの保護動作が行われ
る。その結果、保護動作範囲が拡大し、異常状態を確実
に検出して保護動作を行うことができる。
【００２８】本発明に係る負荷短絡保護回路出力は、ト
ランジスタの保護を確実に行うために、出力トランジス
タのコレクタが所定の低インピーダンスノードに短絡さ
れている間は保護動作を維持するように構成するとよ
い。
ランジスタの保護を確実に行うために、出力トランジス
タのコレクタが所定の低インピーダンスノードに短絡さ
れている間は保護動作を維持するように構成するとよ
い。
【００２９】より具体的な構成としては、出力電力増幅
回路の出力電圧信号を発生させる第１，第２のトランジ
スタと、第１，第２のトランジスタとカレントミラーを
それぞれ構成する第３，第４のトランジスタと、第３，
第４のトランジスタのコレクタ電流検出における基準電
流をそれぞれ発生する第５，第６のトランジスタと、第
３のトランジスタのコレクタ電流と第５のトランジスタ
のコレクタ電流とが等しくなったときに、第１のトラン
ジスタのコレクタ電圧の比較対照となる第１の比較対照
電圧を発生させる第１の比較対照電圧発生回路と、第４
のトランジスタのコレクタ電流と第６のトランジスタの
コレクタ電流とが等しくなったときに、第２のトランジ
スタのコレクタ電圧の比較対照となる第２の比較対照電
圧を発生させる第２の比較対照電圧発生回路と、通常動
作時は出力電力増幅回路のバイアス定電流を発生させる
バイアス定電流源回路と、第１及び第２のトランジスタ
のコレクタが所定の基準電位ノードに短絡された状態の
下で第２のトランジスタのコレクタ電圧が第２の比較対
照電圧より大きくなったとき、又は、第１及び第２のト
ランジスタのコレクタが所定の接地電位ノードに短絡さ
れた状態の下で第１のトランジスタのコレクタ電圧が第
１の比較対照電圧より小さくなったときに、バイアス定
電流を停止させるバイアス定電流停止回路と、第１及び
第２のトランジスタのコレクタが所定の基準電位ノード
に短絡されている間は、第４のトランジスタのコレクタ
電流が第６のトランジスタのコレクタ電流より小さくな
っても、バイアス定電流停止回路によるバイアス定電流
の停止を維持させる第１の保護動作維持回路と、第１及
び第２のトランジスタのコレクタが所定の接地電位ノー
ドに短絡されている間は、第３のトランジスタのコレク
タ電流が第５のトランジスタのコレクタ電流より小さく
なっても、バイアス定電流停止回路によるバイアス定電
流の停止を維持させる第２の保護動作維持回路と、を備
えたものとする。
回路の出力電圧信号を発生させる第１，第２のトランジ
スタと、第１，第２のトランジスタとカレントミラーを
それぞれ構成する第３，第４のトランジスタと、第３，
第４のトランジスタのコレクタ電流検出における基準電
流をそれぞれ発生する第５，第６のトランジスタと、第
３のトランジスタのコレクタ電流と第５のトランジスタ
のコレクタ電流とが等しくなったときに、第１のトラン
ジスタのコレクタ電圧の比較対照となる第１の比較対照
電圧を発生させる第１の比較対照電圧発生回路と、第４
のトランジスタのコレクタ電流と第６のトランジスタの
コレクタ電流とが等しくなったときに、第２のトランジ
スタのコレクタ電圧の比較対照となる第２の比較対照電
圧を発生させる第２の比較対照電圧発生回路と、通常動
作時は出力電力増幅回路のバイアス定電流を発生させる
バイアス定電流源回路と、第１及び第２のトランジスタ
のコレクタが所定の基準電位ノードに短絡された状態の
下で第２のトランジスタのコレクタ電圧が第２の比較対
照電圧より大きくなったとき、又は、第１及び第２のト
ランジスタのコレクタが所定の接地電位ノードに短絡さ
れた状態の下で第１のトランジスタのコレクタ電圧が第
１の比較対照電圧より小さくなったときに、バイアス定
電流を停止させるバイアス定電流停止回路と、第１及び
第２のトランジスタのコレクタが所定の基準電位ノード
に短絡されている間は、第４のトランジスタのコレクタ
電流が第６のトランジスタのコレクタ電流より小さくな
っても、バイアス定電流停止回路によるバイアス定電流
の停止を維持させる第１の保護動作維持回路と、第１及
び第２のトランジスタのコレクタが所定の接地電位ノー
ドに短絡されている間は、第３のトランジスタのコレク
タ電流が第５のトランジスタのコレクタ電流より小さく
なっても、バイアス定電流停止回路によるバイアス定電
流の停止を維持させる第２の保護動作維持回路と、を備
えたものとする。
【００３０】この構成により、上記効果を得ることがで
き、また、サイリスタ回路（リセット回路を含む。）を
用いずに、出力トランジスタのコレクタが短絡されてい
る間は保護動作を維持することができる。
き、また、サイリスタ回路（リセット回路を含む。）を
用いずに、出力トランジスタのコレクタが短絡されてい
る間は保護動作を維持することができる。
【００３１】
【発明の実施の形態】以下、本発明に係る負荷短絡保護
回路の実施の形態について、図面を参照しながら説明す
る。
回路の実施の形態について、図面を参照しながら説明す
る。
【００３２】図１は、本発明の第１の実施の形態に係る
負荷短絡保護回路の回路図である。図１に示した本発明
の第１の実施の形態に係る負荷短絡保護回路の接続関係
は以下の通りである。基準電位ノードＶccと接地電位ノ
ードＧＮＤとの間にはＰＮＰトランジスタＱ１，ＮＰＮ
トランジスタＱ２が順に直列接続されており、ＰＮＰト
ランジスタＱ１のコレクタとＮＰＮトランジスタＱ２の
コレクタとの接続ノードが出力電位ノードＶoutとされ
ている。トランジスタＱ１〜２は、後述するように、Ｂ
級プッシュプル出力電力増幅回路の出力トランジスタで
あり、トランジスタＱ１〜２のベースはトランジスタＱ
１〜２を駆動するドライバ・トランジスタにそれぞれ接
続されている。
負荷短絡保護回路の回路図である。図１に示した本発明
の第１の実施の形態に係る負荷短絡保護回路の接続関係
は以下の通りである。基準電位ノードＶccと接地電位ノ
ードＧＮＤとの間にはＰＮＰトランジスタＱ１，ＮＰＮ
トランジスタＱ２が順に直列接続されており、ＰＮＰト
ランジスタＱ１のコレクタとＮＰＮトランジスタＱ２の
コレクタとの接続ノードが出力電位ノードＶoutとされ
ている。トランジスタＱ１〜２は、後述するように、Ｂ
級プッシュプル出力電力増幅回路の出力トランジスタで
あり、トランジスタＱ１〜２のベースはトランジスタＱ
１〜２を駆動するドライバ・トランジスタにそれぞれ接
続されている。
【００３３】順に直列接続された抵抗Ｒ１，ＰＮＰトラ
ンジスタＱ３，ＮＰＮトランジスタＱ６，抵抗Ｒ４、及
び、順に直列接続された抵抗Ｒ３，ＰＮＰトランジスタ
Ｑ５，ＮＰＮトランジスタＱ４，抵抗Ｒ２が、順に直列
接続されたＰＮＰトランジスタＱ１，ＮＰＮトランジス
タＱ２にそれぞれ並列接続されている。ＰＮＰトランジ
スタＱ３のベースはＰＮＰトランジスタＱ１のベースと
相互に接続され、ＮＰＮトランジスタＱ２のベースはＮ
ＰＮトランジスタＱ２のベースと相互に接続されてい
る。ＰＮＰトランジスタＱ５，ＮＰＮトランジスタＱ６
のベースにはそれぞれ参照電位Ｖref1B，Ｖref2Bが与え
られている。
ンジスタＱ３，ＮＰＮトランジスタＱ６，抵抗Ｒ４、及
び、順に直列接続された抵抗Ｒ３，ＰＮＰトランジスタ
Ｑ５，ＮＰＮトランジスタＱ４，抵抗Ｒ２が、順に直列
接続されたＰＮＰトランジスタＱ１，ＮＰＮトランジス
タＱ２にそれぞれ並列接続されている。ＰＮＰトランジ
スタＱ３のベースはＰＮＰトランジスタＱ１のベースと
相互に接続され、ＮＰＮトランジスタＱ２のベースはＮ
ＰＮトランジスタＱ２のベースと相互に接続されてい
る。ＰＮＰトランジスタＱ５，ＮＰＮトランジスタＱ６
のベースにはそれぞれ参照電位Ｖref1B，Ｖref2Bが与え
られている。
【００３４】ＰＮＰトランジスタＱ５のコレクタと接地
電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ７が
接続されており、ＰＮＰトランジスタＱ７のベースには
参照電位Ｖref1Aが与えられている。基準電位ノードＶc
cとＮＰＮトランジスタＱ６のコレクタとの間には、Ｎ
ＰＮトランジスタＱ８，ＰＮＰトランジスタＱ９が順に
直列接続されている。ＮＰＮトランジスタＱ８のベース
には参照電位Ｖref2Aが与えられており、ＰＮＰトラン
ジスタＱ９のベースとコレクタとは相互に接続されてい
る。
電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ７が
接続されており、ＰＮＰトランジスタＱ７のベースには
参照電位Ｖref1Aが与えられている。基準電位ノードＶc
cとＮＰＮトランジスタＱ６のコレクタとの間には、Ｎ
ＰＮトランジスタＱ８，ＰＮＰトランジスタＱ９が順に
直列接続されている。ＮＰＮトランジスタＱ８のベース
には参照電位Ｖref2Aが与えられており、ＰＮＰトラン
ジスタＱ９のベースとコレクタとは相互に接続されてい
る。
【００３５】コレクタ電位が制御電位Shunt1とされたＮ
ＰＮトランジスタＱ１１のエミッタには抵抗Ｒ７の一端
が接続され、抵抗７の他端には参照電位Ｖref1が与えら
れている。ＮＰＮトランジスタＱ１１のベース・コレク
タ間にはＮＰＮトランジスタＱ１０が接続されており、
ＮＰＮトランジスタＱ１０のベースは、ＰＮＰトランジ
スタＱ５のコレクタ及びＰＮＰトランジスタＱ７のエミ
ッタに接続されている。ＮＰＮトランジスタＱ１１のベ
ース及びＮＰＮトランジスタＱ１０のコレクタと出力電
位ノードＶoutとの間には抵抗Ｒ５が接続されている。
ＰＮトランジスタＱ１１のエミッタには抵抗Ｒ７の一端
が接続され、抵抗７の他端には参照電位Ｖref1が与えら
れている。ＮＰＮトランジスタＱ１１のベース・コレク
タ間にはＮＰＮトランジスタＱ１０が接続されており、
ＮＰＮトランジスタＱ１０のベースは、ＰＮＰトランジ
スタＱ５のコレクタ及びＰＮＰトランジスタＱ７のエミ
ッタに接続されている。ＮＰＮトランジスタＱ１１のベ
ース及びＮＰＮトランジスタＱ１０のコレクタと出力電
位ノードＶoutとの間には抵抗Ｒ５が接続されている。
【００３６】参照電位Ｖref2が一端に与えられた抵抗Ｒ
８の他端にはＰＮＰトランジスタＱ１３のエミッタが接
続され、ＰＮＰトランジスタＱ１３のコレクタ電位は制
御電位Shunt2とされている。ＰＮＰトランジスタＱ１３
のエミッタ・ベース間にはＰＮＰトランジスタＱ１２が
接続されており、ＰＮＰトランジスタＱ１２のベース
は、ＰＮＰトランジスタＱ９のベース及びコレクタ、Ｐ
ＮＰトランジスタＱ３及びＮＰＮトランジスタＱ６のコ
レクタに接続されている。ＰＮＰトランジスタＱ１３の
ベース及びＰＮＰトランジスタＱ１２のコレクタと出力
電位ノードＶoutとの間には抵抗Ｒ６が接続されてい
る。
８の他端にはＰＮＰトランジスタＱ１３のエミッタが接
続され、ＰＮＰトランジスタＱ１３のコレクタ電位は制
御電位Shunt2とされている。ＰＮＰトランジスタＱ１３
のエミッタ・ベース間にはＰＮＰトランジスタＱ１２が
接続されており、ＰＮＰトランジスタＱ１２のベース
は、ＰＮＰトランジスタＱ９のベース及びコレクタ、Ｐ
ＮＰトランジスタＱ３及びＮＰＮトランジスタＱ６のコ
レクタに接続されている。ＰＮＰトランジスタＱ１３の
ベース及びＰＮＰトランジスタＱ１２のコレクタと出力
電位ノードＶoutとの間には抵抗Ｒ６が接続されてい
る。
【００３７】また、基準電位ノードＶccと接地電位ノー
ドＧＮＤとの間には、ＮＰＮトランジスタＱ２１，抵抗
Ｒ１０，ＮＰＮトランジスタＱ２２，ＰＮＰトランジス
タＱ２３，抵抗Ｒ１１，ＰＮＰトランジスタＱ２４が順
に直列接続されている。ＮＰＮトランジスタＱ２１のベ
ース・コレクタ間には直流電圧源Ｖsat1が接続されてい
る。ＮＰＮトランジスタＱ２２，ＰＮＰトランジスタＱ
２３のベースとコレクタとはそれぞれ相互に接続されて
いる。ＰＮＰトランジスタＱ２４のベースには、基準電
位Ｖccの半分の電位Ｖcc／２が与えられている。
ドＧＮＤとの間には、ＮＰＮトランジスタＱ２１，抵抗
Ｒ１０，ＮＰＮトランジスタＱ２２，ＰＮＰトランジス
タＱ２３，抵抗Ｒ１１，ＰＮＰトランジスタＱ２４が順
に直列接続されている。ＮＰＮトランジスタＱ２１のベ
ース・コレクタ間には直流電圧源Ｖsat1が接続されてい
る。ＮＰＮトランジスタＱ２２，ＰＮＰトランジスタＱ
２３のベースとコレクタとはそれぞれ相互に接続されて
いる。ＰＮＰトランジスタＱ２４のベースには、基準電
位Ｖccの半分の電位Ｖcc／２が与えられている。
【００３８】順に直列接続されたＮＰＮトランジスタＱ
２５，ＰＮＰトランジスタＱ２６が、順に直列接続され
たＮＰＮトランジスタＱ２１，抵抗Ｒ１０，ＮＰＮトラ
ンジスタＱ２２，ＰＮＰトランジスタＱ２３，抵抗Ｒ１
１，ＰＮＰトランジスタＱ２４に並列接続されている。
ＮＰＮトランジスタＱ２５のベースはＮＰＮトランジス
タＱ２２のコレクタ及びベースと相互に接続され、ＰＮ
ＰトランジスタＱ２６のベースはＰＮＰトランジスタＱ
２３のコレクタ及びベースと相互に接続されている。Ｎ
ＰＮトランジスタＱ２５，ＰＮＰトランジスタＱ２６の
コレクタ電位が参照電圧Ｖref2とされている。
２５，ＰＮＰトランジスタＱ２６が、順に直列接続され
たＮＰＮトランジスタＱ２１，抵抗Ｒ１０，ＮＰＮトラ
ンジスタＱ２２，ＰＮＰトランジスタＱ２３，抵抗Ｒ１
１，ＰＮＰトランジスタＱ２４に並列接続されている。
ＮＰＮトランジスタＱ２５のベースはＮＰＮトランジス
タＱ２２のコレクタ及びベースと相互に接続され、ＰＮ
ＰトランジスタＱ２６のベースはＰＮＰトランジスタＱ
２３のコレクタ及びベースと相互に接続されている。Ｎ
ＰＮトランジスタＱ２５，ＰＮＰトランジスタＱ２６の
コレクタ電位が参照電圧Ｖref2とされている。
【００３９】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間には、ＮＰＮトランジスタＱ２７，抵抗Ｒ１
２，ＮＰＮトランジスタＱ２８，ＰＮＰトランジスタＱ
２９，抵抗Ｒ１３，ＰＮＰトランジスタＱ３０が順に直
列接続されている。ＮＰＮトランジスタＱ２７のベース
には、基準電位Ｖccの半分の電位Ｖcc／２が与えられて
おり、ＮＰＮトランジスタＱ２８，ＰＮＰトランジスタ
Ｑ２９，ＰＮＰトランジスタＱ３０のベースとコレクタ
とはそれぞれ相互に接続されている。
Ｄとの間には、ＮＰＮトランジスタＱ２７，抵抗Ｒ１
２，ＮＰＮトランジスタＱ２８，ＰＮＰトランジスタＱ
２９，抵抗Ｒ１３，ＰＮＰトランジスタＱ３０が順に直
列接続されている。ＮＰＮトランジスタＱ２７のベース
には、基準電位Ｖccの半分の電位Ｖcc／２が与えられて
おり、ＮＰＮトランジスタＱ２８，ＰＮＰトランジスタ
Ｑ２９，ＰＮＰトランジスタＱ３０のベースとコレクタ
とはそれぞれ相互に接続されている。
【００４０】順に直列接続されたＮＰＮトランジスタＱ
３１，ＰＮＰトランジスタＱ３２が、順に直列接続され
たＮＰＮトランジスタＱ２７，抵抗Ｒ１２，ＮＰＮトラ
ンジスタＱ２８，ＰＮＰトランジスタＱ２９，抵抗Ｒ１
３，ＰＮＰトランジスタＱ３０に並列接続されている。
ＮＰＮトランジスタＱ３１のベースはＮＰＮトランジス
タＱ２８のコレクタ及びベースと相互に接続され、ＰＮ
ＰトランジスタＱ３２のベースはＰＮＰトランジスタＱ
２９のコレクタ及びベースと相互に接続されている。Ｎ
ＰＮトランジスタＱ３１，ＰＮＰトランジスタＱ３２の
コレクタ電位が参照電圧Ｖref1とされている。
３１，ＰＮＰトランジスタＱ３２が、順に直列接続され
たＮＰＮトランジスタＱ２７，抵抗Ｒ１２，ＮＰＮトラ
ンジスタＱ２８，ＰＮＰトランジスタＱ２９，抵抗Ｒ１
３，ＰＮＰトランジスタＱ３０に並列接続されている。
ＮＰＮトランジスタＱ３１のベースはＮＰＮトランジス
タＱ２８のコレクタ及びベースと相互に接続され、ＰＮ
ＰトランジスタＱ３２のベースはＰＮＰトランジスタＱ
２９のコレクタ及びベースと相互に接続されている。Ｎ
ＰＮトランジスタＱ３１，ＰＮＰトランジスタＱ３２の
コレクタ電位が参照電圧Ｖref1とされている。
【００４１】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間には、ＮＰＮトランジスタＱ３３，Ｑ３４，抵
抗Ｒ１４，ツェナー・ダイオードＺ１が順に直列接続さ
れており、ＮＰＮトランジスタＱ３３，Ｑ３４のコレク
タとベースとはそれぞれ相互に接続されている。
Ｄとの間には、ＮＰＮトランジスタＱ３３，Ｑ３４，抵
抗Ｒ１４，ツェナー・ダイオードＺ１が順に直列接続さ
れており、ＮＰＮトランジスタＱ３３，Ｑ３４のコレク
タとベースとはそれぞれ相互に接続されている。
【００４２】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間には、ＮＰＮトランジスタＱ３５，抵抗Ｒ１
５，ＰＮＰトランジスタＱ３６，ＮＰＮトランジスタＱ
３７，抵抗１６が順に直列接続されている。ＮＰＮトラ
ンジスタＱ３５のベースは、抵抗Ｒ１４とツェナー・ダ
イオードＺ１との接続ノードに接続されている。ＰＮＰ
トランジスタＱ３６のベースとコレクタとは相互に接続
されている。ＮＰＮトランジスタＱ３５のエミッタとＮ
ＰＮトランジスタＱ３７のベースとの間にはＮＰＮトラ
ンジスタＱ４５が接続されており、ＮＰＮトランジスタ
Ｑ４５のベースは、ＰＮＰトランジスタＱ３６及びＮＰ
ＮトランジスタＱ３７のコレクタに接続されている。Ｐ
ＮＰトランジスタＱ３６のエミッタ電位が参照電位Ｖre
f2Aとされ、ＮＰＮトランジスタＱ４５のエミッタ電位
が参照電位Ｖref2Bとされている。
Ｄとの間には、ＮＰＮトランジスタＱ３５，抵抗Ｒ１
５，ＰＮＰトランジスタＱ３６，ＮＰＮトランジスタＱ
３７，抵抗１６が順に直列接続されている。ＮＰＮトラ
ンジスタＱ３５のベースは、抵抗Ｒ１４とツェナー・ダ
イオードＺ１との接続ノードに接続されている。ＰＮＰ
トランジスタＱ３６のベースとコレクタとは相互に接続
されている。ＮＰＮトランジスタＱ３５のエミッタとＮ
ＰＮトランジスタＱ３７のベースとの間にはＮＰＮトラ
ンジスタＱ４５が接続されており、ＮＰＮトランジスタ
Ｑ４５のベースは、ＰＮＰトランジスタＱ３６及びＮＰ
ＮトランジスタＱ３７のコレクタに接続されている。Ｐ
ＮＰトランジスタＱ３６のエミッタ電位が参照電位Ｖre
f2Aとされ、ＮＰＮトランジスタＱ４５のエミッタ電位
が参照電位Ｖref2Bとされている。
【００４３】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間には、抵抗Ｒ１７，ＰＮＰトランジスタＱ３
８，ＮＰＮトランジスタＱ３９，抵抗Ｒ１８が順に直列
接続されている。ＰＮＰトランジスタＱ３８のベースと
接地電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ
４０が接続されており、ＰＮＰトランジスタＱ４０のベ
ースはＰＮＰトランジスタＱ３８のコレクタに接続され
ている。ＮＰＮトランジスタＱ３９のベースは、ＮＰＮ
トランジスタＱ４５のエミッタに接続されている。ＰＮ
ＰトランジスタＱ３８及びＮＰＮトランジスタＱ３９の
コレクタ電位が参照電位Ｖref1Aとされ、ＰＮＰトラン
ジスタＱ４０のエミッタ電位が参照電位Ｖref1Bとされ
ている。
Ｄとの間には、抵抗Ｒ１７，ＰＮＰトランジスタＱ３
８，ＮＰＮトランジスタＱ３９，抵抗Ｒ１８が順に直列
接続されている。ＰＮＰトランジスタＱ３８のベースと
接地電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ
４０が接続されており、ＰＮＰトランジスタＱ４０のベ
ースはＰＮＰトランジスタＱ３８のコレクタに接続され
ている。ＮＰＮトランジスタＱ３９のベースは、ＮＰＮ
トランジスタＱ４５のエミッタに接続されている。ＰＮ
ＰトランジスタＱ３８及びＮＰＮトランジスタＱ３９の
コレクタ電位が参照電位Ｖref1Aとされ、ＰＮＰトラン
ジスタＱ４０のエミッタ電位が参照電位Ｖref1Bとされ
ている。
【００４４】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間には、抵抗Ｒ２０，ＮＰＮトランジスタＱ４１
が順に直列接続されており、ＮＰＮトランジスタＱ４１
のベースと接地電位ノードＧＮＤとの間には抵抗Ｒ１９
が接続されている。ＮＰＮトランジスタＱ４１のベース
には制御電位Shunt2が与えられている。
Ｄとの間には、抵抗Ｒ２０，ＮＰＮトランジスタＱ４１
が順に直列接続されており、ＮＰＮトランジスタＱ４１
のベースと接地電位ノードＧＮＤとの間には抵抗Ｒ１９
が接続されている。ＮＰＮトランジスタＱ４１のベース
には制御電位Shunt2が与えられている。
【００４５】基準電位ノードＶccと接地電位ノードＧＮ
Ｄとの間には、ＰＮＰトランジスタＱ４２，抵抗Ｒ２３
が順に直列接続されており、抵抗Ｒ２０とＮＰＮトラン
ジスタＱ４１のコレクタとの接続ノードとＰＮＰトラン
ジスタＱ４２のベースとの間には抵抗Ｒ２１が接続され
ている。抵抗Ｒ２０、ＮＰＮトランジスタＱ４１のコレ
クタ、抵抗Ｒ２１が相互に接続された接続ノードには、
制御電位Shunt1が与えられている。
Ｄとの間には、ＰＮＰトランジスタＱ４２，抵抗Ｒ２３
が順に直列接続されており、抵抗Ｒ２０とＮＰＮトラン
ジスタＱ４１のコレクタとの接続ノードとＰＮＰトラン
ジスタＱ４２のベースとの間には抵抗Ｒ２１が接続され
ている。抵抗Ｒ２０、ＮＰＮトランジスタＱ４１のコレ
クタ、抵抗Ｒ２１が相互に接続された接続ノードには、
制御電位Shunt1が与えられている。
【００４６】抵抗Ｒ２２，ＮＰＮトランジスタＱ４６，
Ｑ４７は順に直列接続されており、抵抗Ｒ２２の一端に
は基準電圧源Ｖ１により所定の電位Ｖ１が与えられ、Ｎ
ＰＮトランジスタＱ４７のエミッタは接地電位ノードＧ
ＮＤに接続されている。ＮＰＮトランジスタＱ４６，Ｑ
４７のベースとコレクタとはそれぞれ相互に接続されて
いる。ＮＰＮトランジスタＱ４６のベース及びコレクタ
と接地電位ノードＧＮＤとの間にはＮＰＮトランジスタ
Ｑ４４が接続されており、ＮＰＮトランジスタＱ４４の
ベースは、ＰＮＰトランジスタＱ４２のコレクタと抵抗
Ｒ２３との接続ノードに接続されている。ＮＰＮトラン
ジスタＱ４６のベース及びコレクタにベースが接続され
たＮＰＮトランジスタＱ４３のエミッタと接地電位ノー
ドＧＮＤとの間には抵抗Ｒ２４が接続されており、ＮＰ
ＮトランジスタＱ４３のコレクタは、出力増幅回路のバ
イアス定電流源素子に接続されている。基準電圧源Ｖ１
の電圧は、ＮＰＮトランジスタＱ４６のコレクタ電位
が、ＮＰＮトランジスタの順方向電圧ＶFの２倍の２ＶF
となるように設定される。
Ｑ４７は順に直列接続されており、抵抗Ｒ２２の一端に
は基準電圧源Ｖ１により所定の電位Ｖ１が与えられ、Ｎ
ＰＮトランジスタＱ４７のエミッタは接地電位ノードＧ
ＮＤに接続されている。ＮＰＮトランジスタＱ４６，Ｑ
４７のベースとコレクタとはそれぞれ相互に接続されて
いる。ＮＰＮトランジスタＱ４６のベース及びコレクタ
と接地電位ノードＧＮＤとの間にはＮＰＮトランジスタ
Ｑ４４が接続されており、ＮＰＮトランジスタＱ４４の
ベースは、ＰＮＰトランジスタＱ４２のコレクタと抵抗
Ｒ２３との接続ノードに接続されている。ＮＰＮトラン
ジスタＱ４６のベース及びコレクタにベースが接続され
たＮＰＮトランジスタＱ４３のエミッタと接地電位ノー
ドＧＮＤとの間には抵抗Ｒ２４が接続されており、ＮＰ
ＮトランジスタＱ４３のコレクタは、出力増幅回路のバ
イアス定電流源素子に接続されている。基準電圧源Ｖ１
の電圧は、ＮＰＮトランジスタＱ４６のコレクタ電位
が、ＮＰＮトランジスタの順方向電圧ＶFの２倍の２ＶF
となるように設定される。
【００４７】図１に示した本発明の第１の実施の形態に
係る負荷短絡保護回路の機能的構成は以下の通りであ
る。トランジスタＱ１〜２は、上述のように、Ｂ級プッ
シュプル出力電力増幅回路の出力トランジスタである。
トランジスタＱ３〜１３，Ｑ２１〜４０，抵抗Ｒ１〜
８，Ｒ１０〜１８，ツェナー・ダイオードＺ１，直流電
圧源Ｖsat1から構成される回路は短絡時出力トランジス
タ電流及び電圧検出回路であり、トランジスタＱ４３，
４６，４７，抵抗Ｒ２２，２４，基準電圧源Ｖ1から構
成される回路はバイアス定電流源回路であり、トランジ
スタＱ４１〜４２，Ｑ４４，抵抗Ｒ１９〜２３から構成
される回路は、保護動作として電力増幅回路のバイアス
を解除する回路である。対接地電位ノードＧＮＤ短絡時
はトランジスタＱ３，Ｑ６，Ｑ８〜９，Ｑ１２〜１３，
Ｖref2，抵抗Ｒ１，Ｒ４，Ｒ６，Ｒ８で構成される回路
で電圧検出を行い、対基準電位ノードＶcc短絡時はトラ
ンジスタＱ４〜５，Ｑ７，Ｑ１０〜１１，Ｖref1，抵抗
Ｒ２〜３，Ｒ５，Ｒ７で構成される回路で電圧検出を行
う。また、トランジスタＱ２１〜３２，抵抗Ｒ１０〜１
３で構成される回路は、基準電位Ｖccに応じて決まる参
照電位Ｖref1，Ｖref2を発生させる回路であり、トラン
ジスタＱ３３〜４０，抵抗Ｒ１４〜１８，ツェナー・ダ
イオードＺ１で構成される回路は、参照電位Ｖref1B，
Ｖref2Bを発生させることにより、短絡時出力トランジ
スタ電流及び電圧検出回路の電流検出における基準電流
を発生させる回路である。また、トランジスタＱ７〜９
は、短絡時保護動作を維持するための素子であり、トラ
ンジスタＱ７，８を制御する参照電位Ｖref1A，Ｖref2A
は、トランジスタＱ３３〜４０，抵抗Ｒ１４〜１８，ツ
ェナー・ダイオードＺ１で構成される回路により与えら
れる。
係る負荷短絡保護回路の機能的構成は以下の通りであ
る。トランジスタＱ１〜２は、上述のように、Ｂ級プッ
シュプル出力電力増幅回路の出力トランジスタである。
トランジスタＱ３〜１３，Ｑ２１〜４０，抵抗Ｒ１〜
８，Ｒ１０〜１８，ツェナー・ダイオードＺ１，直流電
圧源Ｖsat1から構成される回路は短絡時出力トランジス
タ電流及び電圧検出回路であり、トランジスタＱ４３，
４６，４７，抵抗Ｒ２２，２４，基準電圧源Ｖ1から構
成される回路はバイアス定電流源回路であり、トランジ
スタＱ４１〜４２，Ｑ４４，抵抗Ｒ１９〜２３から構成
される回路は、保護動作として電力増幅回路のバイアス
を解除する回路である。対接地電位ノードＧＮＤ短絡時
はトランジスタＱ３，Ｑ６，Ｑ８〜９，Ｑ１２〜１３，
Ｖref2，抵抗Ｒ１，Ｒ４，Ｒ６，Ｒ８で構成される回路
で電圧検出を行い、対基準電位ノードＶcc短絡時はトラ
ンジスタＱ４〜５，Ｑ７，Ｑ１０〜１１，Ｖref1，抵抗
Ｒ２〜３，Ｒ５，Ｒ７で構成される回路で電圧検出を行
う。また、トランジスタＱ２１〜３２，抵抗Ｒ１０〜１
３で構成される回路は、基準電位Ｖccに応じて決まる参
照電位Ｖref1，Ｖref2を発生させる回路であり、トラン
ジスタＱ３３〜４０，抵抗Ｒ１４〜１８，ツェナー・ダ
イオードＺ１で構成される回路は、参照電位Ｖref1B，
Ｖref2Bを発生させることにより、短絡時出力トランジ
スタ電流及び電圧検出回路の電流検出における基準電流
を発生させる回路である。また、トランジスタＱ７〜９
は、短絡時保護動作を維持するための素子であり、トラ
ンジスタＱ７，８を制御する参照電位Ｖref1A，Ｖref2A
は、トランジスタＱ３３〜４０，抵抗Ｒ１４〜１８，ツ
ェナー・ダイオードＺ１で構成される回路により与えら
れる。
【００４８】本発明の第１の実施の形態に係る負荷短絡
保護回路の基本動作は、基準電位ノードＶcc又は接地電
位ノードＧＮＤに短絡され大電流を流す出力トランジス
タのコレクタ電流Ｉcが設定基準電流値に達し、かつ、
出力電圧が設定範囲内に入ると、トランジスタＱ１１又
はＱ１３がオンすることによりトランジスタＱ４１〜４
２，Ｑ４４がオン、トランジスタＱ４３がオフとなっ
て、出力トランジスタが短絡されている間は保護動作を
行うことである。
保護回路の基本動作は、基準電位ノードＶcc又は接地電
位ノードＧＮＤに短絡され大電流を流す出力トランジス
タのコレクタ電流Ｉcが設定基準電流値に達し、かつ、
出力電圧が設定範囲内に入ると、トランジスタＱ１１又
はＱ１３がオンすることによりトランジスタＱ４１〜４
２，Ｑ４４がオン、トランジスタＱ４３がオフとなっ
て、出力トランジスタが短絡されている間は保護動作を
行うことである。
【００４９】出力対基準電位ノードＶcc短絡時の具体的
保護回路動作について説明する。先ず、電流・電圧検出
部においてトランジスタＱ１１がオンするための条件
は、Ｖout＞Ｖref1＋ＶF（Ｑ１１）の関係を満たし、か
つ、トランジスタＱ１０がオフしていることである。但
し、ＶFはトランジスタの順方向電圧とする。トランジ
スタＱ１０がオフする条件は、基準電流であるトランジ
スタＱ５のコレクタ電流とトランジスタＱ４のコレクタ
電流とが等しくなること、即ちＩc（Ｑ４）＝Ｉc（Ｑ
５）が成り立つことである。トランジスタＱ４はトラン
ジスタＱ２とカレントミラーを構成しており、コレクタ
電流Ｉc（Ｑ２）は次式から求められる。
保護回路動作について説明する。先ず、電流・電圧検出
部においてトランジスタＱ１１がオンするための条件
は、Ｖout＞Ｖref1＋ＶF（Ｑ１１）の関係を満たし、か
つ、トランジスタＱ１０がオフしていることである。但
し、ＶFはトランジスタの順方向電圧とする。トランジ
スタＱ１０がオフする条件は、基準電流であるトランジ
スタＱ５のコレクタ電流とトランジスタＱ４のコレクタ
電流とが等しくなること、即ちＩc（Ｑ４）＝Ｉc（Ｑ
５）が成り立つことである。トランジスタＱ４はトラン
ジスタＱ２とカレントミラーを構成しており、コレクタ
電流Ｉc（Ｑ２）は次式から求められる。
【００５０】Ｉc（Ｑ４）＝１／Ｒｅ（Ｑ２）×（Ｒ２
×Ｉc（Ｑ４）＋ＶT×ｌｎ（（Ｓｅ（Ｑ２）／Ｓｅ（Ｑ
４）×Ｉc（Ｑ４））／Ｉc（Ｑ２））） 但し、Ｒeはトランジスタ内部のエミッタ抵抗、Ｓeはベ
ース・エミッタ間接合面積、ＶT（＝ＫＴ／ｑ）は熱電
圧とする。また、参照電位Ｖref1は次式で求められる。
×Ｉc（Ｑ４）＋ＶT×ｌｎ（（Ｓｅ（Ｑ２）／Ｓｅ（Ｑ
４）×Ｉc（Ｑ４））／Ｉc（Ｑ２））） 但し、Ｒeはトランジスタ内部のエミッタ抵抗、Ｓeはベ
ース・エミッタ間接合面積、ＶT（＝ＫＴ／ｑ）は熱電
圧とする。また、参照電位Ｖref1は次式で求められる。
【００５１】Ｖref1＝（（Ｖcc／２−４Ｖbe）×（Ｒ１
３／（Ｒ１２＋Ｒ１３）））＋２Ｖbe 但し、Ｖbeはトランジスタのベース・エミッタ間電圧で
ある。
３／（Ｒ１２＋Ｒ１３）））＋２Ｖbe 但し、Ｖbeはトランジスタのベース・エミッタ間電圧で
ある。
【００５２】以上の条件が満たされた場合に、トランジ
スタＱ１１がオンすることによりトランジスタＱ４１〜
４２，Ｑ４４がオン、トランジスタＱ４３がオフとなっ
て保護動作を行う。
スタＱ１１がオンすることによりトランジスタＱ４１〜
４２，Ｑ４４がオン、トランジスタＱ４３がオフとなっ
て保護動作を行う。
【００５３】尚、出力対接地電位ノードＧＮＤ短絡時も
原理は同様である。
原理は同様である。
【００５４】次に、短絡時ラッチ動作について、対基準
電位ノードＶcc短絡の場合で説明する。通常状態におい
てはコレクタ電流Ｉc（Ｑ４）は基準電流Ｉc（Ｑ５）よ
りも小さく、トランジスタＱ１０がオン、トランジスタ
Ｑ１１はオフとなっている。出力トランジスタの短絡後
はＩc（Ｑ４）＝Ｉc（Ｑ５）となるので、トランジスタ
Ｑ１０がオフとなり、トランジスタＱ１１はオンとな
る。これで保護動作に入り、トランジスタＱ４１〜４
２，Ｑ４４がオン、トランジスタＱ４３がオフとなって
バイアス定電流源回路によるバイアスがオフとなり、コ
レクタ電流Ｉc（Ｑ２）及びＩc（Ｑ４）はオフとなる。
ここでトランジスタＱ７は、Ｉc（Ｑ４）＜Ｉc（Ｑ５）
の間はトランジスタＱ１０のベース電位をＶcc−ＶF−
Ｖ（Ｒ１７）に固定するためのものであり、バイアスが
オフとなりコレクタ電流Ｉc（Ｑ４）がオフとなった直
後にも同電位になる。しかし、トランジスタＱ１０のエ
ミッタ電位Ｖeは、トランジスタＱ１１がオンしている
ことによりＶcc−ＶF−Ｖ（Ｒ５）に維持されているの
で、トランジスタＱ１０のベース・エミッタ間電圧Ｖbe
はＶ（Ｒ１７）−Ｖ（Ｒ５）となる。これはＶF（Ｑ１
０）よりも小さく設定されているため、トランジスタＱ
１０はオンすることができない。即ち、Ｉc（Ｑ４）＜
Ｉc（Ｑ５）の状態にもかかわらずトランジスタＱ１０
はオフしていることになり、その結果、出力トランジス
タの短絡が解除されるまで保護状態が維持される。
電位ノードＶcc短絡の場合で説明する。通常状態におい
てはコレクタ電流Ｉc（Ｑ４）は基準電流Ｉc（Ｑ５）よ
りも小さく、トランジスタＱ１０がオン、トランジスタ
Ｑ１１はオフとなっている。出力トランジスタの短絡後
はＩc（Ｑ４）＝Ｉc（Ｑ５）となるので、トランジスタ
Ｑ１０がオフとなり、トランジスタＱ１１はオンとな
る。これで保護動作に入り、トランジスタＱ４１〜４
２，Ｑ４４がオン、トランジスタＱ４３がオフとなって
バイアス定電流源回路によるバイアスがオフとなり、コ
レクタ電流Ｉc（Ｑ２）及びＩc（Ｑ４）はオフとなる。
ここでトランジスタＱ７は、Ｉc（Ｑ４）＜Ｉc（Ｑ５）
の間はトランジスタＱ１０のベース電位をＶcc−ＶF−
Ｖ（Ｒ１７）に固定するためのものであり、バイアスが
オフとなりコレクタ電流Ｉc（Ｑ４）がオフとなった直
後にも同電位になる。しかし、トランジスタＱ１０のエ
ミッタ電位Ｖeは、トランジスタＱ１１がオンしている
ことによりＶcc−ＶF−Ｖ（Ｒ５）に維持されているの
で、トランジスタＱ１０のベース・エミッタ間電圧Ｖbe
はＶ（Ｒ１７）−Ｖ（Ｒ５）となる。これはＶF（Ｑ１
０）よりも小さく設定されているため、トランジスタＱ
１０はオンすることができない。即ち、Ｉc（Ｑ４）＜
Ｉc（Ｑ５）の状態にもかかわらずトランジスタＱ１０
はオフしていることになり、その結果、出力トランジス
タの短絡が解除されるまで保護状態が維持される。
【００５５】図２は、本発明に係る負荷短絡保護回路の
保護動作システムを模式的に表した説明図である。上述
したように、検出回路２０に含まれている出力トランジ
スタ電流検出回路２１が出力トランジスタの電流検出を
行うことにより検出回路２０がラッチ動作し、これによ
り出力トランジスタが電源電位ノードＶcc又は接地電位
ノードＧＮＤに短絡されている間、保護動作２３が維持
される。また、検出回路２０に含まれている出力電圧検
出回路２２は出力電圧の検出を行い、ラッチ動作を維持
することが不要となったときはラッチ動作を解除する。
保護動作システムを模式的に表した説明図である。上述
したように、検出回路２０に含まれている出力トランジ
スタ電流検出回路２１が出力トランジスタの電流検出を
行うことにより検出回路２０がラッチ動作し、これによ
り出力トランジスタが電源電位ノードＶcc又は接地電位
ノードＧＮＤに短絡されている間、保護動作２３が維持
される。また、検出回路２０に含まれている出力電圧検
出回路２２は出力電圧の検出を行い、ラッチ動作を維持
することが不要となったときはラッチ動作を解除する。
【００５６】図３は、本発明に係る負荷短絡保護回路の
保護感度曲線を示したグラフである。本発明に係る負荷
短絡保護回路は、出力トランジスタのコレクタ電流Ｉc
が設定基準電流値に達し、かつ、出力電圧（出力トラン
ジスタのコレクタ電圧）が設定範囲内に入ると、出力ト
ランジスタが短絡されている間は保護動作を行うので、
図３に示すような領域が保護動作領域となる。
保護感度曲線を示したグラフである。本発明に係る負荷
短絡保護回路は、出力トランジスタのコレクタ電流Ｉc
が設定基準電流値に達し、かつ、出力電圧（出力トラン
ジスタのコレクタ電圧）が設定範囲内に入ると、出力ト
ランジスタが短絡されている間は保護動作を行うので、
図３に示すような領域が保護動作領域となる。
【００５７】従来の負荷短絡保護回路は、前述したよう
に、出力対電源電位ノードＶcc短絡のためのワイヤに発
生する電圧降下のために、出力トランジスタコレクタ・
エミッタ間電圧ＶceがＶz（Ｚ２）＋ＶF（Ｑ９）以下の
ときは電力検出を行うことができず、保護動作を行うこ
とができなかった。これに対し、本発明に係る負荷短絡
保護回路は、出力トランジスタコレクタ・エミッタ間電
圧Ｖceに関しては、Ｖref1＋ＶFより大きいもしくはＶc
c−（Ｖref2−ＶF）より小さいという条件を満たしてい
れば、保護動作が可能である。
に、出力対電源電位ノードＶcc短絡のためのワイヤに発
生する電圧降下のために、出力トランジスタコレクタ・
エミッタ間電圧ＶceがＶz（Ｚ２）＋ＶF（Ｑ９）以下の
ときは電力検出を行うことができず、保護動作を行うこ
とができなかった。これに対し、本発明に係る負荷短絡
保護回路は、出力トランジスタコレクタ・エミッタ間電
圧Ｖceに関しては、Ｖref1＋ＶFより大きいもしくはＶc
c−（Ｖref2−ＶF）より小さいという条件を満たしてい
れば、保護動作が可能である。
【００５８】また、従来の負荷短絡保護回路は、出力ト
ランジスタの出力電力を検出していたので、図７に示し
たように、出力トランジスタコレクタ・エミッタ間電圧
Ｖceが低下するに従い、より大きいコレクタ電流が流れ
なければ保護動作を行うことができなかった。これに対
し、本発明に係る負荷短絡保護回路は、コレクタ電流Ｉ
cが一定の設定基準電流値以上になったときに、出力ト
ランジスタコレクタ・エミッタ間電圧Ｖceの値が設定範
囲内の値となっていれば、出力トランジスタの保護動作
が行われることになる。
ランジスタの出力電力を検出していたので、図７に示し
たように、出力トランジスタコレクタ・エミッタ間電圧
Ｖceが低下するに従い、より大きいコレクタ電流が流れ
なければ保護動作を行うことができなかった。これに対
し、本発明に係る負荷短絡保護回路は、コレクタ電流Ｉ
cが一定の設定基準電流値以上になったときに、出力ト
ランジスタコレクタ・エミッタ間電圧Ｖceの値が設定範
囲内の値となっていれば、出力トランジスタの保護動作
が行われることになる。
【００５９】図４は、本発明の第２の実施の形態に係る
負荷短絡保護回路の回路図である。図４に示した本発明
の第２の実施の形態に係る負荷短絡保護回路は、図１の
第１の実施の形態における出力トランジスタであるＰＮ
ＰトランジスタＱ１並びに抵抗Ｒ１及びＰＮＰトランジ
スタＱ３で構成される部分の回路を、以下の回路で置き
換えたものである。即ち、基準電位ノードＶccと接地電
位ノードＧＮＤとの間には、出力トランジスタとしてＮ
ＰＮトランジスタＱ５０，ＮＰＮトランジスタＱ２が順
に直列接続されている。順に直列接続されたＰＮＰトラ
ンジスタＱ５１，ＮＰＮトランジスタ５２，抵抗Ｒ３０
が、ＮＰＮトランジスタＱ５０に並列接続されている。
ＮＰＮトランジスタＱ５０のベースとコレクタとは相互
に接続されている。基準電位ノードＶccとＮＰＮトラン
ジスタＱ６のコレクタとの間にはＰＮＰトランジスタＱ
５３が接続されており、ＰＮＰトランジスタＱ５３のベ
ースはＮＰＮトランジスタＱ５０のベース及びコレクタ
と接続され、ＰＮＰトランジスタＱ５１とＱ５３とはカ
レントミラーを構成している。その他の部分の構成は、
図１の第１の実施の形態と同様であり、負荷短絡保護回
路としての基本的な動作原理も同様である。
負荷短絡保護回路の回路図である。図４に示した本発明
の第２の実施の形態に係る負荷短絡保護回路は、図１の
第１の実施の形態における出力トランジスタであるＰＮ
ＰトランジスタＱ１並びに抵抗Ｒ１及びＰＮＰトランジ
スタＱ３で構成される部分の回路を、以下の回路で置き
換えたものである。即ち、基準電位ノードＶccと接地電
位ノードＧＮＤとの間には、出力トランジスタとしてＮ
ＰＮトランジスタＱ５０，ＮＰＮトランジスタＱ２が順
に直列接続されている。順に直列接続されたＰＮＰトラ
ンジスタＱ５１，ＮＰＮトランジスタ５２，抵抗Ｒ３０
が、ＮＰＮトランジスタＱ５０に並列接続されている。
ＮＰＮトランジスタＱ５０のベースとコレクタとは相互
に接続されている。基準電位ノードＶccとＮＰＮトラン
ジスタＱ６のコレクタとの間にはＰＮＰトランジスタＱ
５３が接続されており、ＰＮＰトランジスタＱ５３のベ
ースはＮＰＮトランジスタＱ５０のベース及びコレクタ
と接続され、ＰＮＰトランジスタＱ５１とＱ５３とはカ
レントミラーを構成している。その他の部分の構成は、
図１の第１の実施の形態と同様であり、負荷短絡保護回
路としての基本的な動作原理も同様である。
【００６０】
【発明の効果】本発明に係る負荷短絡保護回路によれ
ば、出力電力増幅回路の出力電圧信号を発生させる２個
の出力トランジスタと、２個の出力トランジスタのコレ
クタ電流をそれぞれ検出する出力トランジスタ電流検出
回路と、２個の出力トランジスタのコレクタ電圧をそれ
ぞれ検出する出力電圧検出回路とを備え、２個の出力ト
ランジスタのコレクタが所定の低インピーダンスノード
に短絡された状態の下で、２個の出力トランジスタのう
ち一方のコレクタ電流の値が所定の設定基準電流値に達
し、かつ、２個の出力トランジスタのうち他方のコレク
タ電圧の値が所定の設定基準範囲内の値になったとき
に、出力トランジスタの保護動作が行われる。その結
果、保護動作範囲が拡大し、出力トランジスタのコレク
タが低い出力トランジスタコレクタ・エミッタ間電圧Ｖ
ceで短絡された場合においても、異常状態を確実に検出
して保護動作を行うことができる。また、抵抗分を有す
るワイヤにて短絡された場合も確実に保護動作を行うこ
とができる。さらに、短絡されている間は保護動作を持
続させることもできる。
ば、出力電力増幅回路の出力電圧信号を発生させる２個
の出力トランジスタと、２個の出力トランジスタのコレ
クタ電流をそれぞれ検出する出力トランジスタ電流検出
回路と、２個の出力トランジスタのコレクタ電圧をそれ
ぞれ検出する出力電圧検出回路とを備え、２個の出力ト
ランジスタのコレクタが所定の低インピーダンスノード
に短絡された状態の下で、２個の出力トランジスタのう
ち一方のコレクタ電流の値が所定の設定基準電流値に達
し、かつ、２個の出力トランジスタのうち他方のコレク
タ電圧の値が所定の設定基準範囲内の値になったとき
に、出力トランジスタの保護動作が行われる。その結
果、保護動作範囲が拡大し、出力トランジスタのコレク
タが低い出力トランジスタコレクタ・エミッタ間電圧Ｖ
ceで短絡された場合においても、異常状態を確実に検出
して保護動作を行うことができる。また、抵抗分を有す
るワイヤにて短絡された場合も確実に保護動作を行うこ
とができる。さらに、短絡されている間は保護動作を持
続させることもできる。
【図１】本発明の第１の実施の形態に係る負荷短絡保護
回路の回路図。
回路の回路図。
【図２】本発明に係る負荷短絡保護回路の保護動作シス
テムを模式的に表した説明図。
テムを模式的に表した説明図。
【図３】本発明に係る負荷短絡保護回路の保護感度曲線
を示したグラフ。
を示したグラフ。
【図４】本発明の第２の実施の形態に係る負荷短絡保護
回路の回路図。
回路の回路図。
【図５】従来の負荷短絡保護回路の構成の一例を示した
回路図。
回路図。
【図６】従来の負荷短絡保護回路の保護動作システムを
模式的に表した説明図。
模式的に表した説明図。
【図７】従来の負荷短絡保護回路の保護感度曲線を示し
たグラフ。
たグラフ。
Ｑ バイポーラ・トランジスタ Ｒ 抵抗 Ｚ ツェナー・ダイオード Ｖ 直流電圧源又は電位ノード ２０ 検出回路 ２１ 出力トランジスタ電流検出回路 ２２ 出力電圧検出回路 ２３ 保護動作 ６１ 出力トランジスタ電力検出回路 ６２ サイリスタ回路 ６３ 保護動作 ６４ サイリスタリセット回路
Claims (3)
- 【請求項１】出力電力増幅回路の出力電圧信号を発生さ
せる２個の出力トランジスタと、 前記２個の出力トランジスタのコレクタ電流をそれぞれ
検出する出力トランジスタ電流検出回路と、 前記２個の出力トランジスタのコレクタ電圧をそれぞれ
検出する出力電圧検出回路とを備え、 前記２個の出力トランジスタのコレクタが所定の低イン
ピーダンスノードに短絡された状態の下で、前記２個の
出力トランジスタのうち一方の前記コレクタ電流の値が
所定の設定基準電流値に達し、かつ、前記２個の出力ト
ランジスタのうち他方の前記コレクタ電圧の値が所定の
設定基準範囲内の値になったときに、前記出力トランジ
スタの保護動作を行うことを特徴とする負荷短絡保護回
路。 - 【請求項２】請求項１に記載の負荷短絡保護回路におい
て、 前記出力トランジスタのコレクタが前記所定の低インピ
ーダンスノードに短絡されている間は前記保護動作を維
持することを特徴とする負荷短絡保護回路。 - 【請求項３】出力電力増幅回路の出力電圧信号を発生さ
せる第１，第２のトランジスタと、 前記第１，第２のトランジスタとカレントミラーをそれ
ぞれ構成する第３，第４のトランジスタと、 前記第３，第４のトランジスタのコレクタ電流検出にお
ける基準電流をそれぞれ発生する第５，第６のトランジ
スタと、 前記第３のトランジスタのコレクタ電流と前記第５のト
ランジスタのコレクタ電流とが等しくなったときに、前
記第１のトランジスタのコレクタ電圧の比較対照となる
第１の比較対照電圧を発生させる第１の比較対照電圧発
生回路と、 前記第４のトランジスタのコレクタ電流と前記第６のト
ランジスタのコレクタ電流とが等しくなったときに、前
記第２のトランジスタのコレクタ電圧の比較対照となる
第２の比較対照電圧を発生させる第２の比較対照電圧発
生回路と、 通常動作時は前記出力電力増幅回路のバイアス定電流を
発生させるバイアス定電流源回路と、 前記第１及び第２のトランジスタのコレクタが所定の基
準電位ノードに短絡された状態の下で前記第２のトラン
ジスタのコレクタ電圧が前記第２の比較対照電圧より大
きくなったとき、又は、前記第１及び第２のトランジス
タのコレクタが所定の接地電位ノードに短絡された状態
の下で前記第１のトランジスタのコレクタ電圧が前記第
１の比較対照電圧より小さくなったときに、前記バイア
ス定電流を停止させるバイアス定電流停止回路と、 前記第１及び第２のトランジスタのコレクタが所定の基
準電位ノードに短絡されている間は、前記第４のトラン
ジスタのコレクタ電流が前記第６のトランジスタのコレ
クタ電流より小さくなっても、前記バイアス定電流停止
回路による前記バイアス定電流の停止を維持させる第１
の保護動作維持回路と、 前記第１及び第２のトランジスタのコレクタが所定の接
地電位ノードに短絡されている間は、前記第３のトラン
ジスタのコレクタ電流が前記第５のトランジスタのコレ
クタ電流より小さくなっても、前記バイアス定電流停止
回路による前記バイアス定電流の停止を維持させる第２
の保護動作維持回路と、を備えたことを特徴とする負荷
短絡保護回路。
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