JP2010028962A - スイッチング電源装置、及びそのデッドタイム調整方法 - Google Patents
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Abstract
【解決手段】スイッチング電源装置が共振型スイッチング電源装置であって、直流電源Vinに接続されたスイッチング素子Q1またはスイッチング素子Q2のスイッチングの際、スイッチング素子Q1またはスイッチング素子Q2のゲート・ドレイン間容量Cgd2に分流した共振電流ICriによりゲート抵抗Rg2に電圧降下を発生させ、スイッチング素子Q1またはスイッチング素子Q2のゲート・ソース間電圧Vgs2がオン閾値電圧Vthより小さくなるように、ゲート・ドレイン間容量Cgd2とゲート抵抗Rg2の値を設定したことを特徴とするスイッチング電源装置。
【選択図】図1
Description
ローサイドのスイッチング素子Q2がオフからオンに移行するときの動作は図11の(a)で示される。また図11の(a)部分を拡大して図12に示す。
図11の(a)で示される部分は、ハイサイドのスイッチング素子Q1がオンからオフ、ローサイドのスイッチング素子Q2がオフからオンに移行するときの動作波形を示している。
t1;ゲート信号Vg1の立ち下がり点
t2;ボディダイオードDLの電流IDLの導通開始点
t3;ゲート信号Vg2の立ち上がり点
t4;ゲート信号Vg2の立ち下がり点
t5;ボディダイオードDHの電流IDH(図示なし)の導通開始点
t6;ゲート信号Vg1の立ち上がり点
ローサイドのスイッチング素子Q2がオンからオフに移行するときの動作は図11の(b)で示される。また図11の(b)部分を拡大して図13に示す。
図11の(b)で示される部分は、ハイサイドのスイッチング素子Q1がオフからオン、ローサイドのスイッチング素子Q2がオンからオフに移行するときの動作波形を示している。
t4;ゲート信号Vg2の立ち下がり点
t5;ボディダイオードDHの電流IDH(図示なし)の導通開始点
t6;ゲート信号Vg1の立ち上がり点
また、一つのゲート信号Vgで複数のスイッチング素子を同時にオン・オフさせようとするとデッドタイムを確保することができないので、個々にデッドタイムを確保したゲート信号Vgを生成して供給しなければならないという問題があった。
また、従来のデッドタイムtdの値は、温度でスイッチング素子のターンオフ、ターンオンの特性が変化した場合や素子のばらつきを考慮して、ゲート信号制御回路内でスイッチング素子Q1、Q2の短絡を生じない一定の値が設定されるので、必ずしも適正な値にならないという問題があった。
また、従来は、ボディダイオードDL(またはDH)が導通している期間にローサイドのスイッチング素子Q2(またはハイサイドのスイッチング素子Q1)をオンさせることによりゼロボルトスイッチング(ZVS)を行っていた。このため、スイッチング素子Q1、Q2をオンさせるためのゲート信号Vgはボディダイオードに共振電流が流れるようになってから印加されるのでデットタイム期間が長くなる問題があった。
更に、通常、デッドタイム経過後、速やかにスイッチング素子をオンさせるために、ゲート抵抗値は特開2003−189592号公報(特許文献3)などに示されるように小さい値を選択するが、ゲート電流のピーク値は大きくなり、ゲート電流の実行値が増加する。ここで、ゲート抵抗の損失はゲート電流の2乗に比例するため、ゲート抵抗の発熱やゲート駆動回路の損失増加、ひいては電源効率の低下を招き、特に回路を高周波化した場合にはその損失は周波数に比例するために更に大きくなるという問題があった。
また、本発明のスイッチング電源装置は、前記第1スイッチング素子または前記第2スイッチング素子のゲート信号を1つのドライブトランスにより生成することを特徴とする。
また、本発明のスイッチング電源装置は、前記ゲート信号にはデッドタイムを設定しないことを特徴とする
また、本発明のスイッチング電源装置は、前記ゲート・ドレイン間容量が、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ドレイン間に形成された寄生容量にコンデンサを並列接続して構成されたことを特徴とする。
また、本発明のスイッチング電源装置は、前記ゲート・ドレイン間容量が、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ドレイン間に形成された寄生容量のみで構成されたことを特徴とする。
また、本発明のスイッチング電源装置のデッドタイム調整方法は、前記スイッチング電源装置が共振型スイッチング電源装置であって、直流電源に接続された第1スイッチング素子または第2スイッチング素子のスイッチングの際、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ドレイン間容量に分流した共振電流によりゲート抵抗に電圧降下を発生させ、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように、前記ゲート・ドレイン間容量と前記ゲート抵抗の値を設定したことを特徴とする。
また、本発明のスイッチング電源装置のデッドタイム調整方法は、前記第1スイッチング素子と前記第2スイッチング素子のゲートに前記ゲート抵抗を介して印加されるゲート信号が、同一タイミングでオン・オフ反対方向に変化するゲート信号であることを特徴とする。
また、本発明のスイッチング電源装置のデッドタイム調整方法は、前記ゲート信号にはデッドタイムが設定されていないことを特徴とする。
図1は本発明によるスイッチング電源装置の第1の実施の形態で、その回路構成を示したものである。図1に示したスイッチング電源装置10おいて、図10に示した従来のスイッチング電源装置1の回路構成の各部に付した符号と同一符号で示されるものは同じ機能を有する構成要素を示している。ハイサイドとローサイドのスイッチング素子Q1(第1スイッチング素子)、Q2(第2スイッチング素子)にはNチャンネルMOSFETを使用している。スイッチング電源装置10が従来のスイッチング電源装置1と大きく異なる点は、スイッチング素子Q1とスイッチング素子Q2のゲート信号を、1つのドライブトランスT2の二次巻線N22及び三次巻線N23により、1つのゲート信号Vgから互いに反転したゲート信号Vg1、Vg2として生成し、また、ゲート・ソース間に形成された寄生容量Cgd1、Cgd2のそれぞれにコンデンサCrv1、Crv2を並列接続し、共振の循環電流によりゲート抵抗Rg1、Rg2に発生する電圧を大きくして、ゲート電圧をMOSFETのオン閾値電圧Vthより小さくなるようにゲート・ドレイン間容量とゲート抵抗の値を調整している点である。
図2は図1の半波電流共振回路の動作波形である。ここでタイミングt4ではハイサイドのスイッチング素子Q1はオフしており、ローサイドのスイッチング素子Q2はオンしている。このときローサイドのスイッチング素子Q2のゲート・ソース間電圧Vgs2をオン閾値電圧Vth以下に変化させると、ローサイドのスイッチング素子Q2がオフ状態に移行する。このとき、共振電流ICriにより電圧共振コンデンサCrvが充電され始める。同時にローサイドのスイッチング素子Q2のドレイン・ソース間容量Cds2も充電され始め、ドレイン・ソース間電圧Vds2が上昇する。
図4は本発明の第2の実施の形態によるスイッチング電源装置20の回路構成を示したものである。本実施の形態は第1の実施の形態の出力トランスT1を、一次巻線N31、二次巻線N32と三次巻線N33を有する出力トランスT3に替え、整流平滑回路を全波整流型に替えた点で、全波電流共振回路となる。その他は第1の実施の形態と同じである。動作波形を図5に示す。図5の各波形は図2と同様の波形を示しているが、出力トランスT3に二次巻線N32と三次巻線N33が備わって出力電圧の両極性について対称な回路となるので、その動作はスイッチングの半周期毎に極性反転されたほぼ対象な動作をしている。これらの動作は第1の実施の形態の説明から推定することができるので、本実施の形態の詳細説明は省略する。本実施の形態でも第1の実施の形態に示した効果と同じ効果が得られ、また、第1の実施の形態よりも滑らかな出力電圧が得られる。
図6は本発明の第3の実施の形態によるスイッチング電源装置30の回路構成を示したものである。本実施の形態はハイサイドのみドライブトランスT4を使用した場合の例である。本実施の形態ではハイサイドにドライブトランスT4を使用しているが、ローサイドのみにドライブトランスを使用するようにしてもよい。整流平滑回路3は第1の実施の形態、第2に実施の形態における整流平滑回路を簡略化して記載したものである。図7にスイッチング電源装置30を半波電流共振回路としたときの動作波形を示している。本実施の形態の動作は、基本的に実施の形態1に同じである。本実施の形態では、ハイサイド(又はローサイド)のレベルシフト(信号絶縁)はドライブトランスT4によって行なえる。本実施の形態でも第1の実施の形態に示した効果と同じ効果が得られ、また、ドライブトランスの三次巻線を省略できる。
図8は本発明の第4の実施の形態によるスイッチング電源装置40の回路構成を示したものである。図9に、本実施の形態によるスイッチング電源装置40の動作波形を示している。本実施の形態は、ハイサイドのゲート電源VpH’とローサイドのゲート電源VpL’をレベルシフト回路で駆動するものである。通常、レベルシフト回路を用いたハイサイドのゲート電源VpHとローサイドのゲート電源VpLのゲート信号のタイミングは独立して設定できるが、本実施の形態におけるゲート電源VpH’とゲート電源VpL’ではデッドタイムを設定しない。これにより、ゲート電源VpH’とVpL’を簡単化できる。本実施の形態は、ドライブトランスを用いないので、ドライブトランスを用いた効果は得られないが、その他は第1の実施の形態に示した効果と同じ効果が得られる。
例えば、スイッチング素子はMOSFETを例に説明したが、これに限定されず、IGBT、MOS形でないFET(接合形FETなど)などを使用することができる。
また、本実施の形態ではスイッチング素子Q1、Q2のゲート・ドレイン間容量Cgd1、Cgd2に並列にコンデンサCrv1、Crv2を接続したが、この代わりに、ゲート・ドレイン間容量Cgd1、Cgd2の大きいスイッチング素子を使用してもよい。
また、共振電流が十分大きい場合など電圧共振期間に、(オン閾値電圧Vth)<(ゲート信号の電圧値Vg)−(ゲート抵抗の電圧降下Vrg)、の関係が保たれる場合にはコンデンサCrv1、Crv2は削除できる。
また、図1等の電圧共振コンデンサCrvはスイッチング素子Q1、Q2の出力容量Cdsが十分であれば削除できる。
また、ローサイドのスイッチング素子Q2にリーケージインダクタンスLri、出力トランスT1の一次巻線N11、電流共振コンデンサCriとからなる直列体が並列に接続されている例を挙げたが、ハイサイドのスイッチング素子Q1にリーケージインダクタンスLri、出力トランスT1の一次巻線N11、電流共振コンデンサCriとからなる直列体が並列に接続されるように構成しても良い。
また、出力トランスT1のリーケージインダクタンスの代わりに、リアクトルを接続しても良い。
2・・・電圧帰還回路
3・・・整流平滑回路
Q1、Q2・・・スイッチング素子
Vin・・・直流電源
Vp、VpH、VpL、VpH'、VpL'・・・ゲート電源
Vg、Vg1、Vg2・・・ゲート信号
Rg1、Rg11、Rg12、Rg2、Rg21、Rg22・・・ゲート抵抗
Do、Dg1、Dg2・・・ダイオード
DH、DL・・・ボディダイオード
Vgs1、Vgs2・・・ゲート・ソース間電圧
Vds1、Vds2・・・ドレイン・ソース間電圧
Cgs1、Cgs2・・・ゲート・ソース間容量(寄生容量)
Cgd1、Cgd2・・・ゲート・ドレイン間容量(寄生容量)
Cds1、Cds2・・・ドレイン・ソース間容量(寄生容量)
Cri・・・電流共振コンデンサ
Crv・・・電圧共振コンデンサ
Co・・・平滑コンデンサ
RL・・・負荷
ICri・・・共振電流
ICgd2・・・ゲート・ドレイン間容量Cgd2に流れる電流
ICds2・・・ドレイン・ソース間容量Cds2に流れる電流
Lri・・・リーケージインダクタンス
Lp・・・1次巻線インダクタンス
T、T1、T3・・・出力トランス
T2、T4・・・ドライブトランス
Claims (8)
- 電力を変換・調整するために第1スイッチング素子及び第2スイッチング素子を有する共振型スイッチング電源装置において、
前記第1スイッチング素子または前記第2スイッチング素子のスイッチングによる共振電流が流れる期間中、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ドレイン間容量に分流した前記共振電流により、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように前記ゲート・ドレイン間容量とゲート抵抗の値を設定したことを特徴とするスイッチング電源装置。 - 前記第1スイッチング素子または前記第2スイッチング素子のゲート信号を1つのドライブトランスにより生成することを特徴とする請求項1に記載のスイッチング電源装置。
- 前記ゲート信号にはデッドタイムを設定しないことを特徴とする請求項1又は請求項2記載のいずれか一項に記載のスイッチング電源装置。
- 前記ゲート・ドレイン間容量は、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ドレイン間に形成された寄生容量にコンデンサを並列接続して構成されたことを特徴とする請求項1から請求項3記載のいずれか一項に記載のスイッチング電源装置。
- 前記ゲート・ドレイン間容量は、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ドレイン間に形成された寄生容量のみで構成されたことを特徴とする請求項1から請求項3記載のいずれか一項に記載のスイッチング電源装置。
- スイッチング電源装置のデッドタイム調整方法において、
前記スイッチング電源装置は共振型スイッチング電源装置であって、
直流電源に接続された第1スイッチング素子または第2スイッチング素子のスイッチングの際、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ドレイン間容量に分流した共振電流によりゲート抵抗に電圧降下を発生させ、前記第1スイッチング素子または前記第2スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように、前記ゲート・ドレイン間容量と前記ゲート抵抗の値を設定したことを特徴とするスイッチング電源装置のデッドタイム調整方法。 - 前記第1スイッチング素子と前記第2スイッチング素子のゲートに前記ゲート抵抗を介して印加されるゲート信号は、同一タイミングでオン・オフ反対方向に変化するゲート信号であることを特徴とする請求項6に記載のスイッチング電源装置のデッドタイム調整方法。
- 前記ゲート信号にはデッドタイムが設定されていないことを特徴とする請求項6又は請求項7記載のいずれか一項に記載のスイッチング電源装置のデッドタイム調整方法。
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