JP2017028878A - 電力変換装置 - Google Patents

Abstract

【課題】リカバリ損失の低減を実現できるトーテムポール型力率改善回路を備えた電力変換装置を提供する。
【解決手段】電力変換部は、第１のスイッチング素子と第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との直列接続に対して並列に接続された第１のダイオードと第２のダイオードと、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点と前記第１のダイオードと前記第２のダイオードとの接続点との間において交流電源と接続されるインダクタと、を備える。極性検知部は、前記交流電源の極性を検知する。駆動部は、前記極性が検知された場合に前記極性の検知結果と前記駆動信号とに基づいて前記第１のスイッチング素子及び前記第２のスイッチング素子のオン状態とオフ状態とを切替え、前記極性が検知されない場合に前記第１のスイッチング素子及び前記第２のスイッチング素子をオフ状態に切り替える。
【選択図】図１

Description

本発明の実施形態は、電力変換装置に関する。

電力変換装置は、交流電源から得られる交流電圧を直流電圧に変換して負荷へ電力を供給する。交流電源の交流電圧を直流電圧に変換する場合、交流電源に流れる交流電流を交流電圧と同位相の正弦波状に変換することが最も力率が良く高調波ノイズ発生も少ない。電力変換装置は、入力電流を正弦波状にするトーテムポール型力率改善回路を備える。

トーテムポール型力率改善回路は、２つのダイオードの直列接続の接続点と、２つのスイッチング素子の直列接続の接続点との間にコイルと交流電源が接続される。トーテムポール型力率改善回路を備える電力変換装置は、入力される交流電源の電圧の極性を検出し、極性が負極性である半周期と極性が正極性である半周期とで２つのスイッチング素子のオン状態とオフ状態とを互いに切り替えることにより電流経路を切り変えて昇圧動作させ、交流電圧と交流電流とで位相を一致させて高調波電流を抑制することができる。

トーテムポール型力率改善回路は、２つのスイッチング素子のオン状態とオフ状態とが切り替えられた際にコイルに蓄えられたエネルギーが電流として、例えばスイッチング素子の寄生ダイオードを介して流れる。ここで再び２つのスイッチング素子のオン状態とオフ状態とが切り替えられた場合、寄生ダイオードが順方向から逆方向に切り替わるのに寄生ダイオードの特性に応じた逆回復時間（ｔｒｒ：Ｒｅｖｅｒｓｅ Ｒｅｃｏｖｅｒｙ ｔｉｍｅ）で規定される時間を要する。この為、２つのスイッチング素子のオン状態とオフ状態とが切り替わった場合に寄生ダイオードに交流電源電圧が逆電圧として印加され、大きな逆電流が流れる。この結果、寄生ダイオードで大きなエネルギー損失（リカバリ損失）が発生し発熱する。そこで、スイッチング素子をオフ状態からオン状態に切り替えるタイミングを遅延させていずれのスイッチング素子もオン状態にならないデッドタイムを設けたリカバリ損失改善回路がある。リカバリ損失改善回路は、このデッドタイム中に逆電圧印加用のスイッチング素子を駆動し、デッドタイム終了後に逆電圧印加用のスイッチング素子駆動を解除することにより、デッドタイム中に入力交流電圧よりも電圧が低い補助電源からの低い逆電圧が寄生ダイオードに印加される。この結果、寄生ダイオードにおいて発生する逆電圧と逆電流の積で示されるエネルギー損失を低減する。

しかし、交流電源の極性が切り替わるタイミング前後で、駆動信号のデューティ比が高くなる為、デッドタイムを設けることが難しくなる。この結果、２つのスイッチング素子を適正に駆動させることができずにエネルギー損失を低減することができない可能性がある。また、スイッチング素子として例えば絶縁ゲートバイポーラトランジスタを使う構成においても、リカバリ損失は同様に発生する。

特開２００６−１４１１６８号公報

本発明が解決しようとする課題は、リカバリ損失の低減を実現できるトーテムポール型力率改善回路を備えた電力変換装置を提供することである。

一実施形態に係る電力変換装置は、電力変換部と、極性検知部と、制御部と、駆動部とを有する。電力変換部は、第１のスイッチング素子と第２のスイッチング素子との直列接続と、前記第１のスイッチング素子と前記第２のスイッチング素子との直列接続に対して並列に接続された第１のダイオードと第２のダイオードとの直列接続と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点と前記第１のダイオードと前記第２のダイオードとの接続点との間において交流電源と直列接続されるインダクタと、を備える。極性検知部は、前記交流電源の極性を検知する。制御部は、駆動信号を出力する。駆動部は、前記極性が検知された場合に前記極性の検知結果と前記駆動信号とに基づいて前記第１のスイッチング素子及び前記第２のスイッチング素子のオン状態とオフ状態とを互いに切替え、前記極性が検知されない場合に前記第１のスイッチング素子及び前記第２のスイッチング素子をオフ状態に切り替える。

図１は、一実施形態に係る電力変換装置の構成の例について説明する為の図である。 図２は、一実施形態に係る極性検知部の構成の例について説明する為の図である。 図３は、一実施形態に係るゲート駆動部の構成の例について説明する為の図である。 図４は、一実施形態に係るゲート駆動部の出力の例について説明する為の図である。 図５は、一実施形態に係る遅延部の入力と出力の例について説明する為の図である。 図６は、一実施形態に係る電力変換装置の動作について説明する為の図である。

以下、実施の形態について図面を参照して説明する。
図１は、一実施形態に係る電力変換装置１の構成例を示す図である。電力変換装置１は、トーテムポール型力率改善回路を備える。トーテムポール型力率改善回路を備える電力変換装置１は、入力電源としての交流電源Ｖａｃに接続される。電力変換装置１は、交流電源Ｖａｃの交流電圧を高周波でスイッチングして直流電力を負荷回路Ｒ１に出力することにより、負荷回路Ｒ１が動作する。

まず電力変換装置１の構成について説明する。電力変換装置１は、電力変換部２、電圧検出部３、回路電流検出部４、制御部５、極性検知部６ａ、極性検知部６ｂ、ゲート駆動部７、遅延部８ａ、及び遅延部８ｂを備える。

電力変換部２は、交流電源Ｖａｃから得られる交流電圧を直流電圧に変換して負荷回路Ｒ１へ電力を供給する。負荷回路Ｒ１は、一般的には力率改善回路の後段回路であり、例えばＬＬＣ共振回路である。電力変換部２は、第１のスイッチング素子Ｓ１、第２のスイッチング素子Ｓ２、第１のダイオードＤ１、第２のダイオードＤ２、コイル（インダクタ）Ｌ１、及び第１のコンデンサＣ１を備える。

第１のスイッチング素子Ｓ１と第２のスイッチング素子Ｓ２との直列接続と、第１のスイッチング素子Ｓ１と第２のスイッチング素子Ｓ２との直列接続に対して並列に接続された第１のダイオードＤ１と第２のダイオードＤ２との直列接続と、により電力変換部２が構成される。例えば、第１のスイッチング素子Ｓ１のソースと第２のスイッチング素子Ｓ２のドレインとの直列接続と、第１のダイオードＤ１のアノードと第２のダイオードＤ２のカソードとの直列接続と、が並列に接続される。

第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２は、半導体スイッチにより実現される。例えば、第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２は、シリコンＦＥＴで構成される。またさらに、第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２は、ＧａＮなどにより構成されていてもよい。

第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２は、ドレインからソースに向かって電流を流すスイッチとして動作する。第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２は、ゲートに対して各スイッチング素子の特性に応じた閾値以上の高いレベル（ハイレベル）の信号（ゲート駆動信号）が入力された場合にドレインからソースに向かって導通する。また、第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２は、ゲートに対して各スイッチング素子の特性に応じた閾値未満の低いレベル（ローレベル）のゲート駆動信号が入力された場合にドレインからソースに向かって非導通する。また、第１のスイッチング素子Ｓ１は、ゲート駆動信号にかかわらずソースからドレインに向かって常に導通可能な第１の寄生ダイオードＤｓ１として構成される。また、第２のスイッチング素子Ｓ２は、ゲート駆動信号にかかわらずソースからドレインに向かって常に導通可能な第２の寄生ダイオードＤｓ２として構成される。

コイルＬ１は、第１のスイッチング素子Ｓ１と第２のスイッチング素子Ｓ２との接続点Ｐと、第１のダイオードＤ１と第２のダイオードＤ２との接続点Ｑと、の間において交流電源Ｖａｃと直列に接続される。

第１のコンデンサＣ１は、第１のスイッチング素子Ｓ１と第２のスイッチング素子Ｓ２との直列接続と、第１のダイオードＤ１と第２のダイオードＤ２との直列接続に対して並列に接続される。

電圧検出部３は、電力変換部２により生成された昇圧電圧を検出する。例えば、電圧検出部３は、電力変換部２により生成された昇圧電圧を入力電圧とした抵抗分圧によって負荷回路Ｒ１に印加される実効電圧を検出する。電圧検出部３は、検出した実効電圧を示す電圧検出信号を制御部５に入力する。

回路電流検出部４は、コイルＬ１に流れる電流を検出する。例えば、回路電流検出部４は、カレントトランスフォーマー（ＣＴ）で構成され、コイルＬ１を流れる電流に応じた電圧を発生させる。

制御部５は、例えば昇圧型力率改善回路用の電流連続型制御ＩＣにより構成される。制御部５は、回路電流検出部４により発生した電圧を電流検出部１１により検出し、電流検出信号を取得する。制御部５は、電圧検出部３からの電圧検出信号と、電流検出信号とに基づいて、後述する第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２のゲート信号の生成に用いられる駆動信号を生成する。

まず、制御部５は、電流検出信号に基づいて、コイルＬ１を流れる電流をサイン波に制御し且つ電力変換部２による昇圧電圧を定電圧に制御する為の駆動信号を生成する。この為に、制御部５は、電圧検出部３からの電圧検出信号と、制御部５の外部で生成された基準電圧と、基準サイン波と、からアンプ１２ａと、乗算器部１３とで目標サイン電圧を生成する。そして制御部５は、目標サイン電圧と、電流検出信号と、からアンプ１２ｂで誤差電圧を生成する。更に制御部５は、ランプ発振部１４から出力されるランプ電圧と誤差電圧とを比較器１５により比較し、比較結果を駆動信号として出力部１６からゲート駆動部７に出力する。なお、制御部５は、交流電源Ｖａｃの両端に並列接続された第２のコンデンサＣ２より構成される直流電源Ｖｄｃからの電力供給によって動作する。

極性検知部６ａ及び極性検知部６ｂは、交流電源Ｖａｃの極性を検知し、負極性を示す第１の極性検知信号及び正極性を示す第２の極性検知信号をゲート駆動部７に出力する。

図２は、極性検知部６ａ及び極性検知部６ｂの構成例を示す。極性検知部６ａ及び極性検知部６ｂは、フォトカプラ２１及び比較器２２を備える。

フォトカプラ２１は、アノード、カソード、エミッタ、及びコレクタなどの端子を備える。比較器２２は、第１の入力端子、第２の入力端子、及び出力端子を備える。

フォトカプラ２１は、アノードからカソードに流れる電流に応じてエミッタとコレクタとの間を導通させる。

具体的には、極性検知部６ａのフォトカプラ２１は、アノードが発光素子を保護する為の電流制限抵抗Ｒ２を介して交流電源Ｖａｃの一方の端子に接続され、カソードが交流電源Ｖａｃの他方の端子に接続されている。また、極性検知部６ｂのフォトカプラ２１は、極性検知部６ａのフォトカプラ２１と逆並列になるように接続されている。フォトカプラ２１のエミッタには、抵抗Ｒ３を介して直流電源Ｖｄｃに接続され、コレクタには、比較器２２の第１の入力端子が接続されている。フォトカプラ２１は、アノードからカソードに流れる電流に応じてエミッタとコレクタとの間を導通させることにより、比較器２２の第１の入力端子に電圧が印加される。

比較器２２の第２の入力端子には、直流電源Ｖｒより閾値としての設定電圧が印加される。比較器２２は、第１の入力端子に印加された電圧が設定電圧より高い場合にハイレベルの信号を出力し、第１の入力端子に印加された電圧が設定電圧より低い場合にローレベルの信号を出力する。なお、比較器２２は、直流電源Ｖｄｃに応じた電圧でハイレベルの信号を出力する。

上記のような構成により、極性検知部６ａは、交流電源Ｖａｃの交流電圧が負極性であり且つ設定電圧（第１の閾値）以上である場合、ハイレベルの第１の極性検知信号を出力する。また、極性検知部６ａは、交流電源Ｖａｃの交流電圧が正極性である場合、または負極性且つ設定電圧（第１の閾値）未満である場合、ローレベルの第１の極性検知信号を出力する。極性検知部６ｂは、交流電源Ｖａｃの交流電圧が正極性且つ設定電圧（第２の閾値）以上である場合、ハイレベルの第２の極性検知信号を出力する。また、極性検知部６ｂは、交流電圧が負極性である場合、または正極性且つ設定電圧（第２の閾値）未満である場合、ローレベルの第２の極性検知信号を出力する。

なお、極性検知部６ａ及び極性検知部６ｂは、比較器２２に入力する直流電源Ｖｄｃの電圧を調整することにより、第１の極性検知信号のハイレベルの電圧及び第２の極性検知信号のハイレベルの電圧と、制御部５から出力される駆動信号のハイレベルの電圧との差が所定未満になるように設定することができる。このように、ゲート駆動部７に入力する信号のハイレベルの電圧を揃えることにより、ゲート駆動部７を簡易な論理回路で構成することができる。

ゲート駆動部７は、極性検知部６ａ及び極性検知部６ｂからの第１の極性検知信号、第２の極性検知信号、及び制御部５からの駆動信号に基づいて、第１のスイッチング素子Ｓ１のオン状態とオフ状態とを切り替える為の第１のゲート信号と、第２のスイッチング素子Ｓ２のオン状態とオフ状態とを切り替える為の第２のゲート信号と、を生成する。即ち、極性検知部６ａまたは極性検知部６ｂにより極性が検知された場合に第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２のオン状態とオフ状態とを互いに切替えるスイッチング動作を行う。また、極性検知部６ａ且つ極性検知部６ｂにより極性が検知されない場合に第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２をオフ状態に切替える。

ゲート駆動部７は、例えば論理ＩＣにより構成される。図３は、ゲート駆動部７の構成例を示す。ゲート駆動部７は、第１のＮＡＮＤ論理素子３１、第２のＮＡＮＤ論理素子３２、第３のＮＡＮＤ論理素子３３、第４のＮＡＮＤ論理素子３４、第５のＮＡＮＤ論理素子３５、第６のＮＡＮＤ論理素子３６、及び第７のＮＡＮＤ論理素子３７を備える。各ＮＡＮＤ論理素子は、回路中で生成された直流電源Ｖｄｃにより駆動する。

第１のＮＡＮＤ論理素子３１は、駆動信号と駆動信号との否定論理積を出力する。第２のＮＡＮＤ論理素子３２は、駆動信号と第２の極性検知信号との否定論理積を出力する。第３のＮＡＮＤ論理素子３３は、第１のＮＡＮＤ論理素子３１の出力と第１の極性検知信号との否定論理積を出力する。第４のＮＡＮＤ論理素子３４は、第２のＮＡＮＤ論理素子３２の出力と第３のＮＡＮＤ論理素子３３の出力との否定論理積を第１のゲート信号として遅延部８ａに出力する。

また、第５のＮＡＮＤ論理素子３５は、駆動信号と第１の極性検知信号との否定論理積を出力する。第６のＮＡＮＤ論理素子３６は、第１のＮＡＮＤ論理素子３１の出力と第２の極性検知信号との否定論理積を出力する。第７のＮＡＮＤ論理素子３７は、第５のＮＡＮＤ論理素子３５の出力と第６のＮＡＮＤ論理素子３６の出力との否定論理積を第２のゲート信号として遅延部８ｂに出力する。

上記のような構成によると、図４に示すように、駆動信号、第１の極性検知信号、及び第２の極性検知信号を入力とした場合の出力である第１のゲート信号及び第２のゲート信号は、以下のようになる。

（第１の信号状態）
駆動信号がローレベル、第１の極性検知信号がローレベル、且つ第２の極性検知信号がローレベルである場合、第１のゲート信号がローレベル、第２のゲート信号がローレベルになる。

（第２の信号状態）
駆動信号がローレベル、第１の極性検知信号がローレベル、且つ第２の極性検知信号がハイレベルである場合、第１のゲート信号がローレベル、第２のゲート信号がハイレベルになる。

（第３の信号状態）
駆動信号がローレベル、第１の極性検知信号がハイレベル、且つ第２の極性検知信号がローレベルである場合、第１のゲート信号がハイレベル、第２のゲート信号がローレベルになる。

（第４の信号状態）
駆動信号がハイレベル、第１の極性検知信号がローレベル、且つ第２の極性検知信号がローレベルである場合、第１のゲート信号がローレベル、第２のゲート信号がローレベルになる。

（第５の信号状態）
駆動信号がハイレベル、第１の極性検知信号がローレベル、且つ第２の極性検知信号がハイレベルである場合、第１のゲート信号がハイレベル、第２のゲート信号がローレベルになる。

（第６の信号状態）
駆動信号がハイレベル、第１の極性検知信号がハイレベル、且つ第２の極性検知信号がローレベルである場合、第１のゲート信号がローレベル、第２のゲート信号がハイレベルになる。

即ち、ゲート駆動部７は、交流電源Ｖａｃの極性が正極性である場合に駆動信号に同期し且つ交流電源Ｖａｃの極性が負極性である場合に駆動信号に対して反転した第１のゲート信号を生成し、交流電源Ｖａｃの極性が正極性である場合に駆動信号に対して反転し且つ交流電源Ｖａｃの極性が負極性である場合に駆動信号に同期した第２のゲート信号を生成する。

なお、ここでは、第１の極性検知信号がハイレベルである場合、第２のゲート信号を主ゲート信号、第１のゲート信号を副ゲート信号として扱い、第２の極性検知信号がハイレベルである場合、第２のゲート信号を副ゲート信号、第１のゲート信号を主ゲート信号として扱う。

また、上記のようにゲート駆動部７がＮＡＮＤ論理素子により構成される例について説明したが、上記の第１乃至第６の信号状態が得られる論理回路であれば、他の論理素子が組み合わされたものにより構成されていてもよい。

遅延部８ａ及び遅延部８ｂは、ゲート信号の立ち上がりを遅らせる遅延回路により構成される。例えば、遅延回路は、抵抗とコンデンサとが組み合わされて構成される。なお、遅延回路は、ゲート信号の立ち上がりを遅らせることができる回路であれば如何なる構成であってもよい。

図５は、遅延部８ａに入力される第１のゲート信号、遅延部８ａから出力される第１の素子駆動信号、遅延部８ｂに入力される第２のゲート信号、及び遅延部８ｂから出力される第２の素子駆動信号の例を示す。遅延部８ａは、第１のゲート信号のローレベルからハイレベルへの立ち上がりをデッドタイムに相当する所定時間遅延させることにより得られる第１の素子駆動信号を第１のスイッチング素子Ｓ１に出力する。遅延部８ｂは、第２のゲート信号のローレベルからハイレベルへの立ち上がりをデッドタイムに相当する所定時間遅延させることにより得られる第２の素子駆動信号を第２のスイッチング素子Ｓ２に出力する。なお、第１の素子駆動信号及び第２の素子駆動信号のハイレベルからローレベルへの立下りは、元の第１のゲート信号及び第２のゲート信号とそれぞれ同じタイミングである。このように第１のゲート信号及び第２のゲート信号の立ち上がりを遅延させることにより、第１のスイッチング素子Ｓ１と第２のスイッチング素子Ｓ２との両方をオフ状態にする同期整流の為のデッドタイムを設けることができる。

以下、上記のように構成された電力変換装置１における動作について説明する。

上記のように生成された、第１の素子駆動信号及び第２の素子駆動信号により第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２が駆動される。第１のスイッチング素子Ｓ１は、第１の素子駆動信号がハイレベルである場合にオン状態になり、ローレベルである場合にオフ状態になる。また、第２のスイッチング素子Ｓ２は、第２の素子駆動信号がハイレベルである場合にオン状態になり、ローレベルである場合にオフ状態になる。

図６は、電力変換装置１に入力される交流電源電圧、各信号、及び交流入力電流の例を示すタイミングチャートである。

図６（ａ）は、交流電源Ｖａｃの電圧波形の例を示す。図６（ｂ）は、第２の極性検知信号の例を示す。図６（ｃ）は、第１の極性検知信号の例を示す。図６（ｄ）は、駆動信号の例を示す。図６（ｅ）は、第１のゲート信号の例を示す。図６（ｆ）は、第２のゲート信号の例を示す。図６（ｇ）は、回路電流検出部４により検出されたコイルＬ１に流れる電流の電流波形の例を示す。

制御部５から出力される駆動信号は、交流電源Ｖａｃの極性に関わらず、ゼロ電圧付近でのデューティ比が１００％に近い状態になる。また、駆動信号は、交流電源Ｖａｃのピーク電圧付近では、ゼロ電圧付近に対してデューティ比が小さくなる。

以下第２の極性検知信号がハイレベル（交流電源Ｖａｃの正極性検出）である場合について説明する。第１の極性検知信号と第２の極性検知信号とが同時にハイレベルになることは無いため、少なくとも第２の極性検知信号がハイレベルである間、第１の極性検知信号はローレベルである。このように第２の極性検知信号がハイレベルであり第１の極性検知信号がローレベルである期間Ａにおいて、第１のゲート信号が主ゲート信号、第２のゲート信号が副ゲート信号として扱われる。この場合、期間Ａにおいて、第１のゲート信号は、駆動信号に同期した信号になり、第２のゲート信号は、駆動信号に反転した信号になる。この場合、第２のスイッチング素子Ｓ２が主スイッチング素子として動作し、第１のスイッチング素子Ｓ１が副スイッチング素子（同期整流素子）として動作する。

次に第１の極性検知信号がハイレベル（交流電源Ｖａｃの負極性検出）である場合について説明する。第１の極性検知信号と第２の極性検知信号とが同時にハイレベルになることは無いため、少なくとも第１の極性検知信号がハイレベルである間、第２の極性検知信号はローレベルである。このように第１の極性検知信号がハイレベルであり第２の極性検知信号がローレベルである期間Ｂにおいて、第２のゲート信号が主ゲート信号、第１のゲート信号が副ゲート信号として扱われる。この場合、期間Ｂにおいて、第２のゲート信号は、駆動信号に同期した信号になり、第１のゲート信号は、駆動信号に反転した信号になる。この場合、第１のスイッチング素子Ｓ１が主スイッチング素子として動作し、第２のスイッチング素子Ｓ２が副スイッチング素子（同期整流素子）として動作する。

上記のような第１のゲート信号及び第２のゲート信号に基づく第１の素子駆動信号及び第２の素子駆動信号によって第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２を駆動することにより、図６（ｇ）に示される交流入力電流波形が得られる。

次に第１の極性検知信号及び第２の極性検知信号がローレベルである場合について説明する。交流電源Ｖａｃの電圧がゼロ電圧付近では、極性検知部６ａの比較器２２に設定された設定電圧未満であり、且つ極性検知部６ｂの比較器２２に設定された設定電圧未満である状態が発生し、この場合に第１の極性検知信号及び第２の極性検知信号においてローレベルが出力される。このように第１の極性検知信号及び第２の極性検知信号がローレベルであるゲート信号停止期間において、第１のゲート信号及び第２のゲート信号がローレベルに制御される。この結果、第１のスイッチング素子Ｓ１と第２のスイッチング素子Ｓ２とがオフ状態になる。

ゲート信号停止期間は、極性検知部６ａ及び極性検知部６ｂの比較器２２に設定された設定電圧の値を変えることにより、長さを変更することができる。例えば、極性検知部６ａの比較器２２に設定された設定電圧（第１の閾値）の値または極性検知部６ｂの比較器２２に設定された設定電圧（第２の閾値）の値を大きくすることにより、ゲート信号停止期間を長くすることができる。また、例えば、極性検知部６ａの比較器２２に設定された設定電圧（第１の閾値）の値または極性検知部６ｂの比較器２２に設定された設定電圧（第２の閾値）の値を小さくすることにより、ゲート信号停止期間を短くすることができる。

上記のように構成された電力変換装置１は、第１のスイッチング素子と第２のスイッチング素子との直列接続と、第１のスイッチング素子と第２のスイッチング素子との直列接続に対して並列に接続された第１のダイオードと第２のダイオードとの直列接続と、第１のスイッチング素子と第２のスイッチング素子との接続点と第１のダイオードと第２のダイオードとの接続点との間において交流電源と直列接続されるインダクタと、を備える電力変換部において、駆動信号を出力し、交流電源の極性を検知し、極性が検知された場合に極性の検知結果と駆動信号とに基づいて第１のスイッチング素子及び第２のスイッチング素子のオン状態とオフ状態とを互いに切替え、極性が検知されない場合に第１のスイッチング素子及び第２のスイッチング素子をオフ状態に切り替える。

これにより、駆動信号のデューティ比が１００％近くになる交流電源の電圧がゼロ付近で第１のスイッチング素子及び第２のスイッチング素子をオフ状態に切り替える。

このように、第１のスイッチング素子及び第２のスイッチング素子をオフ状態に切り替えることにより、交流電源の電圧がゼロ付近でのスイッチング素子の寄生ダイオードにおいて発生するリカバリ損失を低減するトーテムポール型力率改善回路を備えた電力変換装置を提供できる。

なお、ゼロ電圧付近での第１のスイッチング素子及び第２のスイッチング素子の駆動停止による交流入力電流波形に与える影響は小さなものであり、力率改善回路の機能に与える影響も小さい。また、定常動作時は同期整流動作を行っており回路の効率を高めることができる。

更に、上記の構成によると、従来と同様の駆動信号を用いることができる為、従来用いられている低コストの昇圧型力率改善回路用の電流連続型制御ＩＣを制御部として用いることができる。この結果、電力変換装置のコストを抑えることができる。

また、ゲート駆動部に入力する駆動信号と、第１の極性検知信号と、第２の極性検知信号のハイレベルの電圧の値をある電圧値に揃えることにより、ゲート駆動部が複数の論理素子が組み合わされた論理ＩＣにより構成可能になる。この結果、電圧を調整する為の電源を新規に設ける必要がなくなり電力変換装置のコストを抑えることができる。

また、ゲート駆動部の後段に信号の立ち上りを遅らせる遅延部を設けることにより、ゲート信号からデッドタイムが設けられた素子駆動信号を生成することができる。このような構成によると、遅延部の素子の定数の調整によってデッドタイムの長さを調整することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…電力変換装置、２…電力変換部、３…電圧検出部、４…回路電流検出部、５…制御部、６ａ…極性検知部、６ｂ…極性検知部、７…ゲート駆動部、８ａ…遅延部、８ｂ…遅延部、Ｖａｃ…交流電源、Ｓ１…第１のスイッチング素子、Ｓ２…第２のスイッチング素子、Ｄｓ１…第１の寄生ダイオード、Ｄｓ２…第２の寄生ダイオード、Ｄ１…第１のダイオード、Ｄ２…第２のダイオード、Ｌ１…コイル、Ｃ１…第１のコンデンサ、Ｃ２…第２のコンデンサ、Ｐ…接続点、Ｑ…接続点、Ｖｄｃ…直流電源、Ｒ１…負荷回路、Ｒ２…電流制限抵抗、Ｒ３…抵抗、Ｖｒ…直流電源。

Claims (5)

1. 第１のスイッチング素子と第２のスイッチング素子との直列接続と、前記第１のスイッチング素子と前記第２のスイッチング素子との直列接続に対して並列に接続された第１のダイオードと第２のダイオードとの直列接続と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点と前記第１のダイオードと前記第２のダイオードとの接続点との間において交流電源と直列接続されるインダクタと、を備える電力変換部と、
   前記交流電源の極性を検知する極性検知部と、
   駆動信号を出力する制御部と、
   前記極性が検知された場合に前記極性の検知結果と前記駆動信号とに基づいて前記第１のスイッチング素子及び前記第２のスイッチング素子のオン状態とオフ状態とを互いに切替え、前記極性が検知されない場合に前記第１のスイッチング素子及び前記第２のスイッチング素子をオフ状態に切り替える駆動部と、
   を具備する電力変換装置。
2. 前記極性検知部は、前記交流電源の極性が負極性である場合に第１の極性検知信号を出力し、前記交流電源の極性が正極性である場合に第２の極性検知信号を出力し、
   前記駆動部は、前記駆動信号と、前記第１の極性検知信号と、第２の極性検知信号と、に基づいて第１のゲート信号及び第２のゲート信号をそれぞれ生成し、前記第１のゲート信号により前記第１のスイッチング素子のオン状態とオフ状態とを切替え、前記第２のゲート信号により前記第２のスイッチング素子のオン状態とオフ状態とを切替える請求項１に記載の電力変換装置。
3. 前記第１の極性検知信号及び前記第２の極性検知信号は、前記駆動信号との出力電圧の差が所定未満であり、
   前記駆動部は、前記駆動信号、前記第１の極性検知信号、及び第２の極性検知信号を入力とし、前記第１のゲート信号及び前記第２のゲート信号を出力とした論理回路により前記第１のゲート信号及び前記第２のゲート信号を生成する請求項２に記載の電力変換装置。
4. 前記第１のゲート信号及び前記第２のゲート信号の立ち上がりを遅らせる遅延部をさらに具備する請求項２または３に記載の電力変換装置。
5. 前記交流電源の交流電圧が負極性且つ予め設定された第１の閾値以上である場合に前記第１の極性検知信号を出力し、前記交流電源の交流電圧が正極性且つ予め設定された第２の閾値以上である場合に前記第２の極性検知信号を出力する請求項２乃至４のいずれか１項に記載の電力変換装置。