JP2014027795A - スイッチング回路及びインバータ回路 - Google Patents

Abstract

【課題】従来技術に比較して従ＭＯＳＦＥＴに過渡的に印加される電圧を大幅に低減できるスイッチング回路と、それを用いたインバータ回路を提供する。
【解決手段】スイッチング回路７は、遮断状態又は導通状態に制御するための第１の制御端子を有する第１のスイッチング素子と、遮断状態又は導通状態に制御するための第２の制御端子を有する第２のスイッチング素子とを、前記第１のスイッチング素子及び前記第２のスイッチング素子のそれぞれに寄生する第１の寄生ダイオード及び第２の寄生ダイオードの各導通方向が互いに逆方向を向くよう直列に接続してなる直列回路と、前記第１の寄生ダイオードの導通方向と同じ導通方向を有するように、前記直列回路に並列に接続された整流素子と、前記第２のスイッチング素子を導通状態に制御しているときに、前記第１のスイッチング素子を遮断状態から導通状態へ切り替えるように制御する制御手段とを備える。
【選択図】図２

Description

本発明は、スイッチング素子を用いて構成されたスイッチング回路と、それを用いたインバータ回路に関する。

従来、金属酸化膜半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）という。）等のスイッチング素子を用いて構成されたスイッチング回路が知られている。ボディダイオードが寄生したスイッチング素子がスイッチング回路を構成するために用いられる場合、スイッチング回路の動作時において、ボディダイオードに還流電流、リカバリ電流等の不要な電流が流れ、電力の損失が生じるおそれがある。そこで、そのような不要な電流を低減するための構成が以下のように提案されている。

例えば特許文献１では、スイッチング素子である主ＭＯＳＦＥＴ及び従ＭＯＳＦＥＴと、これらＭＯＳＦＥＴに寄生する各ボディダイオードの導通方向が互いに逆向きになるように主ＭＯＳＦＥＴ及び当該ＭＯＳＦＥＴが直列に接続されてなる直列回路に並列に接続された外付けダイオードとを備えるスイッチング回路が提案されている。この構成によれば、主ＭＯＳＦＥＴに寄生するボディダイオードに流れる不要な電流が低減される。

特開２００８−１９３８３９号公報 特開２００８−２８９２３２号公報 特開２０１０−１１５０３９号公報 国際公開第２０１０／１１９５２６Ａ１号パンフレット

しかしながら、従ＭＯＳＦＥＴが不要な電流を遮断する際、この従ＭＯＳＦＥＴに過渡的に電圧が印加されてしまう。したがって、従ＭＯＳＦＥＴはこのように過渡的に印加される電圧に対して耐圧性を有する必要があり、高い耐圧性を有する従ＭＯＳＦＥＴは一般に導通損失が高いので、変換効率が大幅に低下するという問題があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して従ＭＯＳＦＥＴに過渡的に印加される電圧を大幅に低減できるスイッチング回路と、それを用いたインバータ回路を提供することにある。

本発明の１つの態様に係るスイッチング回路は、
遮断状態又は導通状態に制御するための第１の制御端子を有する第１のスイッチング素子と、遮断状態又は導通状態に制御するための第２の制御端子を有する第２のスイッチング素子とを、前記第１のスイッチング素子及び前記第２のスイッチング素子のそれぞれに寄生する第１の寄生ダイオード及び第２の寄生ダイオードの各導通方向が互いに逆方向を向くよう直列に接続してなる直列回路と、
前記第１の寄生ダイオードの導通方向と同じ導通方向を有するように、前記直列回路に並列に接続された整流素子と、
前記第２のスイッチング素子を導通状態に制御しているときに、前記第１のスイッチング素子を遮断状態から導通状態へ切り替えるように制御する制御手段とを備えたことを特徴とする。

本発明によれば、従来技術に比較して従ＭＯＳＦＥＴに過渡的に印加される電圧を大幅に低減できるスイッチング回路と、それを用いたインバータ回路を提供することができる。

本発明の実施の形態１に係るインバータ回路３０とその周囲の回路の構成を示す回路図である。 図１のスイッチング回路７の構成を示す回路図である。 図１の駆動回路６ａ，６ｄから出力される開閉信号のタイミングチャートである。 本発明の実施の形態２に係るスイッチング回路７ａの構成を示す回路図である。 本発明の実施の形態３に係るスイッチング回路７ａａの構成を示す回路図である。 図５のスイッチング回路７ａａの変形例であるスイッチング回路７ａｂの構成を示す回路図である。 本発明の実施の形態４に係るスイッチング回路７ａｃの構成を示す回路図である。 本発明の実施の形態５に係るスイッチング回路７ａｄの構成を示す回路図である。 本発明の実施の形態６に係るスイッチング回路７ａｅの構成を示す回路図である。 図９のスイッチング回路７ａｅを用いて構成されたインバータ回路３０ａの構成を示す回路図である。 図７のオンディレイ回路１８ａの構成を示す回路図である。 図５のオフディレイ回路４４ａの構成を示す回路図である。 図１４のオンオフディレイ回路４８ａの構成を示す回路図である。 図７のスイッチング回路７ａｃの変形例であるスイッチング回路７ａｆの構成を示す回路図である。

以下、本発明に係る実施の形態について説明する。ここで、同一の構成要素については同一の符号を付す。

実施の形態１．
図１は、本発明の実施の形態１に係るインバータ回路３０とその周囲の回路の構成を示す回路図である。図１の回路は、直流主電源９と、直流主電源９からの直流電圧を三相の交流電圧へ変換するインバータ回路３０と、負荷モータ８とを備えて構成される。インバータ回路３０はスイッチング回路７ａ〜７ｆ（以下、総称して符号７を付す。）を備えて構成され、スイッチング回路７ａ，７ｄ、スイッチング回路７ｂ，７ｅ、スイッチング回路７ｃ，７ｆはそれぞれ、ラインＰとラインＮの間に接続されたハーフブリッジ４１，４２，４３を構成する。ここで、ハーフブリッジ４１は、ラインＰに接続されたＰ側のスイッチング回路７ａとラインＮに接続されたＮ側のスイッチング回路７ｄとが、中性点Ｏをはさんで直列に接続され、同様に、ハーフブリッジ４２はＰ側のスイッチング回路７ｂとＮ側のスイッチング回路７ｅとが中性点Ｏをはさんで直列に接続されて構成され、ハーフブリッジ４３はＰ側のスイッチング回路７ｃとＮ側のスイッチング回路７ｆとが中性点Ｏをはさんで直列に接続されて構成される。正極側のラインＰ及び負極側のラインＮとの間に直流主電源９により直流電圧が印加され、三相の交流電圧は各ハーフブリッジ４１，４２，４３の各中性点Ｏから負荷モータ８へ出力される。

本実施の形態に係るスイッチング回路７は、
（１）遮断状態又は導通状態に制御するためのゲート端子Ｇを有する主ＭＯＳＦＥＴ１と、遮断状態又は導通状態に制御するためのゲート端子Ｇを有する従ＭＯＳＦＥＴ３とを、主ＭＯＳＦＥＴ１及び従ＭＯＳＦＥＴ３のそれぞれに寄生する主ボディダイオード２及び従ボディダイオード４の各導通方向が互いに逆方向を向くよう直列に接続してなる直列回路と、
（２）主ボディダイオード２の導通方向と同じ導通方向を有するように、直列回路に並列に接続された外付けダイオード５と、
（３）従ＭＯＳＦＥＴ３を導通状態に制御しているときに、主ＭＯＳＦＥＴ１を遮断状態から導通状態へ切り替えるように制御する駆動回路６とを備えたことを特徴としている。

図２は、図１のスイッチング回路７の構成を示す回路図である。図２のスイッチング回路７は、主ＭＯＳＦＥＴ１と、従ＭＯＳＦＥＴ３と、外付けダイオード５と、主ＭＯＳＦＥＴ１及び従ＭＯＳＦＥＴ３のオン／オフを制御する制御手段である駆動回路６とを備えて構成される。図２における主ＭＯＳＦＥＴ１、従ＭＯＳＦＥＴ３、外付けダイオード５、及び駆動回路６はそれぞれ、図１における主ＭＯＳＦＥＴ１ａ〜１ｆ、従ＭＯＳＦＥＴ３ａ〜３ｆ、外付けダイオード５ａ〜５ｆ、及び駆動回路６ａ〜６ｆに対応する。主ＭＯＳＦＥＴ１と従ＭＯＳＦＥＴ３の各ソース端子Ｓが互いに接続されて、主ＭＯＳＦＥＴ１と従ＭＯＳＦＥＴ３の直列回路が形成される。また、整流素子である外付けダイオード５は、その順方向が主ボディダイオード２の導通方向に一致するように、上記直列回路に並列に接続されている。さらに、駆動回路６は、主ＭＯＳＦＥＴ１と従ＭＯＳＦＥＴ３の各ゲート端子Ｇとソース端子Ｓとに接続されている。駆動回路６は、オン信号とオフ信号を含む開閉信号を、主ＭＯＳＦＥＴ１と従ＭＯＳＦＥＴ３の各ゲート端子Ｇに出力する。主ＭＯＳＦＥＴ１と従ＭＯＳＦＥＴ３にはそれぞれ、図１の主ボディダイオード２ａ〜２ｆに対応する主ボディダイオード２と、図１の従ボディダイオード４ａ〜４ｆに対応する従ボディダイオード４とが寄生している。主ボディダイオード２と従ボディダイオード４の各導通方向はそれぞれ、主ＭＯＳＦＥＴ１と従ＭＯＳＦＥＴ３のソース端子Ｓからそのドレイン端子Ｄへ向かう方向である。主ボディダイオード２と従ボディダイオード４の導通方向が互いに反対方向を向きかつ直列に接続（以下、逆直列接続という。）されるように、主ＭＯＳＦＥＴ１と従ＭＯＳＦＥＴ３は直列に接続されている。

図３は、図１の駆動回路６ａ，６ｄから出力される開閉信号のタイミングチャートである。図３のタイミングチャートに表されている４つの開閉信号はそれぞれ、ハーフブリッジ４１におけるＰ側の主ＭＯＳＦＥＴ１ａ、従ＭＯＳＦＥＴ３ａ、及びＮ側の主ＭＯＳＦＥＴ１ｄ、従ＭＯＳＦＥＴ３ｄに入力される。

図３のタイミングチャートを参照して、ハーフブリッジ４１の動作について、以下説明する。図３のタイミングチャートの時刻ｔ１までの初期状態において、主ＭＯＳＦＥＴ１ａ及び従ＭＯＳＦＥＴ３ａが導通状態に制御され、主ＭＯＳＦＥＴ１ｄ及び従ＭＯＳＦＥＴ３ｄが遮断状態に制御されている。順電流Ｊ１１がＰ側の主ＭＯＳＦＥＴ１ａと従ＭＯＳＦＥＴ３ａに流れ、そして負荷電流Ｊ１が中性点Ｏから負荷モータ８へ流れる。このとき、直流主電源９からの電圧はＮ側の主ＭＯＳＦＥＴ１ｄのドレイン−ソース間に印加され、当該ドレイン−ソース間に電荷が蓄積される。

時刻ｔ１において、Ｎ側の従ＭＯＳＦＥＴ３ｄは導通状態に制御される。Ｎ側のスイッチング回路７ｄの主ＭＯＳＦＥＴ１ｄは時刻ｔ１において遮断状態に制御されているため、ハーフブリッジ４１において電源短絡は生じない。

時刻ｔ２において、Ｐ側の主ＭＯＳＦＥＴ１ａ及び従ＭＯＳＦＥＴ３ａの両方は、導通状態から遮断状態に制御され、順電流Ｊ１１は遮断される。順電流Ｊ１１の遮断に伴い、負荷電流Ｊ１により還流電流Ｊ１２がＮ側の外付けダイオード５ｄに流れる。時刻ｔ２においてデッドタイムＴｄ１が開始される。ここで、デッドタイムＴｄ１は、電源短絡が生じないように２つのスイッチング回路７ａ，７ｄの両方が遮断状態に制御される時間である。還流電流Ｊ１２が外付けダイオード５ｄに流れ始めると外付けダイオード５は導通し、Ｎ側の主ＭＯＳＦＥＴ１ｄに蓄積されている上述の電荷が放出される。従ＭＯＳＦＥＴ３ｄは時刻ｔ１から導通状態に制御されているため、従ＭＯＳＦＥＴ３ｄのドレイン−ソース間には電圧は印加されない。

時刻ｔ３において、Ｎ側の主ＭＯＳＦＥＴ１ｄが導通状態に制御され、Ｎ側のスイッチング回路７ｄが導通状態となる。デッドタイムＴｄ１は、時刻ｔ３において終了する。時刻ｔ３の後、負荷モータ８から中性点Ｏへ負荷電流が流れ、中性点ＯからＮ側のスイッチング回路７ｄを通りラインＮへ順電流が流れる。

時刻ｔ４〜ｔ６において、スイッチング回路７ａが遮断状態から導通状態へ、且つスイッチング回路７ｄが導通状態から遮断状態へ遷移する。まず時刻ｔ４において、Ｐ側の従ＭＯＳＦＥＴ３ａが導通状態に制御される。時刻ｔ５において、Ｎ側の主ＭＯＳＦＥＴ１ｄ及び従ＭＯＳＦＥＴ３ｄが遮断状態に制御される。時刻ｔ６においてＰ側の主ＭＯＳＦＥＴ１ａが導通状態に制御され、Ｐ側のスイッチング回路７ａが導通状態になる。デッドタイムＴｄ２は時刻ｔ５〜ｔ６の期間である。時刻ｔ６の後、Ｐ側とＮ側のスイッチング回路７ａ，７ｄの開閉状態は、図３のタイミングチャートの時刻ｔ１までの初期状態と同じとなる。時刻ｔ５において、主ＭＯＳＦＥＴ１ａの主ボディダイオード２ａのリカバリ電流は、遮断状態に制御されている従ＭＯＳＦＥＴ３ｄにより遮断されるため流れない。

時刻ｔ６の後、主ＭＯＳＦＥＴ１ａ，１ｄと従ＭＯＳＦＥＴ３ａ，３ｄの導通又は遮断の状態は、図３のタイミングチャートの時刻ｔ１までの初期状態と同じとなる。Ｐ側の主ＭＯＳＦＥＴ１ａ及び従ＭＯＳＦＥＴ３ａに順電流Ｊ１１が流れるとともに、Ｎ側の主ＭＯＳＦＥＴ１ｄのドレイン−ソース間に電圧が印加される。このとき、従ＭＯＳＦＥＴ３ｄの従ボディダイオード４ｄの導通方向は電圧の降下方向に一致するため、従ＭＯＳＦＥＴ３ｄのドレイン−ソース間には電圧は印加されない。その後、スイッチング回路７ａ，７ｄは、図３のタイミングチャートに示されるタイミングで繰り返し開閉状態が切り替えられるよう制御される。各ハーフブリッジ４２，４３も、ハーフブリッジ４１の動作からそれぞれ１２０度の位相進み及び位相遅れを有して同様に動作する。

以上のように構成された本実施の形態に係るインバータ回路３０において、従ＭＯＳＦＥＴ３が導通状態に制御されているときに、主ＭＯＳＦＥＴ１が遮断状態から導通状態へ切り替えられる。したがって、従ＭＯＳＦＥＴ３が導通状態に制御され且つ主ＭＯＳＦＥＴ１ａが遮断状態に制御されているときに、還流電流が外付けダイオード５に流れたとしても、導通状態に制御されている従ＭＯＳＦＥＴ３に電圧は印加されない。よって、従来技術に比較して従ＭＯＳＦＥＴ３に過渡的に印加される電圧を大幅に低減できる。

本実施の形態では、例えば、主ＭＯＳＦＥＴ１としてドレイン−ソース間電圧の定格値６００Ｖを有するスーパージャンクションＭＯＳＦＥＴを使用し、従ＭＯＳＦＥＴ３として、主ＭＯＳＦＥＴ１のドレイン−ソース間電圧の定格値よりも低いドレイン−ソース間電圧の定格値が数１０ＶのＭＯＳＦＥＴを使用することが可能となる。一般に、ＭＯＳＦＥＴはドレインーソース間の耐電圧が低いほど、通常のドレインーソース間の耐電圧を有するＭＯＳＦＥＴに比較して、より低いオン抵抗（以下、低オン抵抗という。）を実現しやすいため、低オン抵抗を有する従ＭＯＳＦＥＴ３を用いることによってスイッチング回路７の動作時における導通損失が低減される。よって、スイッチング回路７の電力の損失を効果的に抑制できる。また、安価な又は容易に入手可能な従ＭＯＳＦＥＴ３をより自由に選定することができる。

さらに、本実施の形態の構成によれば、スイッチング回路７の主ＭＯＳＦＥＴ１が遮断状態に制御されるとき又はこれより前に、従ＭＯＳＦＥＴ３が遮断状態に制御される。これにより、主ＭＯＳＦＥＴ１に流れる不要な電流であるリカバリ電流は、遮断状態に制御されている従ＭＯＳＦＥＴ３により遮断される。

また、本実施の形態では図３の時刻ｔ１，ｔ２は同時ではないが、従ＭＯＳＦＥＴ３のターンオン遅れ時間に対して主ＭＯＳＦＥＴ１のターンオフ遅れ時間が十分に遅い場合は、これに限らず時刻ｔ１，ｔ２が同時でもよい。あるいは、本実施の形態では時刻ｔ２において主ＭＯＳＦＥＴ１ａ及び従ＭＯＳＦＥＴ３ａが同時に遮断状態に制御されるが、本発明はこれに限らず、従ＭＯＳＦＥＴ３が主ＭＯＳＦＥＴ１ａよりも先に遮断状態に制御されてもよい。これらの場合においても、従ＭＯＳＦＥＴ３ａに過渡的な電圧が印加されることが抑制される。

なお、例えば特許文献１の従来例の構成では、Ｐ側の主ＭＯＳＦＥＴと従ＭＯＳＦＥＴの両方が同時に導通状態から遮断状態へ切り替えられるとき、Ｎ側のＭＯＳＦＥＴと従ＭＯＳＦＥＴはともに遮断状態に制御されている。このとき、還流電流が外付けダイオードに流れることによってＮ側の主ＭＯＳＦＥＴのドレイン−ソース間に蓄積された電荷が放出され、Ｎ側の主ＭＯＳＦＥＴと従ＭＯＳＦＥＴの寄生容量比で分圧された電圧が、遮断状態に制御されたＮ側の従ＭＯＳＦＥＴに過渡的に印加されてしまうという問題があった。

実施の形態２．
図４は、本発明の実施の形態２に係るスイッチング回路７ａの構成を示す回路図である。図４において、駆動回路６ａのさらに詳細な構成が示されている。駆動回路６ａは、主ＭＯＳＦＥＴ１ａのゲート駆動回路１２ａと、従ＭＯＳＦＥＴ３ａのゲート駆動回路１３ａと、各ゲート駆動回路１２ａ，１３ａに駆動のための電圧を印加するゲート駆動用電源１６ａと、ゲート信号を各ゲート駆動回路１２ａ，１３ａへ印加する信号生成回路１４ａ，１５ａとを備えて構成される。ここで、各信号生成回路１４ａ，１５ａはそれぞれ、例えばパルス幅変調（Pulse Width Modulation）信号を生成する回路を備えて構成され、オン信号及びオフ信号からなるパルスの信号をゲート信号として出力する。ゲート駆動用電源は、ゲート駆動回路１２ａ，１３ａのそれぞれの電源正極端子と電源負極端子との間に駆動のための電圧を印加する。ゲート駆動回路１２ａは、信号生成回路１４ａからのゲート信号を増幅等し開閉信号としてゲート抵抗１０ａを介して主ＭＯＳＦＥＴ１ａのゲート端子Ｇへ印加する。同様に、ゲート駆動回路１３ａは信号生成回路１５ａからのゲート信号を増幅等し開閉信号としてゲート抵抗１１ａを介して従ＭＯＳＦＥＴ３ａのゲート端子Ｇへ印加する。

本実施の形態に係るインバータ回路３０は、図４の６つのスイッチング回路７ａを図１のスイッチング回路７ａ〜７ｆとして用いて構成される。Ｐ側及びＮ側のスイッチング回路７ａ，７ｄにおける４つの信号生成回路１４ａ，１５ａ，１４ａ，１５ａはそれぞれ、図３のタイミングチャートに示される各開閉信号に対応したゲート信号を各ゲート端子に印加するよう構成される。このため、主ＭＯＳＦＥＴ１ａ，１ｄ及び従ＭＯＳＦＥＴ３ａ，３ｄのそれぞれには図３のタイミングチャートに示される各開閉信号が入力され、インバータ回路３０の動作時において従ＭＯＳＦＥＴ３には上記実施の形態１の場合と同様に電圧が印加される。

以上のように構成された本実施の形態に係るスイッチング回路７ａ及びインバータ回路３０は、上記実施の形態１の場合と同様の効果を有するのみならず、１つのゲート駆動用電源１６ａを用いて２つのゲート駆動回路１２ａ，１３ａを駆動できるため、スイッチング回路７ａの回路構成が簡単になり、スイッチング回路７の製作が容易となる。

実施の形態３．
図５は、実施の形態３に係るスイッチング回路７ａａの回路構成を示す回路図である。図５のスイッチング回路７ａａは、上記実施の形態２に係る図４のスイッチング回路７ａに比較して、駆動回路６ａに代えて駆動回路６ａａを備えたことを特徴とする。駆動回路６ａａは、駆動回路６ａに比較して、以下の点が異なる。
（１）オフディレイ回路４４ａが、信号生成回路１４ａとゲート駆動回路１２ａの間に挿入されて接続されたこと。
（２）ゲート抵抗２１ａ及びショットキーダイオード２２ａが直列に接続されて形成され、ゲート抵抗１０ａに並列接続された直列回路をさらに備えたこと。ここで、ショットキーダイオード２２ａの順方向は、主ＭＯＳＦＥＴ１ａからゲート駆動回路１４ａを向く方向に同じである。
（３）ゲート駆動回路１３ａ及び信号生成回路１５ａが削除されたこと。
（４）ゲート抵抗１１ａの一端が、ゲート駆動回路１３ａの出力端子に代えて、ゲート駆動回路１２ａの出力端子に接続されたこと。

図５に示される６つのスイッチング回路７ａａを図１のスイッチング回路７ａ〜７ｆとして用いてインバータ回路３０が構成される。インバータ回路３０の動作時において、ハーフブリッジ４１を形成するＰ側及びＮ側の２つのスイッチング回路７ａａ，７ｄａにおける２つの信号生成回路１４ａ，１４ｄはそれぞれデッドタイムを生じないタイミングでゲート信号を切り替えながら出力する。すなわち、上記の２つの信号生成回路１４ａ，１４ｄのうちの一方がオン信号を出力するとき他方がオフ信号を出力し、上記の２つの信号生成回路１４ａ，１４ｄはゲート信号を同時に切り替える。

図１２は、図５のオフディレイ回路４４ａの構成を示す回路図である。図１２に示されるオフディレイ回路４４ａは従来のオフディレイ回路の一例である。オフディレイ回路４４ａは、入力端子Ｔ３と出力端子Ｔ４の間に並列に接続された抵抗４５ａ及びダイオード４６ａと、出力端子Ｔ４とグランドの間に接続されたコンデンサ４７ａとを備えて構成される。ダイオード４６ａの順方向は、入力端子Ｔ３から出力端子Ｔ４へ向く方向である。入力端子Ｔ３にオフ信号が入力されたときから所定の遅延時間の経過後にオフ信号が出力端子Ｔ４から出力されるように、抵抗４５ａの抵抗値及びコンデンサ４７ａの静電容量は設定される。所定の遅延時間は、図３に示される時刻ｔ１から時刻ｔ２までの長さに一致するように設定されている。オフディレイ回路４４ａの入力端子Ｔ３にオン信号が入力された場合、オフディレイ回路４４ａは、入力されたオン信号を遅延させることなくそのまま出力端子Ｔ４から出力する。

ゲート抵抗１０ａの抵抗値Ｒｇ１は、ゲート抵抗２１ａの抵抗値Ｒｇ２に比較して十分に大きな抵抗値を有するよう選択されている。このため、上記の直列回路とゲート抵抗１０ａとを備えて構成される並列回路に、主ＭＯＳＦＥＴ１ａからゲート駆動回路１２ａへ電流が流れるときの電気抵抗は、近似的にＲｇ２であると見なせる。

以下に、本実施の形態に係る各ゲート抵抗１０ａ，２１ａ，１１ａの各抵抗値Ｒｇ１，Ｒｇ２，Ｒｇ３の設定、ならびにスイッチング回路７ａａの動作について説明する。Ｎ側のゲート駆動回路１２ａからの開閉信号が、オフ信号から電圧Ｖｇを有するオン信号へ切り替えられると、ゲート抵抗１０ａに電流がゲート駆動回路１２ａから主ＭＯＳＦＥＴ１ａのゲート端子Ｇへ流れ始め、主ＭＯＳＦＥＴ１ａのゲート−ソース間に電荷が蓄積される。なお、ショットキーダイオード２２ａによる遮断により、ゲート抵抗２１ａには電流は流れない。オン信号が出力されたときからｔ秒後にゲート−ソース間に印加される電圧Ｖｇｓ１ａは、ゲート抵抗１０ａの抵抗値Ｒｇ１と、主ＭＯＳＦＥＴ１のゲート−ソース間容量Ｃｉｓ１を用いて、次式の通り表される。

主ＭＯＳＦＥＴ１は、ゲート−ソース間の電圧Ｖｇｓ１ａがゲートしきい値Ｖｔｈ１を超えると、導通状態になる。オン信号が主ＭＯＳＦＥＴ１ａのゲート端子Ｇに入力されたときから主ＭＯＳＦＥＴ１ａが導通するときまでの時間であるターンオン遅れ時間ｔｄ＿ｏｎ１ａは、式（１）に基づいて、次式の通り表される。

主ＭＯＳＦＥＴ１が導通状態となった後、ゲート端子Ｇにオン信号が入力され続けると、式（１）の電圧ｖｇｓ１ａは近似的にＶｇであると見なせる。

次に、スイッチング回路７ｄａにおいて、主ＭＯＳＦＥＴ１ｄのゲート端子Ｇに入力される開閉信号がオン信号からオフ信号に切り替えられると、上記とは逆方向へゲート抵抗１０ｄに電流が流れる。さらに、この電流の流れの方向はショットキーダイオード２２ｄの順方向であるため、ゲート抵抗２１ｄにも電流が流れる。主ＭＯＳＦＥＴ１ｄのゲート−ソース間に蓄積されていた電荷は放出され、ゲート端子Ｇの電位は徐々に低下する。ゲート駆動回路１２ｄから出力される開閉信号がオン信号からオフ信号へ切り替えられたときから、主ＭＯＳＦＥＴ１ｄが実際に遮断するまでのターンオフ遅れ時間ｔｄ＿ｏｆｆ１ｄは、式（１）に基づいて、次式の通りに示される。

上述の通り抵抗値Ｒｇ２が抵抗値Ｒｇ１より十分に小さいため、ターンオフ遅れ時間ｔｄ＿ｏｆｆ１ｄは、式（２）のターンオン遅れ時間ｔｄ＿ｏｎ１ａよりも短い。

さらに、ハーフブリッジ４１を形成するＰ側及びＮ側の２つのスイッチング回路７ａａのスイッチング動作に基づくデッドタイムｔｄは、式（２）と式（３）に基づいて、次式の通り与えられる。

抵抗値Ｒｇ１，Ｒｇ２を適宜選定することにより、図３のデッドタイムＴｄ１，Ｔｄ２を長く又は短くすることができる。例えば、一般的なドレイン−ソース間電圧の定格値６００Ｖを有するスーパージャンクションＭＯＳＦＥＴが主ＭＯＳＦＥＴ１ａとして使用される場合において、デッドタイムＴｄ１，Ｔｄ２を１ｕｓｅｃに設定することが望まれるとき、例えばゲート抵抗２１ａの抵抗値Ｒｇ２の６００〜１２００倍程度の抵抗値Ｒｇ１を有するゲート抵抗１０ａを選定できる。

ゲート駆動回路１２ａよりオン信号が出力されたときから、従ＭＯＳＦＥＴ３ａが導通状態となるまでのターンオン遅れ時間ｔｄ＿ｏｎ３ａは、従ＭＯＳＦＥＴ３ａのゲート抵抗１１ａの抵抗値Ｒｇ３、従ＭＯＳＦＥＴ３ａのゲート−ソース間容量Ｃｉｓ３、及び従ＭＯＳＦＥＴ３ａのゲートしきい値Ｖｔｈ３を用いて、次式の通り表される。

主ＭＯＳＦＥＴ１ａのターンオフ遅れ時間ｔｄ＿ｏｆｆ１ａが従ＭＯＳＦＥＴ３ａのターンオン遅れ時間ｔｄ＿ｏｎ３ａよりも長くなるように、ゲート抵抗２１の抵抗値Ｒｇ２とゲート抵抗１１の抵抗値Ｒｇ３が選定されれば、Ｐ側の主ＭＯＳＦＥＴ１ａが遮断する前にＮ側の従ＭＯＳＦＥＴ３ａが導通する。例えば、抵抗値Ｒｇ３を抵抗値Ｒｇ２より小さく設定すればよい。以上のように構成されたＰ側及びＮ側のスイッチング回路７ａａ，７ａａは、オフディレイ回路４４ａを削除しても、図３に示すタイミングチャートと同様のタイミングで動作する。

例えば、一般的なドレイン−ソース間電圧の定格値６００Ｖを有するスーパージャンクションＭＯＳＦＥＴが主ＭＯＳＦＥＴ１ａとして使用され、且つ、一般的なドレイン−ソース間電圧の定格値７５Ｖを有するＭＯＳＦＥＴが従ＭＯＳＦＥＴ３ａとして使用される場合、ゲート抵抗２１ａの４〜５倍以下の抵抗値Ｒｇ３を有するゲート抵抗１１ａを選定すればよい。この選定によって、Ｐ側の主ＭＯＳＦＥＴ１ｄが遮断する前にＮ側の従ＭＯＳＦＥＴ３ａが導通する。

以上のように構成された本実施の形態に係るスイッチング回路７ａａは、上記実施の形態１と同様の効果を有するのみならず、１つの信号生成回路１４ａを用いて構成されるため、スイッチング回路７ａａの回路構成はより単純である。よって、スイッチング回路７ａａ及びこれを用いたインバータ回路３０の製作に係るコストを低減でき、また、スイッチング回路７ａａ及びインバータ回路３０のさらなる小型化を実現できる。

本実施の形態では、ゲート駆動回路１２ａから出力されるオフ信号が、オフディレイ回路４４ａによって、所定の遅延時間だけ遅延される。オフディレイ回路４４ａを用いることにより、スイッチング回路７ａａの動作の安定性を損なうことなく、主ＭＯＳＦＥＴ１及び従ＭＯＳＦＥＴ３のターンオフのタイミングを調節できる。

図６は、図５のスイッチング回路７ａａの変形例であるスイッチング回路７ａｂの構成を示す回路図である。図６に示されるスイッチング回路７ａｂは、図５に示されるスイッチング回路７ａｂに比較して、主ＭＯＳＦＥＴ１ａのゲート端子Ｇとソース端子Ｓの間に接続されたコンデンサ２３ａをさらに備えて構成される。このようにコンデンサ２３ａをスイッチング回路７ａｂに追加することは、主ＭＯＳＦＥＴ１ａのゲート−ソース間容量Ｃｉｓ１を増やすことと等価である。したがって、主ＭＯＳＦＥＴ１ａのターンオン遅れ時間ｔｄ＿ｏｎ１ａ及びターンオフ遅れ時間ｔｄ＿ｏｆｆ１ｄを、式（２）及び式（３）に基づいてそれぞれ適宜長く設定することができる。この構成によって、従ＭＯＳＦＥＴ３ａのゲート抵抗１１を、コンデンサ２３ａを用いない場合よりも自由に選定でき、スイッチング回路７ａｂ及びインバータ回路３０の設計範囲を広げることが可能となる。

実施の形態４．
図７は、本発明の実施の形態４に係るスイッチング回路７ａｃの構成を示す回路図である。図７のスイッチング回路７ａｃは、上記実施の形態２に係る図４のスイッチング回路に比較して、駆動回路６ａに代えて駆動回路６ａｃを備えたことを特徴とする。駆動回路６ａｃは、駆動回路６ａに比較して、以下の点が異なる。
（１）オンディレイ回路１８ａとオフディレイ回路４４ａの直列回路が、信号生成回路１４ａとゲート駆動回路１２ａの間に挿入されて接続されたこと。
（２）信号駆動回路１５ａが削除されたこと。
（３）ゲート駆動回路１３ａのゲート信号の入力端子が、信号駆動回路１４ａの出力端子へ接続されたこと。

図１１は、図７のオンディレイ回路１８ａの構成を示す回路図である。図１１に示されるオンディレイ回路１８ａは従来のオンディレイ回路の一例である。オンディレイ回路１８ａは、入力端子Ｔ１と出力端子Ｔ２の間に並列に接続された抵抗２６ａ及びダイオード２５ａと、出力端子Ｔ２とグランドの間に接続されたコンデンサ２４ａとを備えて構成される。ダイオード２５ａの順方向は、出力端子Ｔ２から入力端子Ｔ１へ向く方向である。入力端子Ｔ１にオン信号が入力されたときから所定の遅延時間の経過後にオン信号が出力端子から出力されるように、抵抗２６ａの抵抗値及びコンデンサ２４ａの静電容量は設定される。所定の遅延時間は、図３に示される時刻ｔ１から時刻ｔ３までの長さに一致するように、ゲート駆動回路１２ａに入力される電圧のオンしきい値等に基づいて設定されている。オンディレイ回路１８ａの入力端子にオフ信号が入力された場合、オンディレイ回路１８ａは、入力されたオフ信号を遅延させることなくそのまま出力端子から出力する。

図７において、スイッチング回路７ａｃは、次のように動作する。時刻ｔ１において従ＭＯＳＦＥＴ３ａが導通状態に制御された後、オフディレイ回路４４ａからのオフ信号が遅延されることにより、時刻ｔ２において、主ＭＯＳＦＥＴ１ａと従ＭＯＳＦＥＴ３ａは同時に遮断状態に制御される。オンディレイ回路１８ａからのオン信号が遅延されて出力されることにより、時刻ｔ３において主ＭＯＳＦＥＴ１ａが導通状態に制御される。スイッチング回路７ａｃの主ＭＯＳＦＥＴ１ａ及び従ＭＯＳＦＥＴ３ａは、上記実施の形態１の場合と同様に動作する。

以上のように構成された本実施の形態に係る構成によれば上記実施の形態１の効果を奏するのみならず、オンディレイ回路１８を用いてデッドタイムＴｄ１，Ｔｄ２の長さを設定できるためスイッチング時間を短縮できる。よって、スイッチング時における電力の損失を低減でき、スイッチング回路７ａｃ及びインバータ回路３０の低損失化を実現できる。

さらに、デッドタイムＴｄ１，Ｔｄ２の長さは主ＭＯＳＦＥＴ１又は従ＭＯＳＦＥＴ３のデバイスの特性及びその特性のばらつきや変化に依存しない。例えば、デッドタイムＴｄ１，Ｔｄ２の長さは、動作中の主ＭＯＳＦＥＴ１及び従ＭＯＳＦＥＴ３の温度上昇に基づく特性の変化の影響を受けない。よって、スイッチング回路７ａｃ及びインバータ回路３０は安定して動作できる。さらに、デッドタイムＴｄ１，Ｔｄ２の長さを精密に、例えば短く設定してスイッチング回路７を高速動作させることが可能となる。

図１４は、図７のスイッチング回路７ａｃの変形例であるスイッチング回路７ａｆの構成を示す回路図である。図１４に示されるスイッチング回路７ａｆは、図７に示されるスイッチング回路７ａｃに比較して、オンディレイ回路１８ａとオフディレイ回路４４ａの直列回路の代わりに、オンオフディレイ回路４８ａが挿入され、接続された点が異なる。

図１３は、図１４のオンオフディレイ回路４８ａの構成を示す回路図である。図１３に示されるオンオフディレイ回路４８ａは従来のオンオフディレイ回路の一例である。オンオフディレイ回路４８ａは、入力端子Ｔ１と出力端子Ｔ２の間に並列接続された抵抗２６ａとダイオード４６ａの直列回路及び抵抗４５ａとダイオード２５ａの直列回路と、出力端子Ｔ２とグランドの間に接続されたコンデンサ２４ａとを備えて構成される。ダイオード２５ａの順方向は、出力端子Ｔ２から入力端子Ｔ１へ向く方向である。ダイオード４６ａの順方向は、入力端子Ｔ１から出力端子Ｔ２へ向く方向である。入力端子Ｔ１にオン信号が入力されたときから所定の遅延時間の経過後にオン信号が出力端子から出力されるように、抵抗２６ａの抵抗値及びコンデンサ２４ａの静電容量は設定される。この所定の遅延時間は、図３に示される時刻ｔ１から時刻ｔ３までの長さに一致するように、設定されている。入力端子Ｔ１にオフ信号が入力されたときから所定の遅延時間の経過後にオフ信号が出力端子から出力されるように、抵抗４５ａの抵抗値及びコンデンサ２４ａの静電容量は設定される。この所定の遅延時間は、図３に示される時刻ｔ１からｔ２までの長さに一致するように、設定されている。

オンオフディレイ回路４８ａは、オン信号の遅延の機能とオフ信号の遅延の機能の両方を備え、従って、本実施の形態の構成によっても、スイッチング回路７ａｆの主ＭＯＳＦＥＴ１ａと従ＭＯＳＦＥＴ３ａは、図７の場合と同様に動作する。

実施の形態５．
図８は、本発明の実施の形態５に係るスイッチング回路７ａｄの構成を示す回路図である。図８のスイッチング回路７ａｄは、上記実施の形態４に係る図７のスイッチング回路７ａｃに比較して、駆動回路６ａｃに代えて駆動回路６ａｄを備えたことを特徴とする。駆動回路６ａｄは、駆動回路６ａｃに比較して、次の点が異なる。
（１）図８のスイッチング回路７ａｄと同様の構成を有する他のスイッチング回路７ｄｄにおけるオンディレイ回路１８ｄから出力されたゲート信号を入力するＮＯＴ論理回路１９ａをさらに備えたこと。他のスイッチング回路７ｄｄは駆動回路６ａｄと同様の構成を有する駆動回路６ｄｄを備える。
（２）ゲート駆動回路１３ａの入力端子が、ＮＯＴ論理回路１９ａの出力端子に接続されたこと。

従ＭＯＳＦＥＴ１３ａには、（１）の他のスイッチング回路７ｄｄの信号生成回路１４ｄにより生成されたゲート信号が、オンディレイ回路１８ｄを通過しそして反転された後に、印加される。したがって、２つの信号生成回路１４ａ，１４ｄが互いに反転しているゲート信号を出力する場合、信号生成回路１４ａからのオン信号が、オンディレイ回路１８ａによって遅延されるため、従ＭＯＳＦＥＴ３ａが導通状態に制御されているときに、主ＭＯＳＦＥＴ１ａが遮断状態から導通状態に切り替えられる。

図８のスイッチング回路７ａｄと（２）の他のスイッチング回路７ｄｄとを図１のスイッチング回路７ａ，７ｄとして用いてハーフブリッジ４１が構成される。この場合、時刻ｔ１において従ＭＯＳＦＥＴ３ａが導通状態に制御されてからデッドタイムＴｄ２の経過の後、主ＭＯＳＦＥＴ１ａが遮断状態から導通状態に切り替えられる。ハーフブリッジ４１と、ハーフブリッジ４１と同様の構成を有するハーフブリッジ４２，４３を用いて構成されたインバータ回路３０は、上記実施の形態１と同様に動作する。

以上のように構成された本実施の形態に係る構成によれば、上記実施の形態１と同様の効果を奏するのみならず、主ＭＯＳＦＥＴ１及び従ＭＯＳＦＥＴ３に対して、信号生成回路１４とオンディレイ回路１８が共に接続されるため、オンディレイ回路１８ａの機能を制御手段に組み込み、動作温度に依存しないデッドタイムが設定されたスイッチング回路７を実現できる。例えば高温下においてもスイッチング回路７及びインバータ回路３０が安定して動作でき、デッドタイムＴｄ１，Ｔｄ２の長さをより精密に設定することで、スイッチング回路７を高速動作させることが可能となる。

実施の形態６．
図９は、本発明の実施の形態６に係るスイッチング回路７ａｅの構成を示す回路図である。図９のスイッチング回路７ａｅは、上記実施の形態４に係る図７のスイッチング回路７ａｃに比較して、駆動回路６ａｃに代えて駆動回路６ａｅを備えたことを特徴とする。駆動回路６ａｅは、駆動回路６ａｃに比較して、ゲート駆動回路１２ａ，１３ａの電源負極端子が、従ＭＯＳＦＥＴ３ａのドレイン端子Ｄに接続されている点が異なる。

この構成において、主ＭＯＳＦＥＴ１ａのソース端子Ｓの電位は、従ボディダイオード４ａによって、従ＭＯＳＦＥＴ３ａのドレイン端子Ｄの電位にほぼ等しいか、これより低い。このため、従ＭＯＳＦＥＴ３ａのゲートードレイン間にゲート指令電圧がオン信号として印加されることで、従ＭＯＳＦＥＴ３ａを導通状態に制御できる。したがって、本実施の形態の構成によっても、スイッチング回路７ａｅの主ＭＯＳＦＥＴ１ａと従ＭＯＳＦＥＴ３ａは、実施の形態４の場合と同様に動作する。

よって、本実施の形態の構成によれば、スイッチング回路７ａｅの構成が簡単になる。

図１０は、図９のスイッチング回路７ａｅを用いて構成されたインバータ回路３０ａの構成を示す回路図である。具体的には、図１０のインバータ回路３０ａは、スイッチング回路７ａｅ〜７ｆｅを備えて構成され、ここでスイッチング回路７ａｅ〜７ｄｅは図９のスイッチング回路７ａｅ同じ構成を有し、スイッチング回路７ｅｅ，７ｆｅは、図９のスイッチング回路７ａｅからゲート駆動用電源１６ａが削除された構成を有する。Ｎ側のスイッチング回路７ａｅ〜７ｆｅにおいて、ゲート駆動回路１２ｅ〜１２ｆ，１３ｅ〜１３ｆの電源正極極端子はゲート駆動用電源１６ａの正極側に接続されている。１つのゲート用電源１６ｄが、３つのスイッチング回路７ｄｅ〜７ｆｅによって共用される。よって、本実施の形態に係るスイッチング回路７ａｅを用いて構成されたインバータ回路３０ａの回路構成を単純にでき、小型化を実現できる。

なお、本実施の形態を上記各実施の形態に適用してもよい。

この他、本発明の実施の形態１〜６は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。例えば、上記実施の形態の一部又は全部を互いに組み合わせることができる。

１，１ａ〜１ｆ 主ＭＯＳＦＥＴ、２，２ａ〜２ｆ 主ボディダイオード、３，３ａ〜３ｆ 従ＭＯＳＦＥＴ、４，４ａ〜４ｆ 従ボディダイオード、５，５ａ〜５ｆ 外付けダイオード、６，６ａ〜６ｆ，６ａａ〜６ａｅ，６ｄｄ 駆動回路、７，７ａ〜７ｆ，７ａａ〜７ａｅ，７ａｅ〜７ｆｅ，７ｄｄ スイッチング回路、８ 負荷モータ、９ 直流主電源、１０ａ ゲート抵抗、１１ａ ゲート抵抗、１２ａ〜１２ｆ ゲート駆動回路、１３ａ〜１３ｆ ゲート駆動回路、１４ａ〜１４ｆ 信号生成回路、１５ａ 信号生成回路、１９ａ，１９ｄ ＮＯＴ論理回路、２１ａ ゲート抵抗、２２ａ ショットキーダイオード、２３ａ コンデンサ、１８ａ〜１８ｆ オンディレイ回路、２５ａ ダイオード、２６ａ 抵抗、３０、３０ａ インバータ回路、４１，４２，４３ ハーフブリッジ、４４ａ，４４ｄ オフディレイ回路、４５ａ 抵抗、４６ａ ダイオード、４７ａ コンデンサ、４８ａ〜４８ｆ オンオフディレイ回路。

Claims (12)

1. 遮断状態又は導通状態に制御するための第１の制御端子を有する第１のスイッチング素子と、遮断状態又は導通状態に制御するための第２の制御端子を有する第２のスイッチング素子とを、前記第１のスイッチング素子及び前記第２のスイッチング素子のそれぞれに寄生する第１の寄生ダイオード及び第２の寄生ダイオードの各導通方向が互いに逆方向を向くよう直列に接続してなる直列回路と、
   前記第１の寄生ダイオードの導通方向と同じ導通方向を有するように、前記直列回路に並列に接続された整流素子と、
   前記第２のスイッチング素子を導通状態に制御しているときに、前記第１のスイッチング素子を遮断状態から導通状態へ切り替えるように制御する制御手段とを備えたことを特徴とするスイッチング回路。
2. 前記制御手段は、前記整流素子に電流が流れるとき又はこれより前に、前記第２のスイッチング素子を導通状態に制御し、前記整流素子に前記電流が流れた後に前記第１のスイッチング素子を遮断状態から導通状態へ切り替えるよう制御することを特徴とする請求項１に記載のスイッチング回路。
3. 前記制御手段は、前記第１のスイッチング素子を遮断状態から導通状態に制御するとき又はこれより後に、前記第２のスイッチング素子を導通状態から遮断状態に切り替えるよう制御することを特徴とする請求項１又は２のいずれか一項に記載のスイッチング回路。
4. 前記第２のスイッチング素子のドレイン端子とソース端子の間の耐電圧は、前記第１のスイッチング素子のドレイン端子とソース端子の間の耐電圧よりも低いことを特徴とする請求項１から３までのいずれか一項に記載のスイッチング回路。
5. 前記制御手段は、
   ゲート信号を生成するゲート信号生成回路と、
   前記ゲート信号のうちオフ信号を所定の遅延時間だけ遅延させるともに、オン信号をそのまま出力するオフディレイ回路と、
   前記オフディレイ回路からのゲート信号を増幅して出力するゲート駆動回路と、
   第１のゲート抵抗と、第２のゲート抵抗及び第１のダイオードの直列回路とを並列に接続してなる並列回路と、
   第３のゲート抵抗とを備え、
   前記ゲート駆動回路は前記増幅されたゲート信号を前記並列回路を介して前記第１の制御端子に印加し、前記増幅されたゲート信号を前記第３のゲート抵抗を介して前記第２の制御端子に印加し、
   前記第１のダイオードは、その順方向が前記ゲート信号の印加方向とは逆方向となるように接続されたことを特徴とする請求項１から４までのいずれか一項に記載のスイッチング回路。
6. 前記第１のゲート抵抗は、前記第２及び第３のゲート抵抗より大きい抵抗値を有することを特徴とする請求項５に記載のスイッチング回路。
7. 前記制御手段は、前記第１の制御端子と、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続点との間に接続されたコンデンサをさらに備えたことを特徴とする請求項５又は６に記載のスイッチング回路。
8. 前記制御手段は、
   ゲート信号をそれぞれ生成する第１及び第２のゲート信号生成回路と、
   前記各ゲート信号をそれぞれ増幅して出力する第１及び第２のゲート駆動回路と、
   第１及び第２のゲート抵抗とを備え、
   前記第１のゲート駆動回路は前記増幅されたゲート信号を前記第１のゲート抵抗を介して前記第１の制御端子に印加し、
   前記第２のゲート駆動回路は前記増幅されたゲート信号を前記第２のゲート抵抗を介して前記第２の制御端子に印加したことを特徴とする請求項１から４までのいずれか一項に記載のスイッチング回路。
9. 前記制御手段は、
   オン信号及びオフ信号を含むゲート信号を生成するゲート信号生成回路と、
   前記ゲート信号のうちオン信号及びオフ信号をそれぞれ所定の遅延時間だけ遅延させて出力するオンオフディレイ回路と、
   前記オンオフディレイ回路からのゲート信号を増幅して出力する第１のゲート駆動回路と、
   前記ゲート信号を増幅して出力する第２のゲート駆動回路と、
   第１及び第２のゲート抵抗とを備え、
   前記第１のゲート駆動回路は前記増幅されたゲート信号を前記第１のゲート抵抗を介して前記第１の制御端子に印加し、
   前記第２のゲート駆動回路は前記増幅されたゲート信号を前記第２のゲート抵抗を介して前記第２の制御端子に印加したことを特徴とする請求項１から４までのいずれか一項に記載のスイッチング回路。
10. 前記制御手段は、
    オン信号及びオフ信号を含みかつ互いに反転関係を有するゲート信号をそれぞれ生成する第１及び第２のゲート信号生成回路と、
    前記第１のゲート信号生成回路からのゲート信号のうちのオン信号を所定の遅延時間だけ遅延させるともに、オフ信号をそのまま出力する第１のオンディレイ回路と、
    前記第１のオンディレイ回路からのゲート信号のうちのオフ信号を所定の遅延時間だけ遅延させるともに、オン信号をそのまま出力する第１のオフディレイ回路と、
    前記第２のゲート信号生成回路からのゲート信号のうちのオン信号を所定の遅延時間だけ遅延させるともに、オフ信号をそのまま出力する第２のオンディレイ回路と、
    前記第１のオフディレイ回路からのゲート信号を増幅して出力する第１のゲート駆動回路と、
    前記第２のオンディレイ回路からのゲート信号を増幅して出力する第２のゲート駆動回路と、
    第１及び第２のゲート抵抗とを備え、
    前記第１のゲート駆動回路は前記増幅されたゲート信号を前記第１のゲート抵抗を介して前記第１の制御端子に印加し、
    前記第２のゲート駆動回路は前記増幅されたゲート信号を前記第２のゲート抵抗を介して前記第２の制御端子に印加したことを特徴とする請求項１から４までのいずれか一項に記載のスイッチング回路。
11. 前記各ゲート駆動回路の電源負極端子は、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続点に接続された前記第２のスイッチング素子の一端とは異なる前記第２のスイッチング素子の他端に接続されたことを特徴とする請求項５から１０までのいずれか一項に記載のスイッチング回路。
12. 請求項１から１１までのいずれか一項に記載のスイッチング回路を備えたインバータ回路。

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