JP2019115030A - 電流遮断器 - Google Patents
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Abstract
Description
まず、本発明の第1の実施の形態について、図1乃至図4を参照して詳細に説明する。図1及び図2を参照して本実施の形態に係る構成について説明し、図3及び図4を参照して本実施の形態に係る動作について説明する。
図1及び図2に示すように、本実施の形態に係る電流遮断器は、例えば、工場等の配電盤に適用される複合半導体スイッチ10であり、第1の半導体スイッチング素子1と、導通部切り替え素子2と、第2の半導体スイッチング素子3と、制御回路4と、を備える。
次に、以上の構成を採用する複合半導体スイッチ10の電流遮断動作について、図3及び図4を参照して詳細に説明する。
以上説明したとおり、本実施の形態に係る構成によれば、電流導通損失を低減することが可能となる。具体的には、MOSFET2は数10Vクラスの定格の場合オン抵抗が数ミリオームであり、IGBT3は高速でスイッチング動作可能であり極めて短い時間で補助導通部12が非導通となる。よって、電流導通損失については、MOSFET2、IGBT3における電流導通損失を実質的に考慮せずに主導通部11におけるサイリスタ1(第1の半導体スイッチング素子)1つ分と考えることができる。従って、複合半導体スイッチ10全体での電流導通損失は、例えば、複数の半導体スイッチング素子で直列回路を構成する従来技術と比較して、小さい。
第1の実施の形態では、複合半導体スイッチ10が遮断する電流が、入力端INから出力端OUTに流れる直流電流の場合について説明した。しかしながら、実際の用途においては、例えば交流電流を扱う配電盤にも本発明の複合半導体スイッチ10を適用したいというニーズが考えられる。このような場合には、主導通部11を複数設け、正、負の双方の極性に対応できるようにした構成を採用するとよい。以下、このような構成を有する複合半導体スイッチ10について、詳細に説明する。なお、第1の実施の形態と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。
図5に示すように、本実施の形態に係る複合半導体スイッチ10は、サイリスタ1及び1aと、MOSFET2及び2aと、IGBT3及び3aと、を備える。また、この複合半導体スイッチ10は、第1の実施の形態と同様に制御回路4(図示せず)を備え、この制御回路4は、外部の制御装置5(図示せず)に接続される。制御回路4及び制御装置5については、第1の実施の形態と同様に、公知の技術を適用可能であるので、以下ではその説明を省略する。さらに、この複合半導体スイッチ10は、第1の実施の形態における入力端IN及び出力端OUTに代えて、第1の端子A及び第2の端子Bを備える。
次に、以上のような構成を採用する複合半導体スイッチ10の電流遮断動作について、図6及び図7を参照して詳細に説明する。以下では電流が正の極性のときに行う電流遮断動作を代表的な例として説明を行う。
図8は、第3の実施の形態に係る複合半導体スイッチ10の要部構成を示す回路図である。なお、上述の実施の形態と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。
本発明は上記実施の形態に限定されず、様々な変形及び応用が可能である。例えば、上記実施の形態では、第2の半導体スイッチング素子がIGBTである場合を例にして説明した。しかしながら、例えばIGBTを用いるよりもより早いスイッチング速度が求められるが耐圧がより低くてもよい用途においては、IGBTの代わりにパワーMOSFETを用いてもよい。この場合、MOSFETのソースからドレインに向かって電流が流れるように当該MOSFETを補助導通部12に接続することで、いわゆる同期整流効果によって電流導通損失をさらに減らすことが期待できる。
2、2a MOSFET(導通部切り替え素子)
3、3a IGBT(第2の半導体スイッチング素子)
4 制御回路
5 制御装置
10 複合半導体スイッチ(電流遮断器)
11、11a 主導通部
12、12a 補助導通部
41 保護回路
42 ゲートパルス分配回路
43 駆動回路
A 第1の端子
B 第2の端子
IN 入力端子
OUT 出力端子
CTL 制御端子
Claims (13)
- 電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、
前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と、前記第1の半導体スイッチング素子と直列に接続され、オン、オフ動作によって導通部を切り替えるための導通部切り替え素子と、によって形成され、
前記補助導通部は、第2の半導体スイッチング素子によって形成され、
前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備えることを特徴とする電流遮断器。 - 前記制御回路は、前記導通部切り替え素子、前記第1の半導体スイッチング素子の順で制御することで前記主導通部の導通および遮断をする、
ことを特徴とする請求項1に記載の電流遮断器。 - 前記制御回路は、前記主導通部を遮断する際に、前記第2の半導体スイッチング素子のオン状態で前記導通部切り替え素子のゲートをオフすることで、前記第1の半導体スイッチング素子に逆バイアスを印加させる、
ことを特徴とする請求項2に記載の電流遮断器。 - 前記制御回路は、前記導通部切り替え素子のゲートをオフしてから、前記第2の半導体スイッチング素子のゲートをオフするまでの間に、前記第1の半導体スイッチング素子の前記導通部切り替え素子側に電圧を所定時間印加する、請求項3に記載の電流遮断器。
- 前記制御回路は、前記導通部切り替え素子のゲートのオフ後に前記第1の半導体スイッチング素子のゲートをオフしてから、前記第2の半導体スイッチング素子のゲートをオフするまでの間に、前記第1の半導体スイッチング素子の前記導通部切り替え素子側に電圧を所定時間印加する、請求項3に記載の電流遮断器。
- 前記制御回路は、前記主導通部を遮断する際に、前記導通部切り替え素子、前記第1の半導体スイッチング素子を予め設定した時間差ΔTで制御し、前記時間差ΔTは、前記第1の半導体スイッチング素子の電荷を引き抜くのに十分な逆バイアスを得られる時間である、ことを特徴とする請求項2から5のいずれか一項に記載の電流遮断器。
- 前記制御回路は、前記第1の半導体スイッチング素子、前記導通部切り替え素子、及び前記第2の半導体スイッチング素子がオフ状態で、前記第2の半導体スイッチング素子をオンし、次に前記第1の半導体スイッチング素子をオンする、ことを特徴とする請求項1から6いずれか一項に記載の電流遮断器。
- 前記制御回路には、一の制御信号が外部から与えられ、前記制御信号は、前記一の制御信号に、所定の時間差を与えることで、前記第1の半導体スイッチング素子、前記導通部切り替え素子、及び前記第2の半導体スイッチング素子のオン、オフ動作のタイミングをそれぞれシフトさせる、ことを特徴とする請求項7に記載の電流遮断器。
- 前記第1の半導体スイッチング素子、前記導通部切り替え素子、及び前記第2の半導体スイッチング素子は、それぞれ、サイリスタ、MOSFET、及びIGBT、によって形成される、ことを特徴とする請求項1から8のいずれか一項に記載の電流遮断器。
- 電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、
前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と導通部切り替え素子とが直列に接続された構成をそれぞれ含む一対の直列回路を有し、前記一対の直列回路が互いに逆並列に接続され、
前記補助導通部は、第2の半導体スイッチング素子にダイオードが逆並列に接続された一対の並列回路がお互いに逆直列に接続され、双方向導通経路を形成し、
前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備えることを特徴とする電流遮断器。 - 前記制御回路は、前記導通部切り替え素子、前記第1の半導体スイッチング素子の順で制御することで前記主導通部の導通および遮断をする、
ことを特徴とする請求項8に記載の電流遮断器。 - 前記制御回路は、前記主導通部を遮断する際に、前記第2の半導体スイッチング素子のオン状態で前記導通部切り替え素子のゲートをオフすることで、前記第1の半導体スイッチング素子に逆バイアスを印加させる、
ことを特徴とする請求項11に記載の電流遮断器。 - 前記第1の半導体スイッチング素子、前記導通部切り替え素子、及び前記第2の半導体スイッチング素子は、それぞれ、サイリスタ、MOSFET、及びIGBT、によって形成される、ことを特徴とする請求項11または12に記載の電流遮断器。
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