JPH07322600A - 半導体スイッチング回路 - Google Patents
半導体スイッチング回路Info
- Publication number
- JPH07322600A JPH07322600A JP11233394A JP11233394A JPH07322600A JP H07322600 A JPH07322600 A JP H07322600A JP 11233394 A JP11233394 A JP 11233394A JP 11233394 A JP11233394 A JP 11233394A JP H07322600 A JPH07322600 A JP H07322600A
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- JP
- Japan
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- semiconductor switching
- switching element
- circuit
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Abstract
(57)【要約】
【目的】 通電状態における損失とスイッチング損失の
両方とも低い半導体スイッチング回路の提供。 【構成】 ターンオフ損失の少ない第１の半導体スイッ
チング素子１と通電状態における損失が前記第１の半導
体スイッチング素子１より少ない第２の半導体スイッチ
ング素子２との並列接続回路と、前記第１の半導体スイ
ッチング素子１のゲートを駆動する第１のゲート駆動回
路３と、前記第２の半導体スイッチング素子２のゲート
を駆動する第２のゲート駆動回路４と、前記第１及び第
２の半導体スイッチング素子をオフするためのオフゲー
ト指令をＯＦＦーＤＥＬＡＹ回路５を介して前記第１の
ゲート駆動回路３に与え、第２のゲート駆動回路４には
直接与えて前記第１の半導体スイッチング素子１を前記
第２の半導体スイッチング素子２より遅くオフさせるこ
とを特徴とする半導体スイッチング回路。
両方とも低い半導体スイッチング回路の提供。 【構成】 ターンオフ損失の少ない第１の半導体スイッ
チング素子１と通電状態における損失が前記第１の半導
体スイッチング素子１より少ない第２の半導体スイッチ
ング素子２との並列接続回路と、前記第１の半導体スイ
ッチング素子１のゲートを駆動する第１のゲート駆動回
路３と、前記第２の半導体スイッチング素子２のゲート
を駆動する第２のゲート駆動回路４と、前記第１及び第
２の半導体スイッチング素子をオフするためのオフゲー
ト指令をＯＦＦーＤＥＬＡＹ回路５を介して前記第１の
ゲート駆動回路３に与え、第２のゲート駆動回路４には
直接与えて前記第１の半導体スイッチング素子１を前記
第２の半導体スイッチング素子２より遅くオフさせるこ
とを特徴とする半導体スイッチング回路。
Description
【０００１】
【産業上の利用分野】本発明は、インバータやコンバー
タ等の電力変換装置を構成する半導体スイッチング回路
に係り、特にスイッチング損失及び通電状態における損
失の少ない半導体スイッチング回路に関する。
タ等の電力変換装置を構成する半導体スイッチング回路
に係り、特にスイッチング損失及び通電状態における損
失の少ない半導体スイッチング回路に関する。
【０００２】
【従来の技術】図５は、従来の半導体スイッチング回路
を用いたインバ―タを示した図で、２０ー１，２０ー２
は直流電源、２１ー１，２１ー２は半導体スイッチング
回路でここでは、ＩＧＢＴを用いた例を示している。
又、２２は直流電源２０ー１，２０ー２の直列接続点
と、ＩＧＢＴ２１ー１，２１ー２の直列接続点との間に
接続されるリアクトルである。図５の回路は一般的にハ
ーフブリッジ回路と呼ばれるインバータ回路である。
を用いたインバ―タを示した図で、２０ー１，２０ー２
は直流電源、２１ー１，２１ー２は半導体スイッチング
回路でここでは、ＩＧＢＴを用いた例を示している。
又、２２は直流電源２０ー１，２０ー２の直列接続点
と、ＩＧＢＴ２１ー１，２１ー２の直列接続点との間に
接続されるリアクトルである。図５の回路は一般的にハ
ーフブリッジ回路と呼ばれるインバータ回路である。
【０００３】
【発明が解決しようとする課題】図５に示す用な従来の
半導体スイッチング回路を用いてインバータ回路等を構
成するものでは、主回路電流をスイッチングする半導体
スイッチング回路として、スイッチング損失の少ない半
導体スイッチであるＩＧＢＴや通電状態における損失の
少ないＭＣＴ（モス・コントロールド・サイリスタ）の
どちらか一種類のみを、容量及び使用電圧に応じて並列
接続、直列接続、あるいは直並列接続して構成している
ため、スイッチング損失は小さいが定常損失が大きい、
あるいは逆に通電状態における損失は小さいがスイッチ
ング損失が大きい回路になる等の不具合があった。
半導体スイッチング回路を用いてインバータ回路等を構
成するものでは、主回路電流をスイッチングする半導体
スイッチング回路として、スイッチング損失の少ない半
導体スイッチであるＩＧＢＴや通電状態における損失の
少ないＭＣＴ（モス・コントロールド・サイリスタ）の
どちらか一種類のみを、容量及び使用電圧に応じて並列
接続、直列接続、あるいは直並列接続して構成している
ため、スイッチング損失は小さいが定常損失が大きい、
あるいは逆に通電状態における損失は小さいがスイッチ
ング損失が大きい回路になる等の不具合があった。
【０００４】本発明は、前述の点に鑑みなされたもので
あって、その第１の目的はターンオフ損失及び通電状態
における損失の少ない半導体スイッチング回路を提供す
ることにあり、第２の目的は、ターンオン損失及び通電
状態における損失の少ない半導体スイッチング回路を提
供することにある。
あって、その第１の目的はターンオフ損失及び通電状態
における損失の少ない半導体スイッチング回路を提供す
ることにあり、第２の目的は、ターンオン損失及び通電
状態における損失の少ない半導体スイッチング回路を提
供することにある。
【０００５】
【課題を解決するための手段】前記第１の目的を達成す
るために、請求項１に記載の発明は、ターンオフ損失の
少ない第１の半導体スイッチング素子と通電状態におけ
る損失が前記第１の半導体スイッチング素子より少ない
第２の半導体スイッチング素子との並列接続回路と、前
記第１の半導体スイッチング素子のゲートを駆動する第
１のゲート駆動回路と、前記第２の半導体スイッチング
素子のゲートを駆動する第２のゲート駆動回路と、前記
第１及び第２の半導体スイッチング素子をオフするため
のオフゲート指令をＯＦＦーＤＥＬＡＹ回路を介して前
記第１のゲート駆動回路に与え、第２のゲート駆動回路
には直接与えるようにしたものである。
るために、請求項１に記載の発明は、ターンオフ損失の
少ない第１の半導体スイッチング素子と通電状態におけ
る損失が前記第１の半導体スイッチング素子より少ない
第２の半導体スイッチング素子との並列接続回路と、前
記第１の半導体スイッチング素子のゲートを駆動する第
１のゲート駆動回路と、前記第２の半導体スイッチング
素子のゲートを駆動する第２のゲート駆動回路と、前記
第１及び第２の半導体スイッチング素子をオフするため
のオフゲート指令をＯＦＦーＤＥＬＡＹ回路を介して前
記第１のゲート駆動回路に与え、第２のゲート駆動回路
には直接与えるようにしたものである。
【０００６】又、前記第２の目的を達成するために、請
求項２に記載の発明は、ターンオン損失の少ない第１の
半導体スイッチング素子と通電状態における損失が前記
第１の半導体スイッチング素子より少ない第２の半導体
スイッチング素子との並列接続回路と、前記第１の半導
体スイッチング素子のゲートを駆動する第１のゲート駆
動回路と、前記第２の半導体スイッチング素子のゲート
を駆動する第２のゲート駆動回路と、前記第１及び第２
の半導体スイッチング素子をオンするためのオンゲート
指令を前記第１のゲート駆動回路に直接与え、前記第２
のゲート駆動回路にはＯＮーＤＥＬＡＹ回路を介して与
えるようにしたものである。
求項２に記載の発明は、ターンオン損失の少ない第１の
半導体スイッチング素子と通電状態における損失が前記
第１の半導体スイッチング素子より少ない第２の半導体
スイッチング素子との並列接続回路と、前記第１の半導
体スイッチング素子のゲートを駆動する第１のゲート駆
動回路と、前記第２の半導体スイッチング素子のゲート
を駆動する第２のゲート駆動回路と、前記第１及び第２
の半導体スイッチング素子をオンするためのオンゲート
指令を前記第１のゲート駆動回路に直接与え、前記第２
のゲート駆動回路にはＯＮーＤＥＬＡＹ回路を介して与
えるようにしたものである。
【０００７】
【作用】前述のように構成された請求項１記載の発明に
よれば、まず通電状態においては、通電状態における損
失が少ない第２の半導体スイッチング素子のオン電圧
は、ターンオフ損失の少ない第１の半導体スイッチング
素子より低いので、主回路電流は並列接続された半導体
スイッチング素子の内第２の半導体スイッチング素子の
方に大部分の電流が流れるのでスイッチング回路として
通電状態においては低損失になる。
よれば、まず通電状態においては、通電状態における損
失が少ない第２の半導体スイッチング素子のオン電圧
は、ターンオフ損失の少ない第１の半導体スイッチング
素子より低いので、主回路電流は並列接続された半導体
スイッチング素子の内第２の半導体スイッチング素子の
方に大部分の電流が流れるのでスイッチング回路として
通電状態においては低損失になる。
【０００８】次にターンオフ時には、オフゲート指令は
ＯＦＦーＤＥＬＹ回路を介して第１のゲート駆動回路に
加わり、第２のゲート駆動回路には直接加わるため、第
１の半導体スイッチング素子が遅れてオフする。よっ
て、先にターンオフ損失の大きい第２の半導体スイッチ
ング素子がオフするが、タ―ンオフ損失の小さい第１の
半導体スイッチング素子がオン状態にあり電圧は低く保
たれているので、ターンオフ損失は小さくなる。
ＯＦＦーＤＥＬＹ回路を介して第１のゲート駆動回路に
加わり、第２のゲート駆動回路には直接加わるため、第
１の半導体スイッチング素子が遅れてオフする。よっ
て、先にターンオフ損失の大きい第２の半導体スイッチ
ング素子がオフするが、タ―ンオフ損失の小さい第１の
半導体スイッチング素子がオン状態にあり電圧は低く保
たれているので、ターンオフ損失は小さくなる。
【０００９】第２の半導体スイッチング素子がオフした
後に、第１の半導体スイッチング素子がＤＥＬＹ回路分
遅れてターンオフするが、この半導体スイッチは元々タ
ーンオフ損失が小さい。よって、通電状態における損失
とターンオフ損失は共に小さくなる。
後に、第１の半導体スイッチング素子がＤＥＬＹ回路分
遅れてターンオフするが、この半導体スイッチは元々タ
ーンオフ損失が小さい。よって、通電状態における損失
とターンオフ損失は共に小さくなる。
【００１０】又、請求項２記載の発明によれば、まずタ
ーンオン時には、オンゲート指令は直接第１のゲート駆
動回路に加わり、第２のゲート駆動回路にはＯＮーＤＥ
ＬＹ回路を介して加わるので、第１の半導体スイッチン
グ素子が先にオンするが、この素子は元々ターンオン損
失は小さい。よって、次に、ターンオン損失の大きい第
２の半導体スイッチング素子がターンオンする時には、
第１の半導体スイッチング素子がオン状態にあり電圧は
低く保たれているので、ターンオン損失は小さくなる。
ーンオン時には、オンゲート指令は直接第１のゲート駆
動回路に加わり、第２のゲート駆動回路にはＯＮーＤＥ
ＬＹ回路を介して加わるので、第１の半導体スイッチン
グ素子が先にオンするが、この素子は元々ターンオン損
失は小さい。よって、次に、ターンオン損失の大きい第
２の半導体スイッチング素子がターンオンする時には、
第１の半導体スイッチング素子がオン状態にあり電圧は
低く保たれているので、ターンオン損失は小さくなる。
【００１１】通電状態においては、第２の半導体スイッ
チング素子のオン電圧は、第１の半導体スイッチング素
子より低いので、主回路電流は並列接続された半導体ス
イッチの内第２の半導体スイッチング素子の方に大部分
の電流が流れるのでスイッチング回路として通電状態に
おいては低損失になる。よって、通電状態における損失
とターンオン損失は共に小さくなる。
チング素子のオン電圧は、第１の半導体スイッチング素
子より低いので、主回路電流は並列接続された半導体ス
イッチの内第２の半導体スイッチング素子の方に大部分
の電流が流れるのでスイッチング回路として通電状態に
おいては低損失になる。よって、通電状態における損失
とターンオン損失は共に小さくなる。
【００１２】
【実施例】以下、請求項１に記載の発明を図１の実施例
を参照して説明する。図１において、１はターンオフ損
失の少ない第１の半導体スイッチング素子（以後単にＩ
ＧＢＴと記す）、２は通電状態における損失が前記ＩＧ
ＢＴ１より少ないモス・コントロールド・サイリスタ等
の第２の半導体スイッチング素子（以後単にＭＣＴと記
す）、３はＩＧＢＴ１のゲートを駆動する第１のゲート
駆動回路、４はＭＣＴのゲートを駆動する第２のゲート
駆動回路、５はＯＦＦーＤＥＬＡＹ回路で、ゲート制御
回路６からのオフゲート指令を所定時間だけ遅らせて第
１のゲート駆動回路３に与える。
を参照して説明する。図１において、１はターンオフ損
失の少ない第１の半導体スイッチング素子（以後単にＩ
ＧＢＴと記す）、２は通電状態における損失が前記ＩＧ
ＢＴ１より少ないモス・コントロールド・サイリスタ等
の第２の半導体スイッチング素子（以後単にＭＣＴと記
す）、３はＩＧＢＴ１のゲートを駆動する第１のゲート
駆動回路、４はＭＣＴのゲートを駆動する第２のゲート
駆動回路、５はＯＦＦーＤＥＬＡＹ回路で、ゲート制御
回路６からのオフゲート指令を所定時間だけ遅らせて第
１のゲート駆動回路３に与える。
【００１３】前述のように構成することにより、図２の
オン区間即ち、通電状態においてはＩＧＢＴ１よりＭＣ
Ｔ２のオン電圧が低いので、ＭＣＴ２の方に大部分の電
流が流れ通電状態における損失は小さくなる。
オン区間即ち、通電状態においてはＩＧＢＴ１よりＭＣ
Ｔ２のオン電圧が低いので、ＭＣＴ２の方に大部分の電
流が流れ通電状態における損失は小さくなる。
【００１４】次に、オン区間からＤＥＬＡＹ区間へ移行
する時には、ゲート制御回路６から出力されるオフゲー
ト指令が第２のゲート駆動回路４に直接伝達される。そ
の時ＩＧＢＴ１は、ゲート制御回路６と第１のゲート駆
動回路３に接続されたＯＦＦ―ＤＥＬＡＹ回路５によっ
てターンオフが遅れるためオン状態にあるため、ＭＣＴ
２はその両端の電圧が低い状態でターンオフするので、
ＭＣＴのターンオフ損失は低く抑えられる。
する時には、ゲート制御回路６から出力されるオフゲー
ト指令が第２のゲート駆動回路４に直接伝達される。そ
の時ＩＧＢＴ１は、ゲート制御回路６と第１のゲート駆
動回路３に接続されたＯＦＦ―ＤＥＬＡＹ回路５によっ
てターンオフが遅れるためオン状態にあるため、ＭＣＴ
２はその両端の電圧が低い状態でターンオフするので、
ＭＣＴのターンオフ損失は低く抑えられる。
【００１５】ＤＥＬＡＹ区間からオフ区間に移行する時
には、ＯＦＦーＤＥＬＡＹ回路５によってＩＧＢＴ１の
みターンオフするが、ＩＧＢＴ１のターンオフ損失は元
々小さい。従って、通電状態における損失とターンオフ
損失を共に小さく抑えることができる。
には、ＯＦＦーＤＥＬＡＹ回路５によってＩＧＢＴ１の
みターンオフするが、ＩＧＢＴ１のターンオフ損失は元
々小さい。従って、通電状態における損失とターンオフ
損失を共に小さく抑えることができる。
【００１６】次に、請求項２に記載の発明の一実施例
を、図１と同一部に同一符号を付して示す図３の構成図
を参照して説明する。図３において、１はＩＧＢＴ、２
はＩＧＢＴ１と並列接続されるＭＣＴで、前述のよう
に、ＭＣＴ２はターンオン損失はＩＧＢＴ１より大き
く、通電状態における損失はＩＧＢＴ１より小さい。３
はＩＧＢＴ１のゲートを駆動する第１のゲート駆動回
路、４はＭＣＴ２のゲートを駆動する第２のゲート駆動
回路で、第１のゲート駆動回路３にはゲート制御回路６
から出力されるゲートオン指令を直接与える。又、第２
のゲート駆動回路にはゲート制御回路６から出力される
ゲートオン指令をＯＮーＤＥＬＡＹ回路７を介して与え
る。
を、図１と同一部に同一符号を付して示す図３の構成図
を参照して説明する。図３において、１はＩＧＢＴ、２
はＩＧＢＴ１と並列接続されるＭＣＴで、前述のよう
に、ＭＣＴ２はターンオン損失はＩＧＢＴ１より大き
く、通電状態における損失はＩＧＢＴ１より小さい。３
はＩＧＢＴ１のゲートを駆動する第１のゲート駆動回
路、４はＭＣＴ２のゲートを駆動する第２のゲート駆動
回路で、第１のゲート駆動回路３にはゲート制御回路６
から出力されるゲートオン指令を直接与える。又、第２
のゲート駆動回路にはゲート制御回路６から出力される
ゲートオン指令をＯＮーＤＥＬＡＹ回路７を介して与え
る。
【００１７】前述のように構成することにより、図４に
示すオフ区間からＤＥＬＡＹ区間に移行する時には、Ｍ
ＣＴ２はゲート制御回路６と第２のゲート駆動回路４の
間に接続されたＯＮーＤＥＬＡＹ回路７によってターン
オンが遅れてオフ状態にある。ＩＧＢＴ１はゲート制御
回路６からのゲートオン指令が第１のゲート駆動回路３
に直接伝達されるため、先にＩＧＢＴ１がターンオンす
るが元々ＩＧＢＴ１はターンオン損失は小さい。
示すオフ区間からＤＥＬＡＹ区間に移行する時には、Ｍ
ＣＴ２はゲート制御回路６と第２のゲート駆動回路４の
間に接続されたＯＮーＤＥＬＡＹ回路７によってターン
オンが遅れてオフ状態にある。ＩＧＢＴ１はゲート制御
回路６からのゲートオン指令が第１のゲート駆動回路３
に直接伝達されるため、先にＩＧＢＴ１がターンオンす
るが元々ＩＧＢＴ１はターンオン損失は小さい。
【００１８】次にＤＥＬＡＹ区間からＯＮ区間へ移行す
る時には、ＯＮーＤＥＬＡＹ回路７によってスイッチン
グ損失の大きいＭＣＴ２がターンオンするが、ＩＧＢＴ
１がＤＥＬＡＹ回路の時間だけ先にオン状態にあるた
め、ＭＣＴ２のターンオン損失は小さく抑えられる。
る時には、ＯＮーＤＥＬＡＹ回路７によってスイッチン
グ損失の大きいＭＣＴ２がターンオンするが、ＩＧＢＴ
１がＤＥＬＡＹ回路の時間だけ先にオン状態にあるた
め、ＭＣＴ２のターンオン損失は小さく抑えられる。
【００１９】オン区間では、ＩＧＢＴ１とＭＣＴ２が共
にオン状態にあり、ＩＧＢＴ１よりＭＣＴ２のオン電圧
が低いので、ＭＣＴ２の方に大部分の電流が流れ通電状
態における損失も小さくなる。
にオン状態にあり、ＩＧＢＴ１よりＭＣＴ２のオン電圧
が低いので、ＭＣＴ２の方に大部分の電流が流れ通電状
態における損失も小さくなる。
【００２０】前述説明においは、ＩＧＢＴ１とＭＣＴ２
をそれぞれ１個用いて半導体スイッチング回路を構成し
た例を示しているが、必要に応じてそれぞれ複数個を組
合わせて使用することもできる、又、図１の回路と図３
の回路を組合わせれば、ターンオフ損失、ターンオン損
失、及び通電状態における損失の小さい半導体スイッチ
ング回路も提供することができる。
をそれぞれ１個用いて半導体スイッチング回路を構成し
た例を示しているが、必要に応じてそれぞれ複数個を組
合わせて使用することもできる、又、図１の回路と図３
の回路を組合わせれば、ターンオフ損失、ターンオン損
失、及び通電状態における損失の小さい半導体スイッチ
ング回路も提供することができる。
【００２１】
【発明の効果】以上説明のように、請求項１の発明によ
れば、ターンオフ損失及び通電状態における損失の両方
共に低い半導体スイッチング回路を提供できる。また、
請求項２の発明によれば、ターンオン損失及び通電状態
における損失の両方共に低い半導体スイッチング回路を
提供することができる。
れば、ターンオフ損失及び通電状態における損失の両方
共に低い半導体スイッチング回路を提供できる。また、
請求項２の発明によれば、ターンオン損失及び通電状態
における損失の両方共に低い半導体スイッチング回路を
提供することができる。
【図１】請求項１に記載の発明の半導体スイッチング回
路の一実施例を示す構成図。
路の一実施例を示す構成図。
【図２】［図１］の半導体スイッチング回路のオン・オ
フ動作を示す波形図。
フ動作を示す波形図。
【図３】請求項２に記載の発明の半導体スイッチング回
路の一実施例を示す構成図。
路の一実施例を示す構成図。
【図４】［図３］の半導体スイッチング回路のオフ・オ
ン動作を示す波形図。
ン動作を示す波形図。
【図５】従来の半導体スイッチング回路を用いたインバ
ータの回路図。
ータの回路図。
【符号の説明】 １ ……ＩＧＢＴ ２ ……ＭＣ
Ｔ ３ ……第１のゲート駆動回路 ４ ……第２
のゲート駆動回路 ５ ……ＯＦＦーＤＥＬＡＹ回路 ６ ……ゲー
ト制御回路 ７ ……ＯＮーＤＥＬＡＹ回路
Ｔ ３ ……第１のゲート駆動回路 ４ ……第２
のゲート駆動回路 ５ ……ＯＦＦーＤＥＬＡＹ回路 ６ ……ゲー
ト制御回路 ７ ……ＯＮーＤＥＬＡＹ回路
Claims (2)
- 【請求項１】 ターンオフ損失の少ない第１の半導
体スイッチング素子と通電状態における損失が前記第１
の半導体スイッチング素子より少ない第２の半導体スイ
ッチング素子との並列接続回路と、前記第１の半導体ス
イッチング素子のゲートを駆動する第１のゲート駆動回
路と、前記第２の半導体スイッチング素子のゲートを駆
動する第２のゲート駆動回路と、前記第１及び第２の半
導体スイッチング素子をオフするためのオフゲ―ト指令
をＯＦＦーＤＥＬＡＹ回路を介して前記第１のゲート駆
動回路に与え、第２のゲート駆動回路には直接与えて前
記第１の半導体スイッチング素子を前記第２の半導体ス
イッチング素子より遅くオフさせることを特徴とする半
導体スイッチング回路。 - 【請求項２】 ターンオン損失の少ない第１の半導
体スイッチング素子と通電状態における損失が前記第１
の半導体スイッチング素子より少ない第２の半導体スイ
ッチング素子との並列接続回路と、前記第１の半導体ス
イッチング素子のゲートを駆動する第１のゲート駆動回
路と、前記第２の半導体スイッチング素子のゲートを駆
動する第２のゲート駆動回路と、前記第１及び第２の半
導体スイッチング素子をオンするためのオンゲート指令
を前記第１のゲート駆動回路に直接与え、前記第２のゲ
ート駆動回路にはＯＮーＤＥＬＡＹ回路を介して与えて
前記第１の半導体スイッチング素子を前記第２の半導体
スイッチング素子より早くオンさせることを特徴とする
半導体スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11233394A JPH07322600A (ja) | 1994-05-26 | 1994-05-26 | 半導体スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11233394A JPH07322600A (ja) | 1994-05-26 | 1994-05-26 | 半導体スイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07322600A true JPH07322600A (ja) | 1995-12-08 |
Family
ID=14584061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11233394A Pending JPH07322600A (ja) | 1994-05-26 | 1994-05-26 | 半導体スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07322600A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9419605B2 (en) | 2012-04-06 | 2016-08-16 | Mitsubishi Electric Corporation | Composite semiconductor switching device |
| JP2018068097A (ja) * | 2016-04-19 | 2018-04-26 | 株式会社デンソー | スイッチング素子の駆動回路 |
| US10110217B2 (en) | 2015-09-29 | 2018-10-23 | Denso Corporation | Load driving device |
| CN109997297A (zh) * | 2016-11-25 | 2019-07-09 | 株式会社电装 | 栅极驱动装置 |
| JP2019115030A (ja) * | 2017-12-20 | 2019-07-11 | 富士電機株式会社 | 電流遮断器 |
-
1994
- 1994-05-26 JP JP11233394A patent/JPH07322600A/ja active Pending
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