JPH04150069A - 複合半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＳＩサイリスタとＭＯＳＦＥＴとを組合せてな
る複合半導体装置に関するものである。

〔従来の技術〕

従来、複合半導体装置の一例としては、ＧＴＯサイリス
タと２つのＭＯＳＦＥＴおよびツェナーダイオードとの
組合せによる複合半導体装置がある。

第４図はその一例を示す内部接続因で、この従来装置の
構成は、ＧＴＯサイリスタ３′の陽極とゲート衡量を各
々、第１のＭＯ８ＦＢＴＩ’のドレインとソースとでそ
れぞれ短絡するように接続し、ＧＴＯサイリスタ３′の
陰極には第２のＭＯ８ＦＥＴ２’のドレインを直列に接
続するとともに、ＧＴＯサイリスタ３′のゲートと第１
のＭＯ８ＦＥＴＩ’のソースの接続点にツェナーダイオ
ード６′の陽極を接続し、更にツェナーダイオード６′
の１１１極と第２のＭＯ８Ｆ’ｇＴ２’のソースを接続
している。

複合半導体装置全体として、陽極Ａ′をＧＴＯサイリス
タ３′の陽極、陰原に′を第２のＭＯ８ＦＥＴ２’ノソ
ース、さらにそれぞれのＭＯＳＦＥＴのゲートを接続し
て電極Ｇ′としている。なお、ここで使用イオード４′
は誘導負荷時等の還流用ダイオードとして複合半導体装
置全体の陽啄へ′と陰極に′間に設けられている。

この従来装置では、第１のＭＯ８ＦＥＴ１′をＧＴＯサ
イリスタ３′のゲート電流供給用スイッチとし、第２の
ＭＯ８ＦＥＴ２’は主電流を高速にしゃ断するスイッチ
として動作させるとともに、ＧＴＯサイリスタ３′のゲ
ート極からツェナーダイオード６′の陰極−陽極の順路
でＧＴＯサイリスタ内の蓄積鑞荷を短時間に排出する構
成と機＃１こより、ゲート駆動形態をＧＴＯサイリスタ
の電流駆動形から、ＭＯＳＦＥＴのゲート穫にょる電圧
駆動形とする省電力ゲート駆動方式の確保と、主電流の
スイッチング動作の高速化が行われている。

〔発明が解決しようとする課題〕

しかし、従来のＧＴＯサイリスタとＭＯ８Ｆ’ＥＴとに
よる複合半導体装置にあっては次のような欠点があった
。

（イ）　ＧＴＯサイリスタ３′はノーマリオフ形サイリ
スタであり、ＧＴＯサイリスタ３′のターンオンのため
には比較的大きなゲート電流による付勢が必要であり、
第１のＭＯ８Ｆ”ＥＴＩ’が必要不可欠である。

空 （（２）複合半導体装置の順阻止耐圧はツェナーダイオ
ードの損失低減のため、極力ツェナー電圧の低いものが
使われるところから、殆んどＧＴＯサイリスタ３′の陽
極とゲート極間の耐圧で決まる。そのため、第１のＭＯ
８ＦＥＴＩ’のドレインとソース間耐圧もＧＴＯサイリ
スタ３′の陽極とゲート種間の耐圧と同等以上の高耐圧
のものが必要である。すなわち、ＭＯ８Ｆ’ＢＴの単体
耐圧以上の複合半導体装置は造れないという決定的な欠
点がある。

（ハ）複合半導体装置のオンからオフへの移行過程にお
いて、第２のＭＯ８ＦＥＴ２’がオフした直後の主電流
は、ＧＴＯサイリスタ３′の陽極からゲート極を経て、
ツェナーダイオード４の陰極より陽極へと、ＧＴＯサイ
リスタ内の蓄積ｔｆｉを排出しきるまでの期間流れる。

そのため、ＧＴＯサイリスタ３′がＩＩ　阻止能力を回
復するまでの期間ツェナーダイオード６′にはツェナー
電圧と主電流の積で与えられる大きな損失を発生する。

そのため、大容量の複合半導体装置を造ることができな
かった。

に）第１のＭＯ８ＦＥＴＩ’のソースは第２のＭＯ８Ｆ
ＥＴ２’のソースに対してツェナー電圧だけ高い電位と
なるため、各ＭＯ８ＦＥＴへのゲート制御信号のレベル
調整や、ノイズ誤動作防止のための制御回路が必要とな
っていた。

本発明は上述した点に鑑みて創案されたもので、その目
的とするところは、ターンオンのための比職的大きなゲ
ート電流などを必要とせず、高耐圧のＭＯＳＦＥＴも不
要で、装置全体の発熱が少なく制御回路構成が簡易で、
且つ高速なスイッチング動作のできる複合半導体装置を
提供するものである。

〔課電を解決するための手段〕

つまり、その目的を達成するための手段は、後述するゲ
ート電流による付勢が不要なノーマリオン形ＳＩサイリ
スタを使用し、そのゲートには第１のＭＯ８Ｆ’ＥＴの
ドレインを、ＳＩサイリスタの陰極には第２のＭＯＳＦ
ＥＴのドレインとをそれぞれ接続し、第１および第２の
ＭＯＳＦＥＴの各ソースを互に接続して構成する。

この複合半導体装置全体の陽極と陰極は、それぞれＳＩ
サイリスタの陽極および前記２つのＭＯＳＦＥＴの各ソ
ースの接続点であり、この複合半導体装置のゲート駆動
信号は、請求項２）項に示すそれぞれ互に相反する信号
をゲート駆動装置から、それぞれ前記２つのＭＯＳＦＥ
Ｔのゲート極に加えられ駆動される。

すなわち、第１のＭＯＳＦＥＴにオンの信号が加えられ
ると、第２のＮ１０８ＦＥＴにはオフの信号が加えられ
、複合半導体装置は全体としてオフとなり、第１のＭＯ
ＳＦＥＴがオフの信号で、第２のＭＯＳＦＥＴがオンの
信号の場合は逆に全体としてはオンになる。

前記ゲート駆動信号の与え方は、前述のように、略々互
いに相反する信号を与えるが、請求項３）項に示すよう
に、第２のＭＯＳＦＥＴのオンからオフへの移行指令が
付与される前に、ゲート時間調整装置から、第１のＭＯ
ＳＦＥＴのオン指令を与え、互いにオーバラップして２
つのＭＯＳＦＥＴのオン期間を設けると効果的である。

〔作用〕

次に、本発明の複合半導体装置の作用について説明する
。

まず始めに、本発明の構成要素となすＳＩサイリスタの
構造、特性について、第１図および第２図を参照して説
明する。

第１図はＳＩサイリスタの構造を示す説明図であり、陽
極側電極Ａ３１、陽極を形成する遡啄Ａ３１に当接しｎ
層により陽極短絡されたＰ層、バルクのｎ層、電極Ｇ３
．とＧ３２に当接する各々のＰ層（電極Ｇ３１．　Ｇ３
２は実素子の場合多数あり、それらの多ａ＠はオーミッ
クコンタクトで互いに短絡接続されている）、陰極を形
成するｎ層および陰第２の〜（Ｏ８ＦＥＴと対比させて
いる。すなわち、ＳＩサイリスタ３が電極Ｇ３１とＧ３
２をスイッチ１に接続し、電極に３１にスイッチ２を接
続し、スイ。

側は電極Ａ３１に接続している。

今、第１図に示すように、スイッチｌを閉、スイッチ２
を開とすると、ＳＩサイリスタ３は陽極Ｐ＋層、バルク
ｎ−層、ゲートＰ＋層よりなるＰ”ｎＰ＋の３層よりな
るトランジスタが構成されたことｊこなる、 ＳＩサイリスタ３の接合内では、各ゲートＰ）−をとり
囲むようにｎ層中ｔこ＋＋・−・＋＋で示す正鷹位の空
乏１脅の境界面と、各デー８２層内に生ずる・・・−で
示す負電位の空乏層の境界面が形成され、この空乏層の
生成によりＳＩサイリスタはオフ状態を保つ。

また、この空乏層の拡がり方はＳＩサイリスタ３のゲー
トＰ層近傍の構造により糧々の特性のＳＩサイリスタが
得られる。

例えば、ゲートＰ層相瓦間の寸法とその相互間ｎ層の不
純物濃度、およびゲート２層目体の不純物４度とによっ
て、第２図に示すＳＩサイリスタ３の電極Ａ３□とゲー
トの電極Ｇ３１，０３２間に印加される電圧ＶＤと、ス
イッチ２の開放時の陰極〜ゲート間空乏層により誘起す
る陰極側電量Ｋ　ｓ　ｌ〜ゲゲーｇＲ電極Ｇ３１．Ｇ３
２間発生電圧（前者陰極側が正、後者ゲート側が負）　
Ｖｘｃとの関係で、種々の吟 ＳＩサイリスタ３の特性が実拳的に求められ、代表的な
曲線ａｔ　−３４に示すような種々の特性のＳＩサイリ
スタが構成できる。

それらの構造と特性の関係は、以下の０内に記載する相
反する構造の場合も含めて、両画側の説明をすれば次の
ようになり、本願の複合半導体装１の動作作用と密接な
、関係をもつことになる。

すなわち、チャネルを形成するゲートＰ層相瓦間寸法が
比較的大きく（小さく）、チャネル部ｎ−層の不純物濃
度がごく低いか（比較的高いか）、補償により等価的に
不純物ａｒｔが低くなった状態（補償されず不純物ａ度
が比較的高い状態）で、ゲート２層の不純物ａ度が高い
場合（低い場合）、およびそれらの組合せ（こより、曲
ＷｉＪａｔ　（Ｇ４）の特性のように変化する。

一方、第１図でスイッチ１を開、スイッチ２を閉とする
と、ＳＩサイリスタ３のゲート側電極Ｇ３１．Ｇ３２は
１源１０の負極より開放され、ゲート２層をとり囲む空
乏層はｎ−層中のゲー）Ｐ層のごく近傍の範囲に縮小す
る。本願の目的である特に外部からゲートにゲート電流
を注入することなくＳＩサイリスタを導通させるために
は、チャネル部の空乏層が両ゲートＰ層寄に縮小開放し
て、陽極のＰ＋層−バルクｎ−脅−陰極ｎ＋ノーで形成
されるグイオードの順方向となり、低オン電圧特性のＳ
Ｉサイリスタ、つまりノーマリオン形ＳＩサイリスタが
使用でき、本願の複合半導体装置の構成上好都合なＳＩ
サイリスタが利用できる。

従って、前述のオフ状態の特性との関係は第２図の曲ａ
ａＳが最もノーマリオン形の素子であり、ａ２−＋　３
３−２４の頭にノーマリオフ形となる。

これらを本願の複合半導体装置に用いるＭＯ８Ｆ’ＥＴ
の特性との関係で言えば、スイッチ２の耐圧は採用した
ＳＩサイリスタの特性により、第２図の各曲線で決定さ
れる電圧ＶＫＧ以上のものが必要となるが、その耐圧は
以上の説明で明確なように、ＳＩサイリスタのゲートル
陰極間道方向耐圧以下でよい。

また、スイッチ１の耐圧はＳＩサイリスタが導通するタ
イミングで発生するＳＩサイリスタ３のゲートル陰極間
順方向電圧とスイッチ２の導通オン電圧と若干の配縁に
よる電圧降下の和の電圧で決定され、スイッチ２の耐圧
と同等以下でよい。

以上の説明から明確なように、本願の複合半導体装置は
装置全体がオフ状態のとき、ＳＩサイリスタ３のｎ層に
充分に空乏層が拡がり、装置全体に加えられる電圧の大
部分をＳＩサイリスタが分担し、第１のＭＯＳＦＥＴに
よるＳＩサイリスタ３のゲートからの電荷引抜き動作を
高速にし、第２の〜１０ＳＦＥＴにより負荷電流のしゃ
断を即座に行うよう作用する。

このように各ＭＯ８ＦＥＴへのゲート！圧信号は、基本
的には互いに相反する１組のオン・オフ信号をそれぞれ
のＭＯＳＦＥＴに与えて、複合装置全体のオンまたはオ
フ状態が得られる。更に、この装置のオンからオフまた
はオフからオンに移行する過渡状態を短縮し、高速な装
置を提供するためには、各ＭＯ８ＦＥＴのゲート信号付
与から各〜ｌ０８ＦＥＴが導通または開放するまでの動
作遅れ時間の短縮が重要である。

ことに、高耐圧、大電流の装置をオン状態からオフ状態
に移行する際、前記ＳＩサイリスタ部のｎベース層に蓄
積する多量のホールを短時間に引抜くために、第１の〜
１Ｏ８ＦＥＴをいち早く導通させる必要がある。

そこで第２のＭＯＳＦＥＴをオフさせる前に、第１の〜
ｆＯ８Ｆ’ＥＴのゲートにオン信号を与え１両〜１０ｓ
ＦＥＴがともに導通ずる期間を設けるよう各ＭＯ８Ｆ　
ＥＴのゲート！圧信号を制御する。

このことにより、前述したＳＩサイリスタのｎベース層
に蓄積したホールは、ただちに引き抜かれるとともに、
従来装置のツェナーダイオードを経由してＧＴＯサイリ
スタ部の蓄積キャリアを弓き抜くのとは異なり、第１の
ＭＯＳＦＥＴの低オン抵抗による引き抜きであることか
ら、前述のｎベース層の蓄積ホールの引き抜きにかかる
全時間も短縮され、ツェナーダイオード使用の場合のよ
うな大きなツェナーダイオード損失の発生もない。

〔実　施　例〕

以下、本発明の一実施例を図面に基づいて説明する。

第３図は本発明の請求項１）項の一実施例を示す内部接
続図であり、図中、第１図と同符号のものは同じ構成１
機能を有す。

第３図において、ＳＩサイリスタ３のゲートｌ’ｋＧ３
１　（Ｇ１２　）に第１の〜ｌ０８Ｆ’ＥＴＩのドレイ
ンＤを接続する。ＳＩサイリスタの陰極に３．に第２の
ＭＯＳＦＥＴ２のドレインＤを接続し、各ＭＯ８Ｆ’Ｅ
ＴのソースＳを互いに接続して複合半導体装置を構成す
る。この複合半導体装置全体の陽極はＳＩサイリスタ３
の陽極の電極Ａ３１を電極Ａとし、陰極を前記各ＭＯ８
ＦＥＴのソースＳの接続点を電極にとして、各ＭＯ８Ｆ
ＥＴのゲートＧより引き出した電極Ｇ、および電極Ｇ２
により、複合半導体装置を制御する。なおダイオード４
は第８図のものと同じ機能を示す。

次にその作用について説明する。

すなわち、請求項２）項の第４図に示す相反する１対の
ゲート電圧信号波形図より、複合半導体装置の制御動作
を説明すれば、ゲート電圧信号波形８Ｇ、は、第３図の
ＭＯ８ＦＥＴＩのゲートである亀屡Ｇｌへ、同様にして
ゲート電圧信号波形ＳＧ２をＭＯＳＦＥＴ２のゲートで
ある成極Ｇ２にそれぞれの電圧信号を与える。第４図中
の時刻ｔｏからｔｌの区間のゲートＨ圧信号波形ＳＧ、
のｒｌＪの状態で〜ｌ０８ＦＥＴＩをオンさせ、これと
同期した同じタイミング列係にあるゲート電圧信号波形
ＳＧ２の「０」の状態で＆１０８１０８Ｆをオフさせる
。これにより、ＳＩサイリスタ３の陰極に３１は開放、
ゲートの電極Ｇ３１　（Ｇ３ｚ　）は電極ＫにＭＯＳＦ
ＥＴ１を介して短絡されるため、複合半導体装置はオフ
状態となる。

次いで時刻ｔ！からｔ２の区間のゲートＨ圧信号波形Ｓ
Ｇ１がゲート電圧信号波形の「０」状態に変化し、ゲー
ト電圧信号波形Ｓ　Ｇ２が同様タイミングにてゲート電
圧信号波形の「１」の状態となれば、前述の場合とは逆
に複合半導体装置はオン状態となる。

第５図は請求項３）項に示すゲート電圧信号波形けＭＯ
８ＦＥＴＩの導通を早めるよう、各ＭＯ８ＦＥＴを駆動
する。

そして、この時間差ΔｔをＭＯＳＦＥＴ１のオンゲート
電圧信号付与から、ＳＩサイリスタ内に空乏層が拡がり
始めるまでの適切な時間に設定すれば、最も効率的にＳ
Ｉサイリスタ部のキャリア引き抜きによるターンオフ動
作を高速に実行できる。なお、第３図の各ＭＯ８ＦＥＴ
をデプレション形ｎチャネルＭＯ８ＦＥＴとして各〜１
０ＳＦＥＴのオフゲート！圧信号の「０」の状態を負の
値にすることにより同様に動作できる。

第６図および第７図はそれぞれ別の実施例である。

第６図はＳＩサイリスタ３のゲートＧ３＋にダイオード
５を介して直接ゲートＩ［圧信号を付与できるよう電極
Ｇｏを設けた他の実施例を示す接続図である。なお、ダ
イオード５はＳＩサイリスタのゲートよりｔｆｆｌＧｏ
への逆流を防止するためのダイオードである。

第７図は各ＭＯ８ＦＥＴをエンハンスメント形Ｐチャネ
ル〜ｌ０８ＦＥＴとした場合の本発明の更に他インＤと
ソースＳの接続が互いに逆となり、各ＭＯＳ　Ｆ　ＥＴ
のゲート１圧信号「１」の状態を負の電圧、ゲートを圧
信号「０」の状態を正の電圧またはソース電位とすれば
よい。

なお、第７図に示すＭＯ８ＦＥＴＩ　、２をデプレッシ
ョン形ＰチャネルＭＯ８ＦＥＴとして、各ゲート［１圧
信号の「１」の状態を負電圧またはソース電位とし、「
Ｏ」の状卵を正電圧とすれば同様に構成できる。

〔発明の効果〕

以上説明したごとく本発明によれば、ノーマリオン形Ｓ
Ｉサイリスタを使用し、ゲートを開放するか、ノーマリ
オフ形ＳＩサイリスタの場合でも低電圧源を利用した小
さなゲート信号を付与するのみであって、各ＭＯ８ＦＥ
Ｔが交互に導通ずるよう制御されるため、ＭＯＳＦＥＴ
の耐圧はごく低くてよく、装置全体としてはＳＩサイリ
スタ単体の４゜ 、＠圧限度まで便用できる。

そして、ＳＩサイリスタのゲート極より、ｎ層のキャリ
アを引き抜く際、低オン抵抗のＭＯＳＦＥＴを導通させ
て引き抜くので、従来のツェナーダイオードで引き抜い
た場合に比し、格段と高速に弓き抜け、ツェナーダイオ
ードに発生するような大きな損失も生じない。

さらに、ＳＩサイリスタ単体使用の場合に比し低ゲート
電力駆動ができ、ＭＯＳＦＥＴの高速動作でＳＩサイリ
スタのゲート４からのキャリア引き抜きが早く、ＳＩサ
イリスタの陰極に接続されるもう一つのＭＯＳＦＥＴの
高速な開放動作とにより、ＳＩサイリスタのキャリア蓄
積時間、下４時間を著しく短縮する効果を有する。

また、第１のＭＯＳＦＥＴも第２のＭＯ８Ｆ’ＥＴも互
いにｔ（ｆｊＫを共通晟位としているため、各ＭＯ８Ｆ
ＥＴの接地に対する制＠信号のノイズ誤動作等の問題も
生じない。

【図面の簡単な説明】

第１図はＳＩサイリスタの溝造図、第２図はその特性図
、第３図は本発明の請求項１項に示す一実施例の接硯図
、第４図は本発明の請求項２）項に示す一実施例の波形
図、第５図は同様請求項３）項１　　、　１’　、　２
　、２’・・・−・・ＭＯＳＦＥＴ、３’・・・・・・
ＧＴＯサイリスタ、３・・・・・・ＳＩサイリスタ、４
，４′５・・・・・・ダイオード、６′・・・・−・ツ
ェナーダイオード、Ａ　、　Ａ’・・・・・・複合半導
体装置の陽極、Ｋ・・・・・・複合半導体装置の陰極、
Ｇ、ＧＯ，Ｇｌ、Ｇ２・・・・−・複合半導体装置の北
極。

Claims (1)

1. 【特許請求の範囲】 １）ＳＩサイリスタのゲート極に第１のＭＯＳＦＥＴの
   ドレインを接続し、前記ＳＩサイリスタの陰極に第２の
   ＭＯＳＦＥＴのドレインを接続し、それぞれのＭＯＳＦ
   ＥＴのソースを互いに接続して複合半導体を形成し、Ｓ
   Ｉサイリスタの陽極を全体の陽極、ＭＯＳＦＥＴのソー
   スを全体の陰極、それぞれのＭＯＳＦＥＴのゲートをそ
   れぞれ制御用のゲート信号入力端子として構成したこと
   を特徴とする複合半導体装置。 ２）前記それぞれのＭＯＳＦＥＴのゲートに、ゲート信
   号として、互いに相反するゲート信号を付与するゲート
   駆動装置を設けたことを特徴とする請求項第１項記載の
   複合半導体装置。 ３）前記第２のＭＯＳＦＥＴへのオフ指令を与える前に
   、前記第１のＭＯＳＦＥＴにオン指令を与え、第１のＭ
   ＯＳＦＥＴと第２のＭＯＳＦＥＴを共に導通させる期間
   を得るようなゲート時間調整装置を設けたことを特徴と
   する請求項第１項及び第２項記載の複合半導体装置。