JP2023053591A - 複合スイッチ回路 - Google Patents

Abstract

【課題】構成を簡素化可能な複合スイッチ回路を提供すること。【解決手段】第１スイッチと、前記第１スイッチに直列に接続された一次側巻線と、前記一次側巻線よりも巻き数が多い二次側巻線とを有するカレントトランスと、前記二次側巻線に接続された第２スイッチと、前記第１スイッチと前記一次側巻線との直列回路に並列に接続された電流路と、電流が前記第２スイッチの開放により前記直列回路から前記電流路に転流した後に、前記第１スイッチ及び前記電流路を開放する制御回路と、を備える、複合スイッチ回路。【選択図】図２

Description

本開示は、複合スイッチ回路に関する。

図１は、特許文献１，２に開示された複合半導体スイッチの回路図である。図１に示す複合半導体スイッチ１０は、入力端ＩＮと出力端ＯＵＴとの間に、電流の導通部である主導通部１１と、主導通部１１に並列に接続された補助導通部１２と、を備える。主導通部１１は、自己消弧機能を持たないサイリスタ１と、サイリスタ１に直列に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２とを有する。補助導通部１２は、自己消弧素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）３を有する。

複合半導体スイッチ１０の導通時には、電圧降下の小さいサイリスタ１を含む主導通部１１が通電し、ターンオフ時には、ＭＯＳＦＥＴ２を遮断して電流をＩＧＢＴ３側に転流させて、ＩＧＢＴ３で遮断が行われる。これにより、導通損失の低減と電流遮断の高速化が図られている。ＭＯＳＦＥＴ２の遮断のタイミングでは、ＩＧＢＴ３はオン状態なので、ＭＯＳＦＥＴ２には、数ボルト程度の電圧しかかからない。そのため、ＭＯＳＦＥＴ２は、低耐圧品を採用でき、サイリスタ１に直列接続されても、導通損失の増加を抑制できる。

特開２０１９－１１５０３０号公報 特開２０２０－０１４０４５号公報

上述の複合半導体スイッチのような複合スイッチ回路は、電流容量が比較的大きな回路に使用される場合が多い。しかしながら、電流容量の比較的大きな低耐圧のＭＯＳＦＥＴは、ほとんど市販されていないので、入手が容易ではない。このため、電流容量の小さな複数のＭＯＳＦＥＴを多数並列に接続して電流容量を確保しようとすると、複合スイッチ回路の構成が複雑化するおそれがある。

本開示は、構成を簡素化可能な複合スイッチ回路を提供する。

本開示の一態様では、
第１スイッチと、
前記第１スイッチに直列に接続された一次側巻線と、前記一次側巻線よりも巻き数が多い二次側巻線とを有するカレントトランスと、
前記二次側巻線に接続された第２スイッチと、
前記第１スイッチと前記一次側巻線との直列回路に並列に接続された電流路と、
電流が前記第２スイッチの開放により前記直列回路から前記電流路に転流した後に、前記第１スイッチ及び前記電流路を開放する制御回路と、を備える、複合スイッチ回路が提供される。

本開示の技術によれば、複合スイッチ回路の構成を簡素化できる。

特許文献１，２に開示されたスイッチ回路の回路図である。 第１実施形態に係る複合スイッチ回路の構成例を示す図である。 ＩＧＢＴの逆バイアス安全動作領域を例示する図である。 複数のスイッチ素子が直列に接続された構成を示す図である。 第２実施形態に係る複合スイッチ回路の構成例を示す図である。

以下、実施形態を説明する。

図２は、第１実施形態に係る複合スイッチ回路の構成例を示す図である。図２に示す複合スイッチ回路１０１は、電路２１の通電と非通電を切り替える回路であり、電路２１を非通電に切り替えると、電路２１に流れる電流Ｉを遮断する。複合スイッチ回路１０１は、例えば、工場等の配電盤に使用される電流遮断器である。複合スイッチ回路１０１は、サイリスタＴｈ、カレントトランスＣＴ、スイッチ素子Ｑ１、電流路２２、遮断回路３１及び制御回路５０を備える。

サイリスタＴｈは、第１スイッチの一例であり、直流の電流Ｉが流れる電路２１に直列に接続される。サイリスタＴｈは、自己消弧機能を持たない半導体スイッチング素子の一例であり、制御電極であるゲートと、電流入力端であるアノードと、電流出力端であるカソードとを有する。

カレントトランスＣＴは、サイリスタＴｈに直列に接続された一次側巻線４１と、一次側巻線４１よりも巻き数が多い二次側巻線４２とを有する。一次側巻線４１の一端は、サイリスタＴｈのカソード側に接続されている。カレントトランスＣＴの巻き数比を１：Ｎとすると（Ｎは１よりも大きい数）、一次側巻線４１の巻き数が１の場合、二次側巻線４２の巻き数はＮである。一次側巻線４１の巻き数は、１より大きくてもよい。

スイッチ素子Ｑ１は、第２スイッチの一例であり、二次側巻線４２に接続されている。スイッチ素子Ｑ１は、例えば、第１主電極と第２主電極と制御電極とを有する半導体スイッチング素子である。スイッチ素子Ｑ１の具体例として、コレクタとエミッタとゲートとを有するＩＧＢＴ、ドレインとソースとゲートとを有するＭＯＳＦＥＴなどが挙げられる。図２に示す例では、スイッチ素子Ｑ１は、二次側巻線４２の一端に接続されたコレクタと、二次側巻線４２の他端に接続されたエミッタと、制御回路５０に接続されたゲートとを有するＩＧＢＴであり、ダイオードが逆並列に接続されている。

複合スイッチ回路１０１は、二次側巻線４２に発生する二次電圧Ｖ２を所定の制限電圧に制限する電圧制限回路４３を備えてもよい。例えば、電圧制限回路４３は、増大する二次電圧Ｖ２を所定の制限電圧に制限するバリスタＺ１を有する。

電流路２２は、サイリスタＴｈと一次側巻線４１との直列回路２３に並列に接続された迂回路である。電流路２２の一端は、サイリスタＴｈのアノード側に接続され、電流路２２の他端は、一次側巻線４１の他端（サイリスタＴｈのカソードが接続される端部とは反対側の端部）側に接続されている。

遮断回路３１は、電流路２２に設けられ、電流路２２に流れる電流を遮断する。遮断回路３１は、この例では、電流路２２に直列に挿入されたスイッチ素子Ｑ２を有する。電流路２２に流れる電流は、スイッチ素子Ｑ２の開放（オフ）により遮断される。スイッチ素子Ｑ２は、第３スイッチの一例であり、例えば、第１主電極と第２主電極と制御電極とを有するＩＧＢＴ又はＭＯＳＦＥＴなどの半導体スイッチング素子である。図２に示す例では、スイッチ素子Ｑ２は、サイリスタＴｈのアノード側に接続されたコレクタと、一次側巻線４１の他端側に接続されたエミッタと、制御回路５０に接続されたゲートとを有するＩＧＢＴであり、ダイオードが逆並列に接続されている。

制御回路５０は、サイリスタＴｈ、スイッチ素子Ｑ１及びスイッチ素子Ｑ２の各ゲートに電圧を印加するタイミングを制御する。

次に、複合スイッチ回路１０１の動作について説明する。

最初に、サイリスタＴｈ、スイッチ素子Ｑ１及びスイッチ素子Ｑ２がオフの状態で、制御回路５０は、スイッチ素子Ｑ２のゲートに電圧を印加し、スイッチ素子Ｑ２のみをオンする。スイッチ素子Ｑ２は、比較的高速にスイッチング動作が可能な半導体スイッチング素子なので、速やかにオン状態になる。最初に高速スイッチング動作が可能なスイッチ素子Ｑ２をオンすることで、複合スイッチ回路１０１全体でのスタートアップ動作の高速化が図られる。この場合、スイッチ素子Ｑ２のみがオンしているので、サイリスタＴｈと一次側巻線４１との直列回路２３は導通せずに、電流路２２のみが導通する。したがって、電流Ｉは、直列回路２３に流れずに電流路２２に流れる。

次に、制御回路５０は、スイッチ素子Ｑ２のゲートに電圧を印加してから遅延時間ｔｄｏｎ後、サイリスタＴｈ及びスイッチ素子Ｑ１のそれぞれのゲートに電圧を印加して、サイリスタＴｈ及びスイッチ素子Ｑ１をオンする。この場合、サイリスタＴｈは、スイッチ素子Ｑ２と比較して、オン抵抗が低く、導通性が高い。また、スイッチ素子Ｑ１のオンにより、二次側巻線４２の両端に発生する二次電圧Ｖ２は略零になるので、一次側巻線４１の両端に発生する一次電圧Ｖ１も略零になる。よって、電路２１からの電流Ｉの大部分は、導通性が高い側のサイリスタＴｈ及び一次側巻線４１、つまり、直列回路２３に流れる。

遅延時間ｔｄｏｎは、スイッチ素子Ｑ２のターンオンに要する時間、すなわちターンオン動作が完了して定常状態の電流が通電するまでの時間が確保されていればよい。遅延時間ｔｄｏｎは、具体的には、１マイクロ秒から２マイクロ秒程度であるが、これに限らない。このように、スイッチ素子Ｑ２を先にターンオンすることで、サイリスタＴｈのターンオン損失の発生を抑制できる。

なお、制御回路５０は、遅延時間ｔｄｏｎ後のタイミングで、サイリスタＴｈ及びスイッチ素子Ｑ１のそれぞれをオンさせるゲート駆動電圧を同時に両ゲートに印加しても、当該ゲート駆動電圧を同時に両ゲートに印加しなくてもよい。例えば、制御回路５０は、遅延時間ｔｄｏｎ後のタイミングで、スイッチ素子Ｑ１をオンさせるゲート駆動電圧を印加した後に、サイリスタＴｈをオンさせるゲート駆動電圧を印加してもよい。あるいは、制御回路５０は、遅延時間ｔｄｏｎ後のタイミングで、サイリスタＴｈをオンさせるゲート駆動電圧を印加した後に、スイッチ素子Ｑ１をオンさせるゲート駆動電圧を印加してもよい。

次に、電流遮断動作について説明する。

電路２１に流れる電流Ｉを遮断するには、まず、スイッチ素子Ｑ１を開放させる制御信号がスイッチ素子Ｑ１の制御電極（この場合、ゲート）に制御回路５０から供給されることで、スイッチ素子Ｑ１は開放（ターンオフ）する。スイッチ素子Ｑ１のターンオフにより、二次電圧Ｖ２は上昇する。二次電圧Ｖ２は、スイッチ素子Ｑ１のアバランシェ降伏電圧、または、スイッチ素子Ｑ１に並列に接続されたバリスタＺ１の制限電圧まで上昇してクランプされる。二次電圧Ｖ２の上昇に伴い、一次電圧Ｖ１も上昇する。一次電圧Ｖ１は、カレントトランスＣＴの巻き数比を１：Ｎとすると、Ｖ２／Ｎとなる。例えば、Ｖ２＝１０００［Ｖ］及びＮ＝５０の場合、Ｖ１＝Ｖ２／Ｎ＝２０［Ｖ］となる。

一次電圧Ｖ１は、オン状態のスイッチ素子Ｑ２の電圧降下よりも高いため、電路２１に流れる電流Ｉは、直列回路２３から電流路２２に転流する。転流により電流ＩがサイリスタＴｈに流れなくなると、サイリスタＴｈは消弧する。制御回路５０は、サイリスタＴｈの消弧後（例えば、スイッチ素子Ｑ１をターンオフさせてから所定の遅延時間Ｔｄｏｆｆ後に）、サイリスタＴｈのゲートをオフするともにスイッチ素子Ｑ２をターンオフする。サイリスタＴｈのゲートのオフによりサイリスタＴｈは開放される。遮断回路３１のスイッチ素子Ｑ２のターンオフ（開放）により、電流路２２は開放され、転流後に電流路２２に流れる電流は遮断される。その結果、複合スイッチ回路１０１全体で電流Ｉを遮断する動作は、完了する。

サイリスタＴｈの導通時でのスイッチ素子Ｑ１の順電圧降下（二次電圧Ｖ２）は、約２ボルト程度であり、Ｎ＝５０では、一次電圧Ｖ１は、０．０４ボルト程度と低いので（Ｖ１＝Ｖ２／Ｎ）、一次側巻線４１での損失増加は抑制される。また、スイッチ素子Ｑ１の電流容量は、電流Ｉの（１／Ｎ）程度でよい。

したがって、図２に示す第１実施形態によれば、電流容量の比較的大きな低耐圧のＭＯＳＦＥＴに比べて入手が容易な、電流容量の比較的小さなスイッチをスイッチ素子Ｑ１として採用できる。したがって、スイッチ素子Ｑ１を簡素化でき、ひいては、複合スイッチ回路１０１を簡素化できる。

また、第１実施形態によれば、直列回路２３の通電中にスイッチ素子Ｑ１が開放故障した際には、カレントトランスＣＴは短期間で飽和して導通状態となるので、電路２１に接続される負荷の停電を防止できる。

なお、第１実施形態に係る複合スイッチ回路１０１は、転流後に電流路２２に流れる電流Ｉとは逆向きに電流路２２に流れる電流（逆流）を阻止する逆流阻止回路２４を備えてもよい。図２に示す逆流阻止回路２４は、電流路２２に直列に挿入されたダイオードＤ１を有し、逆流をダイオードＤ１により阻止する。ダイオードＤ１は、アノードがサイリスタＴｈのアノード側に接続される。逆流阻止回路２４を設けることで、逆流阻止型の複合スイッチ回路１０１を実現できる。

複合スイッチ回路１０１は、スイッチ素子Ｑ２に並列に接続されたコンデンサＣを備えてもよい。コンデンサＣを備えることで、転流により電流路２２に流れる電流をスイッチ素子Ｑ２とコンデンサＣの両方に流すことができるので、スイッチ素子Ｑ２の導通損失を低減できる。

また、スイッチ素子Ｑ２に並列に接続されたコンデンサＣを備えることで、逆バイアス安全動作領域（ＲＢＳＯＡ）が比較的狭い素子をスイッチ素子Ｑ２に採用できる。複合スイッチ回路１０１の導通状態ではスイッチング素子Ｑ２が継続的にオン状態なので、制御回路５０がスイッチ素子Ｑ２をターンオフするタイミングでは、コンデンサＣが十分に放電されており、コンデンサＣ（スイッチ素子Ｑ２）の両端電圧は、比較的低い。そのため、制御回路５０は、スイッチ素子Ｑ２をソフトスイッチングでターンオフできる。

図３は、スイッチ素子Ｑ２として採用可能なＩＧＢＴの逆バイアス安全動作領域を例示する図である。ＩＧＢＴがターンオフする際に安全に動作可能なコレクタ－エミッタ間電圧とコレクタ電流との関係は、逆バイアス安全動作領域（ＲＢＳＯＡ）として知られている。一般的な安全動作領域は、点線で示す角形特性である。すなわち、市販のＩＧＢＴの多くは、ターンオフ時の電圧－電流の軌跡が、定格電圧と定格電流またはその数倍の点を通過しても、耐えられるように設計されている。本実施形態では、スイッチ素子Ｑ２に並列に接続されたコンデンサＣの作用によるソフトスイッチングを行う場合、最大電圧と最大電流が同時に印加されないことを保証すれば、素子の電圧と電流の耐量を緩和できる。つまり、コンデンサＣに電流が分流するので、スイッチ素子Ｑ２に流れる電流は減るので、図３に示すように、逆バイアス安全動作領域の狭い低コストの素子をスイッチ素子Ｑ２に使用できる。この特性は、特に高耐圧のスイッチ素子を使用する場合に有利である。

図２において、複合スイッチ回路１０１は、コンデンサＣ２に並列に接続された抵抗Ｒを備えてもよい。抵抗Ｒは、コンデンサＣ２の電荷を放電する。抵抗Ｒは、複合スイッチ回路１０１の定格電圧の印加時の損失が小さくなるように、比較的高い抵抗値を有する。スイッチ素子Ｑ２をオフしてからスイッチ素子Ｑ２の再オン後に、コンデンサＣの電荷が抵抗Ｒにより放電される。これにより、スイッチ素子Ｑ１の次回の開放（ターンオフ）動作により発生する転流電流をコンデンサＣが受け入れる能力を確保できる。

スイッチ素子Ｑ２は、例えば図４に示すように、直列回路２３又は電流路２２の両端に生ずる最大回路電圧よりも耐圧が低い複数のスイッチ素子が直列に接続された構成でもよい。この例では、直列に接続された４つのＩＧＢＴ（スイッチ素子Ｑ２ａ，Ｑ２ｂ，Ｑ２ｃ，Ｑ２ｄ）が示されている。そして、スイッチ素子Ｑ２に並列に接続されるコンデンサＣは、直列に接続される複数のコンデンサ素子を有する分圧回路とする。図４の示す例では、全て同一のキャパシタンスを有するコンデンサ素子Ｃａ，Ｃｂ，Ｃｃ，Ｃｄは、それぞれ、複数のスイッチ素子Ｑ２ａ，Ｑ２ｂ，Ｑ２ｃ，Ｑ２ｄのうち対応するスイッチ素子の主電極間（この例では、コレクタ－エミッタ間）に接続されている。これにより、複数のスイッチ素子Ｑ２ａ，Ｑ２ｂ，Ｑ２ｃ，Ｑ２ｄの各々の主電極間に印加される電圧を均等化できる。

また、サイリスタＴｈは、機械接点（リレーとも称する）に置換されてもよい。機械接点は、例えば、複合スイッチ回路１０１の定格値付近を超える電流遮断能力を持たないものである。制御回路５０は、サイリスタＴｈの上述のゲートオフと同様に、機械接点に流れる電流が転流後に零になってから機械接点をオフ（開放）する。

図５は、第２実施形態に係る複合スイッチ回路の構成例を示す図である。第２実施形態において、第１実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。図５に示す複合スイッチ回路１０２は、サイリスタＴｈ、カレントトランスＣＴ、スイッチ素子Ｑ１、電流路２２、遮断回路３２及び制御回路５０を備える。第２実施形態に係る複合スイッチ回路１０２は、遮断回路の構成が、第１実施形態に係る複合スイッチ回路１０１と相違する。

遮断回路３２は、電流路２２に設けられ、電流路２２に流れる電流を遮断する。遮断回路３２は、この例では、電流路２２に直列に挿入されたコンデンサＣと、コンデンサＣに並列に接続された抵抗Ｒと、を有する。

次に、複合スイッチ回路１０２の動作について説明する。

最初に、サイリスタＴｈ及びスイッチ素子Ｑ１がオフの状態で、制御回路５０は、サイリスタＴｈ及びスイッチ素子Ｑ１のそれぞれのゲートに電圧を印加して、サイリスタＴｈ及びスイッチ素子Ｑ１をオンする。スイッチ素子Ｑ１のオンにより、二次側巻線４２の両端に発生する二次電圧Ｖ２は略零になるので、一次側巻線４１の両端に発生する一次電圧Ｖ１も略零になる。よって、電路２１からの電流Ｉの大部分は、導通性が高い側のサイリスタＴｈ及び一次側巻線４１、つまり、直列回路２３に流れる。

なお、制御回路５０は、サイリスタＴｈ及びスイッチ素子Ｑ１のそれぞれをオンさせるゲート駆動電圧を同時に両ゲートに印加しても、当該ゲート駆動電圧を同時に両ゲートに印加しなくてもよい。

次に、電流遮断動作について説明する。

電路２１に流れる電流Ｉを遮断するには、まず、スイッチ素子Ｑ１を開放させる制御信号がスイッチ素子Ｑ１の制御電極（この場合、ゲート）に制御回路５０から供給されることで、スイッチ素子Ｑ１は開放（ターンオフ）する。スイッチ素子Ｑ１のターンオフにより、二次電圧Ｖ２は上昇する。二次電圧Ｖ２は、スイッチ素子Ｑ１のアバランシェ降伏電圧、または、スイッチ素子Ｑ１に並列に接続されたバリスタＺ１の制限電圧まで上昇してクランプされる。二次電圧Ｖ２の上昇に伴い、一次電圧Ｖ１も上昇する。一次電圧Ｖ１は、カレントトランスＣＴの巻き数比を１：Ｎとすると、Ｖ２／Ｎとなる。例えば、Ｖ２＝１０００［Ｖ］及びＮ＝５０の場合、Ｖ１＝Ｖ２／Ｎ＝２０［Ｖ］となる。

一次電圧Ｖ１は、コンデンサＣの両端電圧よりも高いため、電路２１に流れる電流Ｉは、直列回路２３から電流路２２に転流する。転流により電流ＩがサイリスタＴｈに流れなくなると、サイリスタＴｈは消弧する。制御回路５０は、サイリスタＴｈの消弧後（例えば、スイッチ素子Ｑ１をターンオフさせてから所定の遅延時間Ｔｄｏｆｆ後に）、サイリスタＴｈのゲートをオフする。サイリスタＴｈのゲートのオフによりサイリスタＴｈは開放される。

電流が電流路２２に転流すると、その転流電流でコンデンサＣは充電される。コンデンサＣの充電により、コンデンサＣの電圧が上昇し、コンデンサＣが満充電になると、電流路２２は開放され、転流後に電流路２２に流れる電流は遮断される。その結果、複合スイッチ回路１０１全体で電流Ｉを遮断する動作は、完了する。

逆流阻止回路２４のダイオードＤ１により、コンデンサＣからサイリスタＴｈのアノード側への放電が阻止される。そのため、直列回路２３又は電流路２２の両端に発生する回路電圧がなくなり、抵抗ＲによるコンデンサＣの放電が開始するまで、複合スイッチ回路１０２のオフ状態は保持される。

第２実施形態によれば、第１実施形態の効果に加え、複合スイッチ回路１０２の通電動作時に電流路２２に流れる電流が抑制されるので、複合スイッチ回路１０２の導通損失の発生を抑制できる。

また、第１実施形態と同様に、サイリスタＴｈは、機械接点（リレーとも称する）に置換されてもよい。機械接点は、例えば、複合スイッチ回路１０２の定格値付近を超える電流遮断能力を持たないものである。制御回路５０は、サイリスタＴｈの上述のゲートオフと同様に、機械接点に流れる電流が転流後に零になってから機械接点をオフ（開放）する。

また、機械接点は、電磁石により動作するので、オフ指令を受けてから、実際に接点が開放を始めるまでに遅延時間（例えば、数１０ミリ秒）がある。制御回路５０は、接点が開放し始めるまでの遅延時間の経過後に、あるいは、接点の開放開始を検知して、スイッチ素子Ｑ１の開放（オフ）を開始してもよい。これにより、カレントトランスＣＴに印加される電圧と時間の積を最低限にでき、カレントトランスＣＴの小型化が可能となる。

以上、実施形態を説明したが、本開示の技術は上記の実施形態に限定されない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が可能である。

１ サイリスタ
２ ＭＯＳＦＥＴ
３ ＩＧＢＴ
１０ 複合半導体スイッチ
１１ 主導通部
１２ 補助導通部
２１ 電路
２２ 電流路
２３ 直列回路
２４ 逆流阻止回路
３１，３２ 遮断回路
４１ 一次側巻線
４２ 二次側巻線
４３ 電圧制限回路
５０ 制御回路
１０１，１０２ 複合スイッチ回路
Ｃ コンデンサ
Ｒ 抵抗
ＣＴ カレントトランス
Ｄ１ ダイオード
Ｑ１，Ｑ２ スイッチ素子
Ｔｈ サイリスタ
Ｚ１ バリスタ

Claims (13)

1. 第１スイッチと、
   前記第１スイッチに直列に接続された一次側巻線と、前記一次側巻線よりも巻き数が多い二次側巻線とを有するカレントトランスと、
   前記二次側巻線に接続された第２スイッチと、
   前記第１スイッチと前記一次側巻線との直列回路に並列に接続された電流路と、
   電流が前記第２スイッチの開放により前記直列回路から前記電流路に転流した後に、前記第１スイッチ及び前記電流路を開放する制御回路と、を備える、複合スイッチ回路。
2. 前記電流路に設けられた遮断回路を備え、
   転流後に前記電流路に流れる電流は、前記遮断回路により遮断される、請求項１に記載の複合スイッチ回路。
3. 前記遮断回路は、前記電流路に直列に挿入された第３スイッチを有し、
   転流後に前記電流路に流れる電流は、前記第３スイッチの開放により遮断される、請求項２に記載の複合スイッチ回路。
4. 前記第３スイッチに並列に接続されたコンデンサを備える、請求項３に記載の複合スイッチ回路。
5. 前記遮断回路は、前記電流路に直列に挿入されたコンデンサを有し、
   転流後に前記電流路に流れる電流は、前記コンデンサへの充電により遮断される、請求項２に記載の複合スイッチ回路。
6. 前記コンデンサに並列に接続された抵抗を備える、請求項４又は５に記載の複合スイッチ回路。
7. 転流後に前記電流路に流れる電流とは逆向きに前記電流路に流れる電流を阻止する逆流阻止回路を備える、請求項２から６いずれか一項に記載の複合スイッチ回路。
8. 前記第１スイッチは、半導体スイッチング素子である、請求項１から７のいずれか一項に記載の複合スイッチ回路。
9. 前記半導体スイッチング素子は、自己消弧機能を持たない素子である、請求項８に記載の複合スイッチ回路。
10. 前記半導体スイッチング素子は、サイリスタである、請求項９に記載の複合スイッチ回路。
11. 前記第１スイッチは、機械接点である、請求項１から７のいずれか一項に記載の複合スイッチ回路。
12. 前記二次側巻線に発生する二次電圧を制限する電圧制限回路を備える、請求項１から１１のいずれか一項に記載の複合スイッチ回路。
13. 前記電圧制限回路は、前記二次電圧を制限するバリスタを有する、請求項１２に記載の複合スイッチ回路。

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