JP2003219631A - 電圧駆動型半導体素子の異常検出方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子の破壊や誤動作を瞬時に検出し、かつＧ
ＤＵ破壊等の二次破壊を防止することを可能とする。 【解決手段】 素子破壊や誤動作した時ゲート電流が流
れることに注目し、各素子のゲート線にコアを挿入して
通常動作では流れないゲート電流が流れた時にコアを動
作させるようにして、コアの端子電圧の有無によって素
子異常検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧駆動型半導体
素子の破壊や誤パルスによる誤動作等、異常動作を検出
する方法に関する。

【０００２】

【従来の技術】図６に、素子異常検出機能を有する、半
導体スイッチ回路の回路構成を示す。ここで、Ｑは電圧
駆動型半導体素子の１つであるＩＧＢＴ（以下、素子と
いう）である。また、抵抗Ｒｄ１、Ｒｄ２は素子のコレ
クタ−エミッタ間電圧ＶＣＥを低圧Ｖｄで検出するため
の分圧抵抗である。ＧＤＵはゲート駆動回路であり、こ
の中の素子異常動作の検出回路は、素子電圧検出部、故
障判別部からなる。素子電圧検出部では、Ｖｃを基準電
圧として、Ｖｄのレベルを検出する回路、故障判別部は
オン・オフ信号と素子電圧検出部から出力される信号Ｖ_A
の関係により、素子の異常動作を判別して故障信号Ｖ_B
を出力する。具体的には、オン信号が入力されていて、
ＶＣＥが基準電圧に相当する電圧よりも高い時に素子異
常と判断する。

【０００３】この半導体スイッチ回路の動作について説
明する。図７は、オン信号が入力されている時にＧＤＵ
の誤動作によりＩＧＢＴが誤オフした時のタイムチャー
トを示す。ＩＧＢＴが誤オフすると、ＶＣＥ、Ｖｄが上
昇して素子電圧判別部での基準電圧Ｖｃを超えることで
素子電圧ありと判断され、素子電圧判別部出力Ｖ_Aか
ら、ハイレベルを出力する。このＶ_Aとオン信号によ
り、素子異常判別部によって素子異常と判断され、検出
信号としてハイレベル信号が出力される。

【０００４】次に、オン信号が入力されていて、素子破
壊が発生した時の素子異常検出動作について説明する。
この場合、破壊が無い正常な素子によって異常を検出さ
れるため、図８のような２レベルの回路を用いて説明す
る。この回路は、Ｑ１とその対抗アームＱ２がＩＧＢＴ
で交互にオン・オフを繰り返す動作を行なう。この時の
タイムチャートを図９に示す。図のようにＱ１がオン、
Ｑ２がオフ時にＱ１が破壊すると、このタイミングでは
Ｑ１はオン、即ち短絡状態とみなせるためＱ１が破壊し
ても素子異常は検出されない。しかし、Ｑ１がオフ、Ｑ
２がオンとなるとＱ１は破壊しているためこれらの素子
に短絡電流が流れる。このような大電流が正常な素子に
流れると、図１０に示すＩＧＢＴの出力特性の活性領域
に入る。

【０００５】この領域は、素子に電圧が印加され、且つ
電流も流れる領域である。通常のスイッチング時には素
子は飽和領域に入っており、オン時には図１０の飽和領
域、即ちＶＣＥは非常に小さい値で、且つ電流が流れる
領域となる。このような素子特性により、Ｑ２がオン入
力されて素子電圧が印加されている条件となり、前記の
動作によって素子異常を検出することができる。

【０００６】また、オフ時にＧＤＵから誤オン信号が出
力された時、また素子破壊が発生した時、図８の回路で
Ｑ１，Ｑ２がオン状態となるため短絡電流が流れ、図９
の動作と同様に素子異常を検出できる。

【０００７】

【発明が解決しようとする課題】オン信号が入力されて
いる時に素子破壊が発生した場合、上記で説明したよう
に、対抗アーム素子のオンによって異常検出が可能であ
るが、素子破壊によってゲート−エミッタ間が短絡状態
となると、素子破壊してから対抗アームがオンするまで
の期間ＧＤＵ出力が短絡されてＧＤＵを破壊してしまう
可能性がある。また、図１１のように素子に内蔵されて
いるフリーホイーリングダイオード（ＦＷＤ）に電流が
流れているモードの時、ゲート信号がオフであってもＶ
ＣＥからは見かけ上オンとみなせる。そのため、素子破
壊が発生してもこの素子では異常検出できずに対抗アー
ムのオンによって検出される。この場合も、ＧＤＵを破
壊する可能性がある。

【０００８】よって、発明が解決しようとする課題は、
回路の誤動作や素子破壊等の素子異常動作を最小の遅延
時間で検出することである。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、本発明における半導体スイッチ回路は、素子破壊や
誤動作した時ゲート電流が流れることに注目し、各素子
のゲート線にコアを挿入して通常動作では流れないゲー
ト電流が流れた時にコアを動作させるようにして、コア
の端子電圧の有無によって素子異常検出するものであ
る。

【００１０】具体的には、電圧駆動型半導体素子と、こ
れをオン・オフするためのゲート駆動回路からなる半導
体スイッチ回路において、当該電圧駆動型半導体素子の
異常動作を検出するために、ゲート線にコアを挿入す
る。また、この半導体スイッチ回路においては、当該電
圧駆動型半導体素子のオン、オフ動作期間、即ちゲート
線に正規のゲート電流が流れる期間は上記コアが励磁さ
れないようにし、かつ、素子の定常状態の期間、即ちゲ
ート電流が流れない期間に電流が流れた時コアが励磁さ
れるようにすることにより、素子故障や誤パルスによる
誤点弧、誤消弧を検出できるようにする。

【００１１】なお、上記コアが励磁された時、コアの入
力インピーダンスが大きくなるように設定することで、
ゲート線に流れる電流を抑制することができ、ゲート駆
動回路の破壊等、二次破壊を防止することができる。

【００１２】

【発明の実施の形態】図１に、本発明の実施例を示す。
Ｔｇが異常なゲート電流が流れた時にこれを検出するコ
アで二次巻線である。図のように素子のゲート線に接続
する。Ｔｇの二次側に電圧Ｖｔｇｏが発生した時これを
素子異常検出信号とする。Ｓが双方向に電流を流すこと
ができるＴｇの二次側を短絡するための半導体スイッ
チ、Ｒｔｇがコアの負荷となる抵抗である。またトリガ
発生回路は図２のように、素子をオン・オフする際にゲ
ート電流Ｉｇが流れている期間のみハイレベルの信号を
出力する回路でありＳのオン信号となる。Ｓがオンする
とＴｇの二次側が短絡され、コアは励磁されずＶｔｇｏ
も零であるため、正常スイッチング時には異常は検出さ
れず、その他の期間での異常を検出することができる。

【００１３】次に、本回路の素子異常検出動作について
説明する。図３に、素子がオンしている時に誤オフした
時のチャートを示す。素子が常オン時に誤オフすると、
ゲート電流ＩｇがＶＧＥを放電する方向、即ち負の方向
に流れ、Ｖｔｇｏに電圧が発生して素子異常を検出する
ことができる。この時、ＩｇはＲｔｇの値で決定され、
この抵抗値を大きくするほどＩｇは小さくでき、誤オフ
するまでの時間を遅らせることが可能である。また、図
４にオン時に素子破壊が発生した時のチャートを示す。
素子が破壊するとゲート（Ｇ）−エミッタ（Ｅ）間が短
絡してＩｇが流れる。この時、Ｉｇの電流ピーク値Ｉｇ
ｐは抵抗Ｒｔｇで決定される。よって、駆動部が破壊し
ないレベルにＩｇを抑制するようにＲｔｇの抵抗値を決
定することでＧＤＵの破壊を防止することができる（請
求項３）。また、Ｖｔｇｏによって素子異常の検出も可
能となる。同様に、図１１のようにＦＷＤに電流が流れ
るモードでＩＧＢＴが破壊した時においても、同様にゲ
ート電流によって素子破壊を検出することが可能であ
る。

【００１４】図１のスイッチＳは双方向通流が可能であ
るとしたが、図５に一般的なＭＯＳＦＥＴを用いた回路
を示す。この回路は、図１の実線で囲んだ回路の部分を
構成しており、スイッチＳはダイオードＤ１〜Ｄ４とＭ
ＯＳＦＥＴで構成することができる。このように、Ｄ１
〜Ｄ４によって、直流に変換することでＭＯＳＦＥＴの
使用を可能としている。

【００１５】

【発明の効果】本発明によれば、素子のゲート線に二次
巻線のコアを接続することで、素子の破壊や誤動作を瞬
時に検出することができ、ＧＤＵ破壊等の二次破壊を防
止することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す回路図である。

【図２】タイムチャートを示す図である。

【図３】タイムチャート（誤オフ時）を示す図である。

【図４】タイムチャート（素子オン時の素子破壊時）を
示す図である。

【図５】本発明の実施形態を含む具体的回路例である。

【図６】従来技術を示す回路図である。

【図７】従来回路図におけるタイムチャート図である。

【図８】従来技術を示す回路図である。

【図９】従来回路図におけるタイムチャート図である。

【図１０】電圧駆動型半導体素子であるＩＧＢＴの出力
特性を示す図である。

【図１１】電圧駆動型半導体素子の内蔵フリーホイーリ
ングダイオードの動作を示す図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】電圧駆動型半導体素子と、これをオン・オ
   フするためのゲート駆動回路からなる半導体スイッチ回
   路において、当該電圧駆動型半導体素子のゲート線にコ
   アの１次側を挿入し、正規のゲート電流が流れない期間
   に前記コアの２次側に発生する電圧に基づいて異常検出
   を行うことを特徴とする電圧駆動型半導体素子の異常検
   出方法。
2. 【請求項２】前記電圧駆動型半導体素子のオン、オフ動
   作期間、即ちゲート線に正規のゲート電流が流れる期間
   は前記コアが励磁されないようにし、かつ、素子の定常
   状態の期間、即ちゲート電流が流れない期間に電流が流
   れた時コアが励磁されるようにすることにより、素子故
   障や誤パルスによる誤点弧、誤消弧を検出できるように
   したことを特徴とする請求項１に記載の電圧駆動型半導
   体素子の異常検出方法。
3. 【請求項３】上記コアが励磁された時、コアの入力イン
   ピーダンスが大きくなるように設定することで、ゲート
   線に流れる電流を抑制し、ゲート駆動回路の破壊等、二
   次破壊を防止できることを特徴とした、請求項２に記載
   の電圧駆動型半導体素子の異常検出方法。