JP2004215416A - 電圧駆動型半導体素子の異常検出方法 - Google Patents
電圧駆動型半導体素子の異常検出方法 Download PDFInfo
- Publication number
- JP2004215416A JP2004215416A JP2003000416A JP2003000416A JP2004215416A JP 2004215416 A JP2004215416 A JP 2004215416A JP 2003000416 A JP2003000416 A JP 2003000416A JP 2003000416 A JP2003000416 A JP 2003000416A JP 2004215416 A JP2004215416 A JP 2004215416A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- gate
- abnormality
- circuit
- driven semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Power Conversion In General (AREA)
Abstract
【課題】ゲートタイミングをバランスさせるためゲート線を互いに磁気結合して直列または並列に複数個接続された電圧駆動型半導体素子の異常を、その動作モードに関係無く素子異常が発生した直後に迅速に検出可能とする。
【解決手段】例えば２つ直列に接続された素子Ｑ１，Ｑ２のゲート線を、磁気結合回路Ｔｇにより磁気結合した部分の電圧Ｖ（Ｔｇ１），Ｖ（Ｔｇ２）をＥ／Ｏ回路を介して制御回路ＣＴに取り込み、この電圧とそのときゲート駆動回路ＧＤＵ１，２に与えたゲート信号との関係から、素子異常が発生した時点で直ちにその素子を特定して検出できるようにする。
【選択図】 図１
【解決手段】例えば２つ直列に接続された素子Ｑ１，Ｑ２のゲート線を、磁気結合回路Ｔｇにより磁気結合した部分の電圧Ｖ（Ｔｇ１），Ｖ（Ｔｇ２）をＥ／Ｏ回路を介して制御回路ＣＴに取り込み、この電圧とそのときゲート駆動回路ＧＤＵ１，２に与えたゲート信号との関係から、素子異常が発生した時点で直ちにその素子を特定して検出できるようにする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、複数個直列または並列に接続された電圧駆動型半導体素子（以下、単に素子ともいう）の破壊等による異常を検出する異常検出方法に関する。
【０００２】
【従来の技術】
この種の異常検出方式として、例えば特許文献１，２に示すもの等がある。
図１３にこれらと同様の素子異常検出機能を有する電力変換装置の構成例を示す。ここでは、電圧駆動型半導体素子としてＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を２直列接続した例を示す。
図１３において、Ｑ１，Ｑ２は素子、Ｒｄ１１とＲｄ１２、Ｒｄ２１とＲｄ２２は各素子のコレクタ電圧ＶＣＥ１，ＶＣＥ２をそれぞれ分圧して検出するための分圧抵抗である。また、ＧＤＵ１，ＧＤＵ２はゲート駆動回路を示し、素子をオン・オフさせるためのバイアス電圧を出力する。これらＧＤＵは制御回路からゲート信号を入力し、素子異常検出信号を返送信号として返送する。Ｏ／Ｅ，Ｅ／Ｏはこれらの信号を光→電気，電気→光に変換し、光ケーブルによって伝送している。
【０００３】
図１４にＧＤＵの例を示す。
図示のように、ゲート信号に応じて素子のゲート・エミッタ間にバイアス電圧を与える駆動部ＤＵ、分圧抵抗で検出したコレクタ電圧を基準電圧Ｖｄと比較し、素子の印加電圧の状態を検出する素子電圧検出部ＤＶ、およびこの素子電圧検出部ＤＶからの信号と、ゲート信号との関係によって素子の異常を検出し、これを返送信号として制御回路ＣＴに返送する素子異常検出部ＤＡから構成される。
【０００４】
上記基準電圧Ｖｄとしては、素子検出電圧がオフ時にはＶｄより高く（電圧有り）、オン時には低く（電圧無し）なるような値に選ばれる。したがって、素子が正常動作をしている限りはゲート信号がオフ時に電圧有り、オン時に電圧無しという動作をするが、素子が異常になるとこれらの関係が成り立たなくなるので、これにより異常の有無を判断するようにしている。
【０００５】
異常検出方法について説明する。図１５，図１６は素子のオン，オフ時にそれぞれＱ１が破壊し、そのコレクタ・エミッタ間が短絡状態になった場合のタイムチャートを示す。
例えば、図１５のようにオン時に素子Ｑ１が破壊すると、コレクタ・エミッタ間が短絡状態になるため、Ｑ１の検出電圧ＶＣＥｄ１が基準電圧Ｖｄよりも低くなるが、これは正常時でも同じであるため、正常と見なされることになる。しかし、その後オフ信号が入力されると、Ｑ１のコレクタ・エミッタ間が短絡しているためＱ１のコレクタ電圧は電圧無し、すなわち見かけ上オンとなり、このタイミングで異常を検出できる。
【０００６】
一方、オフ時に素子Ｑ１が破壊すると、図１６のようにＱ１のＶＣＥｄ１は零となるので、その時点で素子異常を検出できる。
また、素子破壊してコレクタ・エミッタ間が開放状態となったときは、入力信号にかかわらず素子電圧が印加される。つまり、オフ状態と見なされるため、オン時に素子破壊が生じたときには瞬時に素子異常を検出し、オフ時での素子破壊は次のターンオン時に素子異常を検出する。
【０００７】
ところで、素子を複数個直列または並列に接続する場合に、特性や条件によって各スイッチングタイミングにばらつきが生じるため、各素子のゲート線を互いに磁気結合することで、スイッチングタイミングまたはゲートタイミングを一致させるものがあるが（必要ならば、出願人が先に出願した特願２００１−３６６４７１号を参照されたい）、このような場合にも従来は上述のような素子異常検出方式が利用されている。
【０００８】
【特許文献１】
実開平０６−０２９３９１号公報（第８−９頁、図１）
【特許文献２】
特開平０５−２１９７５２号公報（第４頁、図１，２）
【０００９】
【発明が解決しようとする課題】
しかし、上記のような方式では、素子電圧と入力信号より素子異常を検知することは可能であるが、モードによっては次のスイッチングが行なわれるまで異常検出が行なわれず、検出遅れ時間が長くなる。この場合、故障したタイミングと原因が特定できなくなると言う問題を生じることになる。
したがって、この発明の課題は、モードに関係無く素子異常の検出を可能にすることにある。
【００１０】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、スイッチングタイミングをバランスさせるために各ゲート線が互いに磁気結合されて直列または並列に接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン，オフさせるゲート駆動回路と、このゲート駆動回路にゲート信号を与える制御回路とを備え、
前記磁気結合された部分の電圧を一括して検出して前記制御回路に入力し、この制御回路に入力された信号とゲート信号との関係から異常動作の素子を瞬時に特定可能にしたことを特徴とする。
【００１１】
請求項２の発明では、電圧駆動型半導体素子と、この電圧駆動型半導体素子をオン，オフさせるゲート駆動回路と、このゲート駆動回路にゲート信号を与える制御回路とを備え、
前記ゲート駆動回路と電圧駆動型半導体素子のゲート間を結ぶゲート線に一次側，二次側巻線をもつトランスの一次側巻線を直列に接続し、トランスの二次側巻線に接続された抵抗に発生する電圧とゲート信号との関係から素子異常を瞬時に検出可能にしたことを特徴とする。
この請求項２の発明においては、前記トランスのコアとしては正規のゲート電流では飽和しない容量のものを使用することができる（請求項３の発明）。
【００１２】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す構成図である。
これも図１４と同じく素子Ｑ１，Ｑ２が２直列接続構成のものであるが、素子Ｑ１，Ｑ２のスイッチングタイミングまたはゲートタイミングを一致させるために磁気結合回路Ｔｇを設けるとともに、各部の検出電圧Ｔｇ１，Ｔｇ２を電気／光変換器Ｅ／Ｏを介して制御回路ＣＴに入力し、ここで素子異常を検出するようにした点が特徴である。なお、磁気結合回路Ｔｇは同じ磁性体にゲート線を巻きつけるか、または変圧器等を用いることができる。
【００１３】
図２に制御回路の構成例を示す。
すなわち、制御回路ＣＴはゲート信号を発生するゲート信号発生回路ＧＴ、素子の過渡動作時に素子異常の誤検出を防止する誤検知防止回路ＥＤ、および磁気結合部の電圧とゲート信号との関係から異常素子を判別し、ゲート信号を停止する異常動作判別回路ＦＴ等から構成される。なお、Ｏ／Ｅは光信号を電気信号に変換する光／電気変換器、Ｅ／Ｏは電気信号を光信号に変換する電気／光変換器である。
【００１４】
図３に図１の正常時の動作波形を示す。
制御回路ＣＴからオン信号Ｖｉが出力されると、ゲート駆動回路ＧＤＵ１，２に信号が伝達され、ＩＧＢＴがオンし始める。このとき、ＩＧＢＴのゲート・エミッタ間の入力容量を充電するために、ゲート電流Ｉｇ１，Ｉｇ２が流れるが、制御回路ＣＴからＧＤＵの出力までの伝達時間が異なり、これらの電流値が異なる場合、タイミングをバランスさせるように磁気結合回路Ｔｇが動作して端子電圧が発生する。これは、ゲートタイミングバランスとして必要な動作であるが、これにより発生した端子電圧が制御回路ＣＴに返送され、異常動作として認識されてしまう。
【００１５】
そこで、誤検知防止回路ＥＤによってオン・オフ時の過渡期間を、図示のように誤検知防止期間としてマスクする。このマスクされた信号Ｖｒ１’，Ｖｒ２’は、異常動作判別回路ＦＴに入力される。異常動作判別回路ＦＴでは信号Ｖｒ１’，Ｖｒ２’とゲート信号Ｖｉから異常の有無と異常素子の特定を行ない、それに応じてゲート信号を出力する。図３の正常動作の場合、素子の定常期間ではゲート電流は零であるため、Ｔｇの端子電圧は発生しない。このとき、異常動作判別回路ＦＴからはゲート信号Ｖｉを図示のように、そのままＶｉ１，Ｖｉ２として出力させる。
【００１６】
図４は素子破壊時（オン時にＱ１が破壊）の各部波形図である。
素子破壊が発生すると、ＩＧＢＴのゲート・エミッタ間のインピーダンスが低下して、ほとんどの場合短絡状態となる。このとき、ＧＤＵの等価回路は図５のようになり、Ｑ１のゲート電流Ｉｇ１のみが流れようとし、端子電圧が発生する。この端子電圧はＩｇ１を抑制し、Ｉｇ２を増加させる方向に発生するため、Ｖ（Ｔｇ１）は正の電圧、Ｖ（Ｔｇ２）は負の電圧となる。よって、Ｖｒ１’ は正の電圧，Ｖｒ２’は零となり、異常動作判別回路ＦＴにてＱ１が破壊した直後にそのことを検知することができる。
【００１７】
また、オフ期間に素子が破壊した場合は、図６の等価回路に示すようにＩｇ１が負の方向に流れるため、上記のオン期間に破壊した場合とは逆に、Ｖ（Ｔｇ１）が負の電圧、Ｖ（Ｔｇ２）が正の電圧、すなわちＶｒ１’が零、Ｖｒ２’が正電圧となる。異常動作判別回路ＦＴはＶｒ２’によって素子故障を検出し、Ｖｉの条件によりＱ１が破壊したことを検知できる。この場合も、素子故障の発生直後に故障検出が可能である。
素子を多直列または多並列に接続した場合の例を図７，図８に示す。このような場合も、各ゲート線に接続されている磁気結合部の電圧を一括して検出することで、図１の場合と同様にして素子異常の検知が可能である。
【００１８】
ところで、以上では素子を図７，図８のように複数個直列または並列に接続する場合について説明したが（図７：複数個直列、図８複数個並列）、このような考え方は素子が１つの場合にも適用することができる。図９にこのような観点に基づく実施形態を示す。
【００１９】
図９において、Ｑ１はＩＧＢＴ等の電圧型半導体素子、ＧＤＵはゲート駆動回路、Ｔｒは素子異常検出用トランス、ＲＴはゲート電流検出用抵抗である。
図１０にゲート駆動回路の構成例を示す。ゲート駆動のための駆動回路ＤＵ、素子の過渡動作（オン／オフ）時に素子異常の誤検出を防止する誤検出防止用回路を内蔵した素子電圧検出回路ＤＶ、およびトランスの二次側電圧とゲート信号との関係から素子の異常を判別し、制御回路ＣＴに信号を返送する素子異常検出回路ＤＡ等から構成される。
【００２０】
図１１に正常時の各部波形を示す。
制御回路ＣＴから図示のようなオン信号が出力されると、ゲート駆動回路ＧＤＵに信号が伝送され、素子Ｑ１がオンする。このとき、素子のゲート・エミッタ間の入力容量が充電されるため、ゲート電流ＩＧが流れてトランスの二次側に電圧ＶＴが発生する。図１の場合と同じく、この電圧ＶＴが異常動作として認識されるおそれがあるので、これを防止するためにオン／オフ時の過渡期間は、誤検出防止用回路からマスク信号ＶＭを与えている。このマスクされた信号ＶＰは素子異常検出回路ＤＡに入力され、ここで異常かどうかが判断され結果が制御回路ＣＴへ返送される。
【００２１】
図１２に素子破壊時の各部波形を示す。
素子破壊が発生すると、素子のゲート・エミッタ間のインピーダンスが低下してほとんどの場合、短絡状態となる。この状態でゲート電流ＩＧが流れるとトランスの二次側に電圧ＶＴが発生し、素子異常検出回路ＤＡにより異常発生が検出される。
また、オフ時に素子異常が発生すると、ゲート・エミッタ間が短絡状態となり、ゲート電流ＩＧが上記とは逆方向に流れる負の電圧として検出され、素子異常検出回路Ｄにて素子異常が発生したことを検出することができる。
【００２２】
【発明の効果】
請求項１の発明によれば、多直・並列に接続された素子のゲートタイミングをバランスさせるためにゲート線を互いに磁気結合し、その部分の端子電圧を一括して検出し、これとゲート信号との関係から素子故障や異常動作等の有無を判別することで、動作モードに関係無く瞬時に異常動作素子を特定することが可能となる。
また、請求項２の発明によれば、トランスの二次側電圧を検出し、これとゲート駆動回路の入力信号との関係から素子故障および異常動作等の有無を判別することで、動作モードに関係無く瞬時に素子異常を検出することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す構成図
【図２】図１に示す制御回路の構成例図
【図３】図１の正常時の動作波形図
【図４】図１の異常時の動作波形図
【図５】オン時の等価回路図
【図６】オフ時の等価回路図
【図７】複数の素子を直列接続した場合の構成図
【図８】複数の素子を並列接続した場合の構成図
【図９】この発明の第２の実施の形態を示す構成図
【図１０】図９に示すゲート駆動回路の構成例図
【図１１】図９の正常時の動作波形図
【図１２】図９の異常時の動作波形図
【図１３】従来例を示す構成図
【図１４】図１３で用いるゲート駆動回路の構成例図
【図１５】オン時における素子破壊時の動作説明図
【図１６】オフ時における素子破壊時の動作説明図
【符号の説明】
ＣＴ…制御回路、Ｅ／Ｏ…電気／光変換器、Ｏ／Ｅ…光／電気変換器、ＧＤＵ，ＧＤＵ１〜ｎ…ゲート駆動回路、Ｔｒ…トランス、Ｔｇ…磁気結合回路、Ｑ１〜Ｑｎ…電圧駆動型半導体素子（ＩＧＢＴ：絶縁ゲートバイポーラトランジスタ）、ＧＴ…ゲート信号発生回路、ＦＴ…異常動作判別回路、ＥＤ…誤検知防止回路、Ｔｒ…トランス、ＲＴ…抵抗、ＤＡ…素子異常検出回路、ＤＶ…素子電圧検出回路、ＤＵ…駆動回路。
【発明の属する技術分野】
この発明は、複数個直列または並列に接続された電圧駆動型半導体素子（以下、単に素子ともいう）の破壊等による異常を検出する異常検出方法に関する。
【０００２】
【従来の技術】
この種の異常検出方式として、例えば特許文献１，２に示すもの等がある。
図１３にこれらと同様の素子異常検出機能を有する電力変換装置の構成例を示す。ここでは、電圧駆動型半導体素子としてＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を２直列接続した例を示す。
図１３において、Ｑ１，Ｑ２は素子、Ｒｄ１１とＲｄ１２、Ｒｄ２１とＲｄ２２は各素子のコレクタ電圧ＶＣＥ１，ＶＣＥ２をそれぞれ分圧して検出するための分圧抵抗である。また、ＧＤＵ１，ＧＤＵ２はゲート駆動回路を示し、素子をオン・オフさせるためのバイアス電圧を出力する。これらＧＤＵは制御回路からゲート信号を入力し、素子異常検出信号を返送信号として返送する。Ｏ／Ｅ，Ｅ／Ｏはこれらの信号を光→電気，電気→光に変換し、光ケーブルによって伝送している。
【０００３】
図１４にＧＤＵの例を示す。
図示のように、ゲート信号に応じて素子のゲート・エミッタ間にバイアス電圧を与える駆動部ＤＵ、分圧抵抗で検出したコレクタ電圧を基準電圧Ｖｄと比較し、素子の印加電圧の状態を検出する素子電圧検出部ＤＶ、およびこの素子電圧検出部ＤＶからの信号と、ゲート信号との関係によって素子の異常を検出し、これを返送信号として制御回路ＣＴに返送する素子異常検出部ＤＡから構成される。
【０００４】
上記基準電圧Ｖｄとしては、素子検出電圧がオフ時にはＶｄより高く（電圧有り）、オン時には低く（電圧無し）なるような値に選ばれる。したがって、素子が正常動作をしている限りはゲート信号がオフ時に電圧有り、オン時に電圧無しという動作をするが、素子が異常になるとこれらの関係が成り立たなくなるので、これにより異常の有無を判断するようにしている。
【０００５】
異常検出方法について説明する。図１５，図１６は素子のオン，オフ時にそれぞれＱ１が破壊し、そのコレクタ・エミッタ間が短絡状態になった場合のタイムチャートを示す。
例えば、図１５のようにオン時に素子Ｑ１が破壊すると、コレクタ・エミッタ間が短絡状態になるため、Ｑ１の検出電圧ＶＣＥｄ１が基準電圧Ｖｄよりも低くなるが、これは正常時でも同じであるため、正常と見なされることになる。しかし、その後オフ信号が入力されると、Ｑ１のコレクタ・エミッタ間が短絡しているためＱ１のコレクタ電圧は電圧無し、すなわち見かけ上オンとなり、このタイミングで異常を検出できる。
【０００６】
一方、オフ時に素子Ｑ１が破壊すると、図１６のようにＱ１のＶＣＥｄ１は零となるので、その時点で素子異常を検出できる。
また、素子破壊してコレクタ・エミッタ間が開放状態となったときは、入力信号にかかわらず素子電圧が印加される。つまり、オフ状態と見なされるため、オン時に素子破壊が生じたときには瞬時に素子異常を検出し、オフ時での素子破壊は次のターンオン時に素子異常を検出する。
【０００７】
ところで、素子を複数個直列または並列に接続する場合に、特性や条件によって各スイッチングタイミングにばらつきが生じるため、各素子のゲート線を互いに磁気結合することで、スイッチングタイミングまたはゲートタイミングを一致させるものがあるが（必要ならば、出願人が先に出願した特願２００１−３６６４７１号を参照されたい）、このような場合にも従来は上述のような素子異常検出方式が利用されている。
【０００８】
【特許文献１】
実開平０６−０２９３９１号公報（第８−９頁、図１）
【特許文献２】
特開平０５−２１９７５２号公報（第４頁、図１，２）
【０００９】
【発明が解決しようとする課題】
しかし、上記のような方式では、素子電圧と入力信号より素子異常を検知することは可能であるが、モードによっては次のスイッチングが行なわれるまで異常検出が行なわれず、検出遅れ時間が長くなる。この場合、故障したタイミングと原因が特定できなくなると言う問題を生じることになる。
したがって、この発明の課題は、モードに関係無く素子異常の検出を可能にすることにある。
【００１０】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、スイッチングタイミングをバランスさせるために各ゲート線が互いに磁気結合されて直列または並列に接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン，オフさせるゲート駆動回路と、このゲート駆動回路にゲート信号を与える制御回路とを備え、
前記磁気結合された部分の電圧を一括して検出して前記制御回路に入力し、この制御回路に入力された信号とゲート信号との関係から異常動作の素子を瞬時に特定可能にしたことを特徴とする。
【００１１】
請求項２の発明では、電圧駆動型半導体素子と、この電圧駆動型半導体素子をオン，オフさせるゲート駆動回路と、このゲート駆動回路にゲート信号を与える制御回路とを備え、
前記ゲート駆動回路と電圧駆動型半導体素子のゲート間を結ぶゲート線に一次側，二次側巻線をもつトランスの一次側巻線を直列に接続し、トランスの二次側巻線に接続された抵抗に発生する電圧とゲート信号との関係から素子異常を瞬時に検出可能にしたことを特徴とする。
この請求項２の発明においては、前記トランスのコアとしては正規のゲート電流では飽和しない容量のものを使用することができる（請求項３の発明）。
【００１２】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す構成図である。
これも図１４と同じく素子Ｑ１，Ｑ２が２直列接続構成のものであるが、素子Ｑ１，Ｑ２のスイッチングタイミングまたはゲートタイミングを一致させるために磁気結合回路Ｔｇを設けるとともに、各部の検出電圧Ｔｇ１，Ｔｇ２を電気／光変換器Ｅ／Ｏを介して制御回路ＣＴに入力し、ここで素子異常を検出するようにした点が特徴である。なお、磁気結合回路Ｔｇは同じ磁性体にゲート線を巻きつけるか、または変圧器等を用いることができる。
【００１３】
図２に制御回路の構成例を示す。
すなわち、制御回路ＣＴはゲート信号を発生するゲート信号発生回路ＧＴ、素子の過渡動作時に素子異常の誤検出を防止する誤検知防止回路ＥＤ、および磁気結合部の電圧とゲート信号との関係から異常素子を判別し、ゲート信号を停止する異常動作判別回路ＦＴ等から構成される。なお、Ｏ／Ｅは光信号を電気信号に変換する光／電気変換器、Ｅ／Ｏは電気信号を光信号に変換する電気／光変換器である。
【００１４】
図３に図１の正常時の動作波形を示す。
制御回路ＣＴからオン信号Ｖｉが出力されると、ゲート駆動回路ＧＤＵ１，２に信号が伝達され、ＩＧＢＴがオンし始める。このとき、ＩＧＢＴのゲート・エミッタ間の入力容量を充電するために、ゲート電流Ｉｇ１，Ｉｇ２が流れるが、制御回路ＣＴからＧＤＵの出力までの伝達時間が異なり、これらの電流値が異なる場合、タイミングをバランスさせるように磁気結合回路Ｔｇが動作して端子電圧が発生する。これは、ゲートタイミングバランスとして必要な動作であるが、これにより発生した端子電圧が制御回路ＣＴに返送され、異常動作として認識されてしまう。
【００１５】
そこで、誤検知防止回路ＥＤによってオン・オフ時の過渡期間を、図示のように誤検知防止期間としてマスクする。このマスクされた信号Ｖｒ１’，Ｖｒ２’は、異常動作判別回路ＦＴに入力される。異常動作判別回路ＦＴでは信号Ｖｒ１’，Ｖｒ２’とゲート信号Ｖｉから異常の有無と異常素子の特定を行ない、それに応じてゲート信号を出力する。図３の正常動作の場合、素子の定常期間ではゲート電流は零であるため、Ｔｇの端子電圧は発生しない。このとき、異常動作判別回路ＦＴからはゲート信号Ｖｉを図示のように、そのままＶｉ１，Ｖｉ２として出力させる。
【００１６】
図４は素子破壊時（オン時にＱ１が破壊）の各部波形図である。
素子破壊が発生すると、ＩＧＢＴのゲート・エミッタ間のインピーダンスが低下して、ほとんどの場合短絡状態となる。このとき、ＧＤＵの等価回路は図５のようになり、Ｑ１のゲート電流Ｉｇ１のみが流れようとし、端子電圧が発生する。この端子電圧はＩｇ１を抑制し、Ｉｇ２を増加させる方向に発生するため、Ｖ（Ｔｇ１）は正の電圧、Ｖ（Ｔｇ２）は負の電圧となる。よって、Ｖｒ１’ は正の電圧，Ｖｒ２’は零となり、異常動作判別回路ＦＴにてＱ１が破壊した直後にそのことを検知することができる。
【００１７】
また、オフ期間に素子が破壊した場合は、図６の等価回路に示すようにＩｇ１が負の方向に流れるため、上記のオン期間に破壊した場合とは逆に、Ｖ（Ｔｇ１）が負の電圧、Ｖ（Ｔｇ２）が正の電圧、すなわちＶｒ１’が零、Ｖｒ２’が正電圧となる。異常動作判別回路ＦＴはＶｒ２’によって素子故障を検出し、Ｖｉの条件によりＱ１が破壊したことを検知できる。この場合も、素子故障の発生直後に故障検出が可能である。
素子を多直列または多並列に接続した場合の例を図７，図８に示す。このような場合も、各ゲート線に接続されている磁気結合部の電圧を一括して検出することで、図１の場合と同様にして素子異常の検知が可能である。
【００１８】
ところで、以上では素子を図７，図８のように複数個直列または並列に接続する場合について説明したが（図７：複数個直列、図８複数個並列）、このような考え方は素子が１つの場合にも適用することができる。図９にこのような観点に基づく実施形態を示す。
【００１９】
図９において、Ｑ１はＩＧＢＴ等の電圧型半導体素子、ＧＤＵはゲート駆動回路、Ｔｒは素子異常検出用トランス、ＲＴはゲート電流検出用抵抗である。
図１０にゲート駆動回路の構成例を示す。ゲート駆動のための駆動回路ＤＵ、素子の過渡動作（オン／オフ）時に素子異常の誤検出を防止する誤検出防止用回路を内蔵した素子電圧検出回路ＤＶ、およびトランスの二次側電圧とゲート信号との関係から素子の異常を判別し、制御回路ＣＴに信号を返送する素子異常検出回路ＤＡ等から構成される。
【００２０】
図１１に正常時の各部波形を示す。
制御回路ＣＴから図示のようなオン信号が出力されると、ゲート駆動回路ＧＤＵに信号が伝送され、素子Ｑ１がオンする。このとき、素子のゲート・エミッタ間の入力容量が充電されるため、ゲート電流ＩＧが流れてトランスの二次側に電圧ＶＴが発生する。図１の場合と同じく、この電圧ＶＴが異常動作として認識されるおそれがあるので、これを防止するためにオン／オフ時の過渡期間は、誤検出防止用回路からマスク信号ＶＭを与えている。このマスクされた信号ＶＰは素子異常検出回路ＤＡに入力され、ここで異常かどうかが判断され結果が制御回路ＣＴへ返送される。
【００２１】
図１２に素子破壊時の各部波形を示す。
素子破壊が発生すると、素子のゲート・エミッタ間のインピーダンスが低下してほとんどの場合、短絡状態となる。この状態でゲート電流ＩＧが流れるとトランスの二次側に電圧ＶＴが発生し、素子異常検出回路ＤＡにより異常発生が検出される。
また、オフ時に素子異常が発生すると、ゲート・エミッタ間が短絡状態となり、ゲート電流ＩＧが上記とは逆方向に流れる負の電圧として検出され、素子異常検出回路Ｄにて素子異常が発生したことを検出することができる。
【００２２】
【発明の効果】
請求項１の発明によれば、多直・並列に接続された素子のゲートタイミングをバランスさせるためにゲート線を互いに磁気結合し、その部分の端子電圧を一括して検出し、これとゲート信号との関係から素子故障や異常動作等の有無を判別することで、動作モードに関係無く瞬時に異常動作素子を特定することが可能となる。
また、請求項２の発明によれば、トランスの二次側電圧を検出し、これとゲート駆動回路の入力信号との関係から素子故障および異常動作等の有無を判別することで、動作モードに関係無く瞬時に素子異常を検出することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す構成図
【図２】図１に示す制御回路の構成例図
【図３】図１の正常時の動作波形図
【図４】図１の異常時の動作波形図
【図５】オン時の等価回路図
【図６】オフ時の等価回路図
【図７】複数の素子を直列接続した場合の構成図
【図８】複数の素子を並列接続した場合の構成図
【図９】この発明の第２の実施の形態を示す構成図
【図１０】図９に示すゲート駆動回路の構成例図
【図１１】図９の正常時の動作波形図
【図１２】図９の異常時の動作波形図
【図１３】従来例を示す構成図
【図１４】図１３で用いるゲート駆動回路の構成例図
【図１５】オン時における素子破壊時の動作説明図
【図１６】オフ時における素子破壊時の動作説明図
【符号の説明】
ＣＴ…制御回路、Ｅ／Ｏ…電気／光変換器、Ｏ／Ｅ…光／電気変換器、ＧＤＵ，ＧＤＵ１〜ｎ…ゲート駆動回路、Ｔｒ…トランス、Ｔｇ…磁気結合回路、Ｑ１〜Ｑｎ…電圧駆動型半導体素子（ＩＧＢＴ：絶縁ゲートバイポーラトランジスタ）、ＧＴ…ゲート信号発生回路、ＦＴ…異常動作判別回路、ＥＤ…誤検知防止回路、Ｔｒ…トランス、ＲＴ…抵抗、ＤＡ…素子異常検出回路、ＤＶ…素子電圧検出回路、ＤＵ…駆動回路。
Claims (3)
- スイッチングタイミングをバランスさせるために各ゲート線が互いに磁気結合されて直列または並列に接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン，オフさせるゲート駆動回路と、このゲート駆動回路にゲート信号を与える制御回路とを備え、
前記磁気結合された部分の電圧を一括して検出して前記制御回路に入力し、この制御回路に入力された信号とゲート信号との関係から異常動作の素子を瞬時に特定可能にしたことを特徴とする直並列接続された電圧駆動型半導体素子の異常検出方法。 - 電圧駆動型半導体素子と、この電圧駆動型半導体素子をオン，オフさせるゲート駆動回路と、このゲート駆動回路にゲート信号を与える制御回路とを備え、
前記ゲート駆動回路と電圧駆動型半導体素子のゲート間を結ぶゲート線に一次側，二次側巻線をもつトランスの一次側巻線を直列に接続し、トランスの二次側巻線に接続された抵抗に発生する電圧とゲート信号との関係から素子異常を瞬時に検出可能にしたことを特徴とする電圧駆動型半導体素子の異常検出方法。 - 前記トランスのコアとしては正規のゲート電流では飽和しない容量のものを使用することを特徴とする請求項２に記載の電圧駆動型半導体素子の異常検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003000416A JP2004215416A (ja) | 2003-01-06 | 2003-01-06 | 電圧駆動型半導体素子の異常検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003000416A JP2004215416A (ja) | 2003-01-06 | 2003-01-06 | 電圧駆動型半導体素子の異常検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004215416A true JP2004215416A (ja) | 2004-07-29 |
Family
ID=32818733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003000416A Pending JP2004215416A (ja) | 2003-01-06 | 2003-01-06 | 電圧駆動型半導体素子の異常検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004215416A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109640A (ja) * | 2004-10-07 | 2006-04-20 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子の故障検出回路 |
| JP2006149169A (ja) * | 2004-11-24 | 2006-06-08 | Fuji Electric Holdings Co Ltd | 半導体スイッチ回路 |
| JP2006254520A (ja) * | 2005-03-08 | 2006-09-21 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子の直列接続方式 |
| JP2007116819A (ja) * | 2005-10-20 | 2007-05-10 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子のゲート駆動回路及びこれを用いた電力変換装置 |
| JP2008043003A (ja) * | 2006-08-03 | 2008-02-21 | Fuji Electric Systems Co Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
| WO2016166228A1 (en) * | 2015-04-14 | 2016-10-20 | Karsten Fink | Paralleling power switches using a differential mode choke in the gate drive loop |
| JP2019030081A (ja) * | 2017-07-27 | 2019-02-21 | 株式会社ダイヘン | 電力変換装置および故障診断方法 |
| WO2023095244A1 (ja) * | 2021-11-25 | 2023-06-01 | 三菱電機株式会社 | 電力変換装置 |
-
2003
- 2003-01-06 JP JP2003000416A patent/JP2004215416A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109640A (ja) * | 2004-10-07 | 2006-04-20 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子の故障検出回路 |
| JP2006149169A (ja) * | 2004-11-24 | 2006-06-08 | Fuji Electric Holdings Co Ltd | 半導体スイッチ回路 |
| JP4631409B2 (ja) * | 2004-11-24 | 2011-02-16 | 富士電機ホールディングス株式会社 | 半導体スイッチ回路 |
| JP2006254520A (ja) * | 2005-03-08 | 2006-09-21 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子の直列接続方式 |
| JP4665561B2 (ja) * | 2005-03-08 | 2011-04-06 | 富士電機ホールディングス株式会社 | 電圧駆動型半導体素子の直列接続方式 |
| JP2007116819A (ja) * | 2005-10-20 | 2007-05-10 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子のゲート駆動回路及びこれを用いた電力変換装置 |
| JP2008043003A (ja) * | 2006-08-03 | 2008-02-21 | Fuji Electric Systems Co Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
| WO2016166228A1 (en) * | 2015-04-14 | 2016-10-20 | Karsten Fink | Paralleling power switches using a differential mode choke in the gate drive loop |
| US10461733B2 (en) | 2015-04-14 | 2019-10-29 | Power Integrations, Inc. | Paralleling power switches using a differential mode choke in the gate drive loop |
| JP2019030081A (ja) * | 2017-07-27 | 2019-02-21 | 株式会社ダイヘン | 電力変換装置および故障診断方法 |
| WO2023095244A1 (ja) * | 2021-11-25 | 2023-06-01 | 三菱電機株式会社 | 電力変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9059709B2 (en) | Gate drive circuit for transistor | |
| US5200878A (en) | Drive circuit for current sense igbt | |
| US6057728A (en) | Semiconductor circuit and power transistor protection circuit | |
| US5936387A (en) | Gate drive circuit for power converters that reduces surge voltages | |
| JP2007259533A (ja) | 半導体素子の保護回路 | |
| JP2009159671A (ja) | 電力用素子の故障検出装置 | |
| KR20210010377A (ko) | 게이트 드라이버 회로용 단락 검출 및 보호와 로직 분석을 사용하여 이를 검출하는 방법 | |
| KR970005567B1 (ko) | 단락 보호 회로 | |
| KR900015312A (ko) | 잡음 방지 회로 | |
| US6909620B2 (en) | Inverter configurations with shoot-through immunity | |
| KR900001248A (ko) | 전원 공급장치내의 고장 검출 및 보호장치 | |
| JP2004215416A (ja) | 電圧駆動型半導体素子の異常検出方法 | |
| JP2003009508A (ja) | 電力用半導体装置 | |
| JP2002281736A (ja) | 絶縁ゲート型半導体素子の故障検出方法および故障検出装置 | |
| US11929666B2 (en) | Gate drive circuit and power conversion device | |
| WO2017056679A1 (ja) | 多相電力変換装置の制御回路 | |
| JPH08308092A (ja) | 高耐圧ブレーカ装置 | |
| JP4665561B2 (ja) | 電圧駆動型半導体素子の直列接続方式 | |
| KR0171711B1 (ko) | 전력용 반도체 트랜지스터의 과전류 보호회로 | |
| JP3713795B2 (ja) | 制御装置の出力回路 | |
| JPH0449811A (ja) | 電力変換器の過電流保護方法 | |
| JPH1042546A (ja) | 並列半導体スイッチ素子の過電流検出装置 | |
| JP7342573B2 (ja) | 電力変換装置 | |
| JPH11311651A (ja) | 電磁コイル動作装置の故障判別装置 | |
| JPH053680A (ja) | Ｉｇｂｔインバータの過電流保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071101 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080306 |