WO2023095244A1 - 電力変換装置 - Google Patents

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WO2023095244A1
WO2023095244A1 PCT/JP2021/043201 JP2021043201W WO2023095244A1 WO 2023095244 A1 WO2023095244 A1 WO 2023095244A1 JP 2021043201 W JP2021043201 W JP 2021043201W WO 2023095244 A1 WO2023095244 A1 WO 2023095244A1
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gate
switching elements
circuit
impedance
source
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拓志 地道
優介 檜垣
公之 小柳
純一 中嶋
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三菱電機株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • This application relates to a power converter.
  • the semiconductor switch circuit described in Patent Document 1 includes a plurality of voltage-driven semiconductor elements connected in series and a voltage-driven semiconductor element for turning on/off these voltage-driven semiconductor elements. and a gate drive circuit for supplying a gate signal to the gate terminal of the semiconductor device. Then, the gate lines connecting the gate drive circuit and the gate terminals of the voltage-driven semiconductor elements are magnetically coupled to each other. As a result, the impedance of the gate line automatically changes according to the imbalance of the gate currents, and the gate currents are matched.
  • the impedance of the gate wiring increases because the gate wiring is magnetically coupled to each other.
  • An increase in impedance is an unstable factor for the gate voltage output by the gate drive circuit, and there is a possibility that the switching element will malfunction.
  • the voltage applied to the main circuit causes current to flow into the gate wiring and increase the gate voltage when the gate power supply is not established, there is a possibility that the switching element will malfunction and turn on while it should remain off. be.
  • the present application discloses a technique for solving the above problems, wherein a plurality of switching elements connected in series in an arm are simultaneously switched with the gate currents matching each other, and each switching element It is an object of the present invention to provide a highly reliable power conversion device capable of reliably preventing malfunction of a power converter.
  • a power converter disclosed in the present application includes an arm formed by connecting a plurality of switching elements in series, each having two main terminals including a reference terminal and a gate terminal, a gate wiring connected to the gate terminal, and the reference terminal.
  • a gate drive circuit connected to each of the switching elements by two lines consisting of a reference line connected to a terminal and supplying a driving voltage to each of the switching elements;
  • a magnetic coupling reactor in which one of the two wirings is magnetically coupled to each other is provided between the gate terminal and the reference terminal of each switching element to reduce the impedance between the gate terminal and the reference terminal. and an impedance reduction circuit for reducing.
  • a plurality of switching elements connected in series in the arm can perform simultaneous switching with the gate currents matching each other, and can reliably prevent malfunction of each switching element, thereby improving reliability. improve sexuality.
  • FIG. 1 is a circuit diagram showing a configuration of a switching circuit according to Embodiment 1;
  • FIG. 2 is a circuit diagram showing a configuration of a gate drive circuit according to Embodiment 1;
  • FIG. 3A is a diagram showing the configuration of the semiconductor module according to Embodiment 1, and
  • FIG. 3B is a plan view showing the arrangement of the semiconductor module and each part.
  • 4A and 4B are diagrams showing the configuration of an impedance reduction circuit according to another example of Embodiment 1.
  • FIG. 2 is a circuit diagram showing a main circuit configuration of the three-phase inverter according to Embodiment 1;
  • FIG. 8 is a circuit diagram showing the configuration of a switching circuit according to Embodiment 2;
  • FIG. 10 is a circuit diagram showing a configuration of a switching circuit according to another example of the second embodiment
  • FIG. FIG. 8A is a diagram showing the configuration of a semiconductor module according to Embodiment 2
  • FIGS. 8B and 8C are plan views showing the arrangement of the semiconductor module and respective parts.
  • FIG. 1 is a circuit diagram showing a configuration of a switching circuit according to Embodiment 1.
  • a switching circuit 50 for one phase of a two-level converter is shown as the power converter.
  • leg circuit 40 is connected in parallel to DC power supply 1 between DC buses (positive bus 2P and negative bus 2N).
  • the leg circuit 40 is composed of a series body of two arms 41 and 42 , a positive arm 41 and a negative arm 42 , and the AC terminal 5 is connected to a connection point between the two arms 41 and 42 .
  • the positive arm 41 is composed of a series body of two semiconductor switching elements (hereinafter simply switching elements) 41A and 41B
  • the negative arm 42 is composed of a series body of two switching elements 42A and 42B. That is, each arm 41, 42 has a configuration in which two switching elements 41A, 41B (42A, 42B) are connected in series, and compared to the case where the arm is configured with one switching element, power conversion of higher voltage is possible. It becomes possible.
  • the case where two switching elements 41A and 41B (42A and 42B) are connected in series within the arms 41 and 42 will be described. can be applied to Also, although a voltage source is illustrated as the DC power supply 1, an energy storage source such as a capacitor may be used.
  • Each switching element 41A, 41B, 42A, 42B is connected in anti-parallel with a freewheeling diode, and a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor) is used.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • the switching circuit 50 includes gate drive circuits 11A, 11B, 12A, and 12B that supply drive voltages to the switching elements 41A, 41B, 42A, and 42B, and two switching elements 41A connected in series within the arms 41 and 42. , 41B (42A, 42B) are magnetically coupled to each other, and an impedance reduction circuit 30 for reducing the gate-to-source impedance of each switching element 41A, 41B, 42A, 42B. And prepare.
  • the gate drive circuits 11A, 11B, 12A, 12B are provided for each of the switching elements 41A, 41B, 42A, 42B and supply drive voltages to the corresponding switching elements 41A, 41B, 42A, 42B.
  • the gate drive circuits 11A, 11B, 12A, 12B are driven by two wirings consisting of gate wirings 3A, 3B connected to gates and source wirings 4A, 4B serving as reference wirings connected to sources, to drive switching elements 41A, 41B, 42A and 42B to supply a driving voltage between the gate and the source.
  • the magnetic coupling reactor 20 is magnetically coupled by winding both gate wirings 3A and 3B of two series switching elements 41A and 41B (42A and 42B) around a core made of a magnetic material such as ferrite.
  • This magnetic coupling reactor 20 operates to match the gate currents iA and iB of the switching elements 41A and 41B (42A and 42B) connected in series within the arm 41 (42).
  • the magnetic coupling reactor 20 is shown in which the gate wirings 3A and 3B of the series-connected switching elements 41A and 41B (42A and 42B) are magnetically coupled to each other, but the source wirings 4A and 4B are magnetically coupled to each other. A combined one may also be used.
  • the impedance reduction circuit 30 is provided for each switching element 41A, 41B, 42A, 42B. Also, the impedance reduction circuit 30 is configured by a series circuit of a resistor R and a normally-on switch SW. It is connected between the gate and source of each switching element 41A, 41B, 42A, 42B, that is, between the gate wiring 3A, 3B and the source wiring 4A, 4B to reduce the gate-source impedance.
  • FIG. 2 is a circuit diagram showing the configuration of the gate drive circuit.
  • the gate drive circuit 11A includes a photocoupler 13, power supplies 14A and 14B, an NPN transistor Q1, a PNP transistor Q2, a positive gate resistor Rg1, and a negative gate resistor Rg2.
  • the gate signal Gs is input through the photocoupler 13 to the bases of the NPN transistor Q1 and the PNP transistor Q2.
  • Either the positive voltage (+Vgp) from the power supply 14A or the negative voltage (-Vgn) from the power supply 14B is supplied between the gate and the source as the drive voltage according to the input gate signal Gs.
  • the gate drive circuit 11A supplies a positive voltage (+Vgp) between the gate and the source when the gate signal Gs is Hi, and supplies a negative voltage (-Vgn) between the gate and the source when the gate signal Gs is Lo.
  • the positive voltage (+Vgp) from the power supply 14A is +15V
  • the negative voltage (-Vgn) from the power supply 14B is -9V.
  • the switching elements 41A and 41B (42A and 42B) connected in series within the arms 41 and 42 are supplied with the same gate signal Gs so that the switching timings are matched. Gate driving of the switching elements 41A and 41B for the positive arm 41 will be described below, but the same applies to the negative arm 42 as well.
  • the timing of outputting the drive voltage may be shifted due to the delay variation of the photocoupler 13 or the like. In that case, deviation occurs in the gate currents iA and iB input to the respective gates of the switching elements 41A and 41B.
  • the core of the magnetic coupling reactor 20 is wound with the gate wirings 3A and 3B of both the switching elements 41A and 41B.
  • the winding direction of the gate wirings 3A and 3B is the direction in which a voltage difference occurs when the gate currents iA and iB flowing through the gate wirings 3A and 3B are different. If the gate currents iA and iB flowing through the gate wirings 3A and 3B are equal, the magnetic fluxes generated by the gate currents iA and iB cancel each other out and become zero.
  • the magnetic coupling reactor 20 operates to suppress the deviation. That is, the magnetically coupled reactor 20 suppresses the deviation of the gate currents iA and iB, and finally suppresses the deviation of the voltage between the gate and the source. If the switching elements 41A and 41B are turned off while the gate driving circuits 11A and 11B are out of timing, there is a problem that the voltage of the DC power supply 1 is concentrated between the drain and source of the elements that are turned off early. occur.
  • the impedance of the gate wirings 3A and 3B is increased.
  • An increase in the impedance of the gate wirings 3A and 3B causes instability of the drive voltage.
  • an impedance reduction circuit 30 is connected between the gate and source of each switching element 41A, 41B. Therefore, the impedance between the gate and the source is reduced, and the voltage between the gate and the source, that is, the drive voltage is stabilized. In this way, it is possible to prevent the drive voltage from becoming unstable due to the magnetic coupling reactor 20, thereby preventing malfunction of the switching elements 41A and 41B.
  • the impedance reduction circuit 30 is composed of a series circuit of a resistor R and a normally-on switch SW.
  • the normally-on switch SW may be a mechanical switch or a semiconductor switch, and is normally on. Works to turn off. That is, the impedance reduction circuit 30 reduces the gate-source impedance until the power supply voltages ((+Vgp), (-Vgn)) of the gate drive circuits 11A and 11B exceed the set values.
  • the normally-on switch SW is set to, for example, a set value of about 80% of the rated voltage of the negative electrode voltage (-Vgn), and is turned off when the magnitude of the negative electrode voltage (-Vgn) exceeds the set value.
  • the normally-on switch SW which does not require a drive power supply, for the impedance reduction circuit 30 from the viewpoint of power reduction related to gate drive, but the present invention is not limited to this.
  • the provision of the magnetic coupling reactor 20 increases the impedance of the gate wirings 3A and 3B, which causes the drive voltage to become unstable. stabilized. Actions and effects of the impedance reduction circuit 30 will be described below.
  • a threshold voltage Vth for turning on the switching elements 41A and 41B is usually about 3V. Under the condition that the negative electrode voltage (-Vgn) is not established, (-Vgn) is 0V, the gate-source voltage is 0V when turned off, and the voltage margin up to the threshold voltage Vth is small. At this time, the normally-on switch SW of the impedance reduction circuit 30 is in the ON state, the gate-source is connected via the resistor R to have a low impedance, and the gate-source voltage is stabilized. Therefore, even if a noise current or the like enters the gate wirings 3A and 3B with increased impedance, the voltage between the gate and the source of the switching elements 41A and 41B is prevented from increasing and becoming unstable. This prevents the erroneous turn-on phenomenon in which the switching elements 41A and 41B turn on due to malfunction when they should be turned off.
  • the erroneous turn-on phenomenon of the switching elements 41A, 41B causes short-circuiting of the DC power supply 1 by the two arms 41, 42, and excessive short-circuit current flows through the switching elements 41A, 41B, 42A, 42B, which is a serious concern in terms of reliability. Become. Such an erroneous ON phenomenon can be prevented by providing the impedance reduction circuit 30 .
  • the impedance reduction circuit 30 does not reduce the impedance when the normally-on switch SW is in the OFF state.
  • the gate-source voltage becomes unstable due to an increase in the impedance of the gate wirings 3A and 3B, since the voltage margin up to the threshold voltage Vth is large, the switching elements 41A and 41B are unlikely to turn on erroneously.
  • the impedance reduction circuit 30 maintains low impedance between the gate and source of the switching elements 41A and 41B when the normally-on switch SW is in the ON state. A voltage can be applied between Therefore, even if the turn-off operation of the normally-on switch SW is delayed, there is no problem in switching control of the switching elements 41A and 41B, and there is flexibility in timing control in switching.
  • the gate wirings 3A, 3B of the plurality of switching elements 41A, 41B (42A, 42B) connected in series within the arms 41, 42 are magnetically coupled to each other. It comprises a magnetic coupling reactor 20 and an impedance reduction circuit 30 provided between the gate and source of each switching element 41A, 41B (42A, 42B) to reduce the impedance between the gate and source.
  • the plurality of switching elements 41A, 41B (42A, 42B) connected in series within the arms 41, 42 are switched simultaneously with the gate currents iA, iB matching each other, and each switching element 41A, 41B ( 42A, 42B) can be reliably prevented from malfunctioning, improving reliability.
  • the magnetic coupling reactor 20 is configured by winding the source wirings 4A and 4B around the core and magnetically coupling the magnetic coupling reactor 20, the switching elements 41A and 41B connected in series within the arms 41 and 42 ( 42A, 42B) to match the gate currents iA and iB.
  • the provision of the magnetic coupling reactor 20 increases the impedance of the source wirings 4A and 4B, which causes the drive voltage to become unstable. become. This can reliably prevent malfunction of the switching elements 41A and 41B (42A and 42B).
  • each switching element 41A, 41B, 42A, 42B is housed in a semiconductor module for use.
  • An example in which two switching elements 41A, 41B (42A, 42B) connected in series within arms 41, 42 are housed in one semiconductor module will be described below.
  • the arm 41 is shown, but the switching elements 42A and 42B in the arm 42 are the same.
  • the number of switching elements housed in one module is not limited to two.
  • FIG. 3A is a diagram showing the configuration of a semiconductor module.
  • FIG. 3B is a plan view showing the layout of the semiconductor module and each part.
  • switching elements 41A and 41B in arm 41 are housed in one semiconductor module (hereinafter simply module 6).
  • module 6 the semiconductor module
  • the substrate 7 is arranged directly above the module 6, and two impedance reduction circuits 30 corresponding to the switching elements 41A and 41B are mounted on the substrate 7.
  • the impedance reduction circuit 30 for reducing the impedance between the gate and source of the switching elements 41A and 41B in the immediate vicinity of the switching elements 41A and 41B in this manner, the impedance reduction effect can be reliably obtained.
  • the impedance reduction circuit 30 is configured by a series circuit of the resistor R and the normally-on switch SW, but other configurations may be used as described below.
  • 4A and 4B are diagrams showing configurations of impedance reduction circuits according to different examples.
  • the impedance reduction circuit 30A shown in FIG. 4A is composed of a normally-on switch SW.
  • the normally-on switch SW is the same as in the impedance reduction circuit 30 described above, and is normally on, and the power supply voltage ((+Vgp), (-Vgn)) of the gate drive circuits 11A and 11B exceeds the set value and is established. is turned off. That is, the impedance reduction circuit 30A reduces the gate-source impedance until the power supply voltages ((+Vgp), (-Vgn)) of the gate drive circuits 11A and 11B exceed the set values.
  • the gate-source voltage is stabilized by the action of the impedance reduction circuit 30A, and malfunction of the switching elements 41A and 41B can be reliably prevented.
  • the gates and sources of the switching elements 41A and 41B are connected by the normally-on switch SW, no driving voltage is applied between the gates and the sources when the normally-on switch SW is on.
  • the impedance reduction circuit 30B shown in FIG. 4B is configured with a resistor R. As shown in FIG. Also in this case, the gate-source voltage is stabilized by the action of the impedance reduction circuit 30B, and malfunction of the switching elements 41A and 41B can be reliably prevented. In this case, the gates and sources of the switching elements 41A and 41B are always connected via the resistor R. Therefore, regardless of the power supply voltages ((+Vgp), (-Vgn)) of the gate drive circuits 11A and 11B, the gate-source impedance of the switching elements 41A and 41B is reduced, but the power consumption related to gate drive is reduced. increases.
  • the positive electrode side arm 41 of the switching circuit 50 has been mainly described above, the negative electrode side arm 42 can be configured in the same manner, and the same effects can be obtained. Further, although the first embodiment has been applied to the switching circuit 50 for one phase of the two-level converter, it can also be applied to a three-phase power converter, for example.
  • FIG. 5 is a circuit diagram showing the main circuit configuration of the three-phase inverter.
  • a three-phase inverter 100 as a power converter includes leg circuits 40 of each phase (U-phase, V-phase, W-phase) between DC buses (positive bus 2P and negative bus 2N). are connected in parallel to the DC power supply 1 .
  • Each phase leg circuit 40 is composed of two arms 41 and 42, a positive arm 41 and a negative arm 42, connected in series. is connected.
  • each phase leg circuit 40 includes a gate drive circuit 11A, a 11B, 12A, 12B, and two switching elements 41A, 41B (42A, 42B) connected in series within the arms 41, 42, a magnetic coupling reactor 20 in which the gate wirings 3A, 3B are magnetically coupled to each other, and each switching and an impedance reduction circuit 30 for reducing gate-to-source impedance in the elements 41A, 41B, 42A, 42B.
  • a plurality of switching elements 41A and 41B (42A and 42B) connected in series within arms 41 and 42 of each phase leg circuit 40 have gate currents iA and iB that match each other. Simultaneous switching can be performed, and malfunction of the switching elements 41A and 41B (42A and 42B) can be reliably prevented, thereby improving reliability.
  • FIG. 6 is a circuit diagram showing the configuration of the switching circuit according to the second embodiment.
  • a switching circuit 50A for one phase of a two-level converter is shown as the power converter.
  • leg circuit 40 is connected in parallel to DC power supply 1 between DC buses (positive bus 2P and negative bus 2N).
  • the leg circuit 40 is composed of a series body of two arms 41 and 42 , a positive arm 41 and a negative arm 42 , and the AC terminal 5 is connected to a connection point between the two arms 41 and 42 .
  • a voltage source is illustrated as the DC power source 1, an energy storage source such as a capacitor may be used.
  • the positive arm 41 is composed of a serial body in which a parallel circuit in which two first switching elements 41AA and 41AB are connected in parallel and a parallel circuit in which two first switching elements 41BA and 41BB are connected in parallel are connected in series. be done.
  • the first switching element 41AA and the first switching element 41BA are connected in series, the first switching element 41AB and the first switching element 41BB are connected in series, and these are connected in parallel.
  • the negative arm 42 is composed of a serial body in which a parallel circuit in which two first switching elements 42AA and 42AB are connected in parallel and a parallel circuit in which two first switching elements 42BA and 42BB are connected in parallel are connected in series. be done.
  • the first switching element 42AA and the first switching element 42BA are connected in series, the first switching element 42AB and the first switching element 42BB are connected in series, and these are connected in parallel.
  • Each arm 41, 42 has a configuration in which four first switching elements 41AA, 41AB, 41BA, 41BB (42AA, 42AB, 42BA, 42BB) are connected in series and in parallel. Therefore, compared to the case where the switching elements are not connected in series, higher voltage power conversion is possible. In addition, compared to the case where the switching elements are not connected in parallel, power conversion of a larger current becomes possible.
  • the number of series or parallel of the first switching elements 41AA, 41AB, 41BA, 41BB (42AA, 42AB, 42BA, 42BB) may be three or more, respectively, and can be similarly applied.
  • Each of the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, and 42BB is connected in anti-parallel with a free wheel diode, and a MOSFET, IGBT, or the like is used.
  • Each first switching element 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB each has two main terminals including a reference terminal and a gate (gate terminal).
  • a gate terminal gate terminal
  • two main terminals that is, a source and a drain
  • the source is used as a reference terminal.
  • the source and drain can be read as emitter and collector, respectively.
  • the switching circuit 50A includes gate drive circuits 11A, 11B, 12A, and 12B that supply drive voltages to the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, and 42BB; a magnetic coupling reactor 20 in which the gate wirings 3A and 3B connected to the two gate drive circuits 11A and 11B (12A and 12B) are magnetically coupled to each other; and an impedance reduction circuit 30 for reducing gate-to-source impedance at 42AA, 42AB, 42BA, 42BB.
  • a cross current suppression circuit 60 is connected to two wirings (gate wirings 3A, 3B and source wirings 4A, 4B) connected to the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB, respectively. be.
  • a common mode reactor is used for the cross current suppression circuit 60 .
  • a balance resistor 70 is connected to the gate wirings 3A and 3B connected to the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA and 42BB, respectively.
  • Gate drive circuits 11A, 11B, 12A, and 12B are configured in the same manner as in the first embodiment.
  • the gate drive circuits 11A, 11B, 12A, 12B are provided corresponding to the two parallel first switching elements (41AA, 41AB), (41BA, 41BB), (42AA, 42AB), (42BA, 42BB). be done.
  • the gate drive circuits 11A, 11B, 12A, 12B have two parallel first switching elements (41AA, 41AB), (41BA, 41BB), (41BA, 41BB), ( 42AA, 42AB), (42BA, 42BB), and supplies a drive voltage between the gate and source of each of the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB.
  • one gate drive circuit for example, the gate drive circuit 11A supplies the same drive voltage between the gates and sources of the two parallel-connected first switching elements 41AA and 41AB. Therefore, the gate wiring 3A and the source wiring 4A connected to the gate drive circuit 11A are branched into two and connected to the gates and sources of the first switching elements 41AA and 41AB.
  • the gate drive circuits 11A, 11B, 12A, and 12B supply a positive voltage (+Vgp) between the gate and the source when the gate signal Gs is Hi, and supply a negative voltage (+Vgp) between the gate and the source when the gate signal Gs is Lo. -Vgn).
  • the positive voltage (+Vgp) is +15V
  • the negative voltage (-Vgn) from the power supply 14B is -9V.
  • Gate driving of the switching elements 41A and 41B for the positive arm 41 will be described below, but the same applies to the negative arm 42 as well.
  • the same gate signal Gs is applied to the two parallel first switching elements (41AA, 41AB) and (41BA, 41BB) connected in series in the arm 41 so that the switching timings match.
  • the timing of outputting the drive voltage may deviate due to the delay variation of the photocoupler 13 or the like. In that case, a deviation occurs in the gate currents iA and iB flowing from the two gate drive circuits 11A and 11B to the gates of the first switching elements 41AA and 41AB and the first switching elements 41BA and 41BB via the gate wirings 3A and 3B. .
  • the magnetic coupling reactor 20 is formed by winding both gate wirings 3A and 3B from the two gate drive circuits 11A and 11B around a core made of a magnetic material such as ferrite and magnetically coupling them.
  • the winding direction of the gate wirings 3A and 3B is the direction in which a voltage difference occurs when the gate currents iA and iB flowing through the gate wirings 3A and 3B are different. works. If the gate currents iA and iB flowing through the gate wirings 3A and 3B are equal, the magnetic fluxes generated by the gate currents iA and iB cancel each other out and become zero.
  • the magnetic coupling reactor 20 in which the gate wirings 3A and 3B are magnetically coupled to each other is shown, but the source wirings 4A and 4B may be magnetically coupled to each other.
  • the magnetic coupling reactor 20 operates to suppress the deviation. That is, the magnetically coupled reactor 20 suppresses the deviation of the gate currents iA and iB, and finally suppresses the deviation of the voltage between the gate and the source. If the first switching elements 41AA, 41AB, 41BA, and 41BB are turned off while the gate drive circuits 11A and 11B are out of timing, the voltage concentration of the DC power supply 1 will occur between the drain and source of the elements that are turned off early. Inviting trouble occurs.
  • an impedance reduction circuit 30 is connected between the gate and source of each first switching element 41AA, 41AB, 41BA, 41BB in the arm 41 to reduce impedance. Therefore, the gate-source impedance of each of the first switching elements 41AA, 41AB, 41BA, 41BB is reduced, and the gate-source voltage, that is, the drive voltage is stabilized.
  • the impedance reduction circuit 30 is composed of a series circuit of a resistor R and a normally-on switch SW as in the first embodiment, operates in the same manner, and obtains the same effect.
  • the impedance reduction circuits 30A and 30B shown in FIGS. 4A and 4B may be used instead of the impedance reduction circuit 30.
  • two wirings (gate wirings 3A, 3B and source wirings 4A, 4B) connected respectively to the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB are connected to the common wiring.
  • a cross current suppression circuit 60 consisting of a mode reactor is connected.
  • the cross-current suppressing circuit 60 is configured such that the current flowing through the main circuit is controlled by two wirings (gate This prevents the current from flowing through the wirings 3A, 3B and the source wirings 4A, 4B), that is, from flowing sideways. For example, cross current is prevented between the parallel-connected first switching elements 41AA and 41AB.
  • the cross current suppressing circuit 60 is applied to two wirings (gate wirings 3A, 3B and source wirings 4A, 4B) of each of the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB so that the total voltage does not become zero. When a current is generated, it has an impedance to that current.
  • the cross-current suppressing circuit 60 increases the impedance, preventing the main current from entering the source wirings 4A and 4B, thereby improving the reliability of gate driving.
  • a balance resistor 70 is connected to each gate wiring 3A, 3B of the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB.
  • the balance resistor 70 suppresses resonance due to stray capacitance between the gate and source in the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, and 42BB connected in parallel in each arm 41 and 42. do.
  • the parallel-connected first switching elements 41AA and 41AB the occurrence of resonance due to stray capacitance between the gate and the source is suppressed. This improves the reliability of gate driving.
  • Cross-current suppression circuit 60 and balance resistor 70 are connected to increase the impedance of gate lines 3A, 3B or source lines 4A, 4B drawn from gate drive circuits 11A, 11B, 12A, 12B. Such an increase in impedance causes instability of the driving voltage as described above. Since the circuit 30 is connected, the gate-source impedance is reduced and the gate-source voltage, ie, the drive voltage is stabilized.
  • the impedance reduction circuit 30 connected between the gate and source of each of the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB includes the magnetic coupling reactor 20, the cross current suppression circuit 60 and the balance It is possible to prevent the drive voltage from becoming unstable due to the resistor 70, and prevent malfunction of the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, and 42BB.
  • FIG. 7 is a circuit diagram showing a configuration of a switching circuit according to another example of the second embodiment.
  • a resistor Ra inserted in the source wirings 4A and 4B is used as the cross current suppressing circuit 60A.
  • Other configurations are the same as the example shown in FIG.
  • the cross-current suppressing circuit 60A increases the resistance of the source lines 4A and 4B, prevents the cross-current in which the main current enters the source lines 4A and 4B, and improves the reliability of gate driving.
  • the impedance reduction circuit 30 prevents the drive voltage from becoming unstable due to the impedance increase caused by the magnetic coupling reactor 20, the cross current suppression circuit 60A, and the balance resistor 70, and the first switching element 41AA, Malfunctions of 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, and 42BB can be prevented.
  • each of the first switching elements 41AA, 41AB, 41BA, 41BB, 42AA, 42AB, 42BA, 42BB is housed in a semiconductor module and used.
  • Two first switching elements (41AA, 41BA), (41AB, 41BB), (42AA, 42BA), (42AB, 42BB), (42A, 42B) connected in series within the arms 41, 42 form one semiconductor module.
  • An example of what is stored in is shown below. In this case, the arm 41 is shown, but the same applies to the arm 42 as well.
  • the number of switching elements housed in one module is not limited to two.
  • FIG. 8A is a diagram showing the configuration of a semiconductor module.
  • 8B and 8C are plan views showing the layout of the semiconductor module and each part.
  • the first switching elements 41AA, 41BA and the first switching elements 41AB, 41BB in the arm 41 are accommodated in one semiconductor module (hereinafter, simply module) 6A, 6B, respectively.
  • the board 7A is arranged directly above the two modules 6A and 6B, and four impedance reduction circuits 30 and four cross-flow circuits 30 and 41 correspond to the first switching elements 41AA, 41AB, 41BA and 41BB.
  • a suppression circuit 60 and four balancing resistors 70 are mounted on the substrate 7A.
  • the substrates 7B and 7C are arranged directly above the two modules 6A and 6B, respectively. Balancing resistors 70 may be implemented respectively.
  • the impedance reduction circuit 30 for reducing the impedance between the gate and source of the first switching elements 41AA, 41AB, 41BA, 41BB in the immediate vicinity of each of the first switching elements 41AA, 41AB, 41BA, 41BB, , the impedance reduction effect can be reliably obtained.
  • the cross current suppression circuit 60 and the balance resistor 70 are mounted on the substrates 7A, 7B, and 7C on which the impedance reduction circuit 30 is mounted, the mounting area can be reduced, and miniaturization and high density can be achieved.
  • the above-described second embodiment has been applied to the switching circuit 50A for one phase of a two-level converter, it can be similarly applied to, for example, a three-phase power converter.

Abstract

アーム（４１）内に、複数のスイッチング素子（４１Ａ、４１Ｂ）が直列接続される電力変換装置（５０）において、ゲート配線およびソース配線から成る２配線により各スイッチング素子（４１Ａ、４１Ｂ）と接続され、ゲート－ソース間に駆動電圧を供給するゲート駆動回路（１１Ａ、１１Ｂ）と、直列接続されたスイッチング素子（４１Ａ、４１Ｂ）における前記２配線の一方同士が互いに磁気結合された磁気結合リアクトル（２０）と、各スイッチング素子（４１Ａ、４１Ｂ）のゲート－ソース間に設けられて、ゲート－ソース間のインピーダンスを低減するインピーダンス低減回路（３０）とを備える。

Description

電力変換装置
　本願は、電力変換装置に関するものである。
　スイッチング回路などのアームを、複数の半導体スイッチング素子を直列接続して構成する場合、特定の素子への電圧集中を防ぐために、スイッチングを同時に行う必要があり、ゲート電流を揃えることが有効である。
　従来の電力変換装置として、特許文献１に記載される半導体スイッチ回路は、直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる。そして、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させる。これにより、ゲート電流のアンバランスに応じて自動的にゲート線のインピーダンスが変化して、ゲート電流が一致するように動作する。
特開２００２-２０４５７８号公報
　上記特許文献１記載の従来の技術では、ゲート配線を互いに磁気結合させるため、ゲート配線のインピーダンスが増加する。インピーダンスの増加は、ゲート駆動回路が出力するゲート電圧に対して不安定要因であり、スイッチング素子が誤動作する可能性がある。特に、ゲート電源が確立されていない状態で、主回路への電圧印加によりゲート配線側に電流が回り込みゲート電圧が増加すると、スイッチング素子がオフを維持すべき期間に、誤動作によりオンする可能性がある。
　本願は、上記のような課題を解決するための技術を開示するものであり、アーム内で直列接続される複数のスイッチング素子が、互いにゲート電流が一致して同時スイッチングし、かつ、各スイッチング素子の誤動作を確実に防止できる信頼性の高い電力変換装置を提供する事を目的とする。
　本願に開示される電力変換装置は、基準端子を含む２つの主端子とゲート端子とをそれぞれ有する複数のスイッチング素子が直列接続されて成るアームと、前記ゲート端子に接続されるゲート配線と前記基準端子に接続される基準配線とから成る２配線により前記各スイッチング素子と接続され、前記各スイッチング素子に駆動電圧を供給するゲート駆動回路と、前記アーム内で直列接続された前記複数のスイッチング素子における前記２配線の一方同士が互いに磁気結合された磁気結合リアクトルと、前記各スイッチング素子の前記ゲート端子と前記基準端子との間に設けられて、前記ゲート端子と前記基準端子との間のインピーダンスを低減するインピーダンス低減回路と、を備える。
　本願に開示される電力変換装置によれば、アーム内で直列接続される複数のスイッチング素子が、互いにゲート電流が一致して同時スイッチングし、かつ、各スイッチング素子の誤動作を確実に防止でき、信頼性が向上する。
実施の形態１によるスイッチング回路の構成を示す回路図である。 実施の形態１によるゲート駆動回路の構成を示す回路図である。 図３Ａは実施の形態１による半導体モジュールの構成を示す図であり、図３Ｂは半導体モジュールおよび各部の配置を示す平面図である。 図４Ａおよび図４Ｂは、実施の形態１の別例によるインピーダンス低減回路の構成を示す図である。 実施の形態１による三相インバータの主回路構成を示す回路図である。 実施の形態２によるスイッチング回路の構成を示す回路図である。 実施の形態２の別例によるスイッチング回路の構成を示す回路図である。 図８Ａは実施の形態２による半導体モジュールの構成を示す図であり、図８Ｂおよび図８Ｃは半導体モジュールおよび各部の配置を示す平面図である。
実施の形態１．
　以下、実施の形態について、図面を参照して説明する。
　図１は、実施の形態１によるスイッチング回路の構成を示す回路図である。この場合、電力変換装置として、２レベル変換器の１相分のスイッチング回路５０を示す。
　図１に示すように、スイッチング回路５０は、直流母線（正側母線２Ｐおよび負側母線２Ｎ）間で、レグ回路４０が直流電源１に並列接続されている。レグ回路４０は、正極側アーム４１と負極側アーム４２との２つのアーム４１、４２の直列体から構成され、２つのアーム４１、４２の接続点に交流端子５が接続される。
　正極側アーム４１は２つの半導体スイッチング素子（以下、単にスイッチング素子）４１Ａ、４１Ｂの直列体で構成され、負極側アーム４２は２つのスイッチング素子４２Ａ、４２Ｂの直列体で構成される。すなわち、各アーム４１、４２は、２つのスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）が直列接続された構成であり、１つのスイッチング素子でアームを構成する場合に比べ、より高電圧の電力変換が可能となる。
　なお、アーム４１、４２内でスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）を２直列した場合を説明するが、３以上の複数のスイッチング素子の直列体でアーム４１、４２を構成しても、同様に適用できる。
　また、直流電源１として電圧源を図示しているが、コンデンサなどのエネルギ蓄積源でも良い。
　各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂは、還流ダイオードが逆並列に接続され、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、あるいはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などが用いられる。
　各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂは、基準端子を含む２つの主端子とゲート端子（以下、単にゲート）とをそれぞれ有する。以下では、図示されたＭＯＳＦＥＴを想定して、２つの主端子であるソース、ドレインを用い、ソースを基準端子として説明する。
　なお、ＩＧＢＴの場合は、ソース、ドレインをそれぞれエミッタ、コレクタに読み替えることができる。
　また、スイッチング回路５０は、各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂに駆動電圧を供給するゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂと、アーム４１、４２内で直列接続された２つのスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）におけるゲート配線３Ａ、３Ｂ同士が互いに磁気結合された磁気結合リアクトル２０と、各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂにおけるゲート－ソース間のインピーダンスを低減するインピーダンス低減回路３０と、を備える。
　ゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂ毎に設けられて、対応するスイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂに駆動電圧を供給する。
　ゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、ゲートに接続されるゲート配線３Ａ、３Ｂとソースに接続される基準配線としてのソース配線４Ａ、４Ｂとから成る２配線により、スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂと接続されて、ゲート－ソース間に駆動電圧を供給する。
　磁気結合リアクトル２０は、フェライトなどの磁性材料から成るコアに、２直列のスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）の双方のゲート配線３Ａ、３Ｂを巻回して磁気結合されて成る。この磁気結合リアクトル２０は、アーム４１（４２）内で直列接続されたスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）のゲート電流ｉＡ、ｉＢを一致させるように動作する。
　なお、この場合、直列接続されたスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）におけるゲート配線３Ａ、３Ｂ同士が互いに磁気結合された磁気結合リアクトル２０を示したが、ソース配線４Ａ、４Ｂ同士が互いに磁気結合されたものでも良い。
　インピーダンス低減回路３０は、各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂ毎に、それぞれ設けられる。また、インピーダンス低減回路３０は、抵抗ＲとノーマリオンスイッチＳＷとの直列回路にて構成される。そして、各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂのゲート－ソース間、即ち、ゲート配線３Ａ、３Ｂとソース配線４Ａ、４Ｂとの間に接続され、ゲート－ソース間のインピーダンスを低減する。
　図２は、ゲート駆動回路の構成を示す回路図である。この場合、ゲート駆動回路１１Ａの場合を説明するが、ゲート駆動回路１１Ｂ、１２Ａ、１２Ｂについても同様である。
　図２に示すように、ゲート駆動回路１１Ａは、フォトカプラ１３と、電源１４Ａ、１４Ｂと、ＮＰＮトランジスタＱ１と、ＰＮＰトランジスタＱ２と、正極側のゲート抵抗Ｒｇ１と、負極側のゲート抵抗Ｒｇ２とを備える。
　ゲート駆動回路１１Ａでは、ゲート信号Ｇｓがフォトカプラ１３を介してＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースに入力される。そして、入力されるゲート信号Ｇｓに応じて、電源１４Ａからの正極電圧（＋Ｖｇｐ）、電源１４Ｂからの負極電圧（－Ｖｇｎ）のいずれかが駆動電圧としてゲート－ソース間に供給される。
　ゲート駆動回路１１Ａは、ゲート信号ＧｓがＨｉの場合、ゲート－ソース間に正極電圧（＋Ｖｇｐ）を供給し、ゲート信号ＧｓがＬｏの場合、ゲート－ソース間に負極電圧（－Ｖｇｎ）を供給する。例えば、電源１４Ａからの正極電圧（＋Ｖｇｐ）は＋１５Ｖ、電源１４Ｂからの負極電圧（－Ｖｇｎ）は－９Ｖとなる。
　アーム４１、４２内で直列接続されたスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）には、スイッチングタイミングが一致されるように同じゲート信号Ｇｓが与えられる。
　以下、正極側アーム４１について、スイッチング素子４１Ａ、４１Ｂのゲート駆動について説明するが、負極側アーム４２についても同様である。
　アーム４１内の２つのゲート駆動回路１１Ａ、１１Ｂは、内在するフォトカプラ１３などの遅延バラつきにより、駆動電圧を出力するタイミングにずれが生じることがある。その場合、スイッチング素子４１Ａ、４１Ｂの各ゲートに入力されるゲート電流ｉＡ、ｉＢには偏差が生じる。
　磁気結合リアクトル２０のコアには、スイッチング素子４１Ａ、４１Ｂの双方のゲート配線３Ａ、３Ｂが巻回されている。ゲート配線３Ａ、３Ｂの巻回方向は、ゲート配線３Ａ、３Ｂを流れるゲート電流ｉＡ、ｉＢが異なる場合に電圧差が生じる方向である。
　ゲート配線３Ａ、３Ｂを流れるゲート電流ｉＡ、ｉＢが同等である場合は、ゲート電流ｉＡ、ｉＢにより発生する磁束が互いに打ち消し合い０になる。
　上述したように、ゲート駆動回路１１Ａ、１１Ｂのタイミングずれによりゲート配線３Ａ、３Ｂを流れるゲート電流ｉＡ、ｉＢに偏差が生じると、磁気結合リアクトル２０は、偏差を抑制するように動作する。即ち、磁気結合リアクトル２０によってゲート電流ｉＡ、ｉＢの偏差は抑制され、最終的にゲート－ソース間電圧の偏差も抑制される。
　仮に、ゲート駆動回路１１Ａ、１１Ｂのタイミングずれが生じた状態で、スイッチング素子４１Ａ、４１Ｂをターンオフした場合、早くターンオフした素子のドレイン－ソース間に直流電源１の電圧集中を招く、と言う不具合が生じる。
　また、ゲート配線３Ａ、３Ｂが巻回された磁気結合リアクトル２０を設ける事により、ゲート配線３Ａ、３Ｂのインピーダンスが増加する。ゲート配線３Ａ、３Ｂのインピーダンスが増加する事は、駆動電圧の不安定要因となる。
　この実施の形態では、各スイッチング素子４１Ａ、４１Ｂのゲート－ソース間にインピーダンス低減回路３０が接続されている。このため、ゲート－ソース間のインピーダンスは低減されて、ゲート－ソース間電圧、即ち駆動電圧は安定化される。このように、磁気結合リアクトル２０に起因して駆動電圧が不安定になることを防止して、スイッチング素子４１Ａ、４１Ｂの誤動作を防止できる。
　この場合、インピーダンス低減回路３０は、抵抗ＲとノーマリオンスイッチＳＷとの直列回路にて構成される。ノーマリオンスイッチＳＷは、機械式スイッチでも半導体式スイッチでもよく、通常オンで、ゲート駆動回路１１Ａ、１１Ｂの電源電圧（（＋Ｖｇｐ）、（－Ｖｇｎ））が設定値を超えて確立されると、オフするように動作する。即ち、インピーダンス低減回路３０は、ゲート駆動回路１１Ａ、１１Ｂの電源電圧（（＋Ｖｇｐ）、（－Ｖｇｎ））が設定値を超えるまでの間、ゲート－ソース間のインピーダンスを低減する。
　この場合、ノーマリオンスイッチＳＷは、例えば設定値として負極電圧（－Ｖｇｎ）の定格電圧の８割程度の大きさを設定し、負極電圧（－Ｖｇｎ）の大きさが設定値を超えるとオフするものとする。
　なお、別途、駆動電源が不要であるノーマリオンスイッチＳＷをインピーダンス低減回路３０に用いるのは、ゲート駆動に係る電力低減の観点から望ましいが、それに限るものでは無い。
　上述したように、磁気結合リアクトル２０を設ける事により、ゲート配線３Ａ、３Ｂのインピーダンスが増加し、駆動電圧の不安定化の要因となるが、インピーダンス低減回路３０の作用によりゲート－ソース間電圧は安定化される。インピーダンス低減回路３０の作用および効果について、以下に説明する。
　スイッチング素子４１Ａ、４１Ｂがオンするための閾値電圧Ｖｔｈは、通常３Ｖ程度である。
　負極電圧（－Ｖｇｎ）が確立されていない条件では、（－Ｖｇｎ）は０Ｖであり、オフ時のゲート－ソース間電圧は０Ｖとなり、閾値電圧Ｖｔｈまでの電圧余裕が小さい。このとき、インピーダンス低減回路３０のノーマリオンスイッチＳＷはオン状態で、ゲート－ソース間は抵抗Ｒを介して接続されて低インピーダンスとなり、ゲート－ソース間電圧は安定化される。このため、ノイズ電流などが、インピーダンスが増加したゲート配線３Ａ、３Ｂに混入しても、スイッチング素子４１Ａ、４１Ｂのゲート－ソース間電圧が上昇して不安定になることが抑制される。これにより、スイッチング素子４１Ａ、４１Ｂが、オフすべき時に誤動作によりオンする誤オン現象を防止できる。
　スイッチング素子４１Ａ、４１Ｂの誤オン現象は、２つのアーム４１、４２による直流電源１の短絡を引き起こし、過大な短絡電流がスイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂに流れ、信頼性上の大きな懸念となる。このような誤オン現象を、インピーダンス低減回路３０を設けることで防止することが出来る。
　なお、ゲート駆動回路１１Ａ、１１Ｂの電源電圧である負極電圧（－Ｖｇｎ）が確立されている条件では、オフ時のゲート－ソース間電圧は、例えば（－９Ｖ）で負バイアスされる。このとき、インピーダンス低減回路３０は、ノーマリオンスイッチＳＷがオフ状態でインピーダンスを低減する動作をしない。しかし、ゲート配線３Ａ、３Ｂのインピーダンス増加によりゲート－ソース間電圧が不安定となっても、閾値電圧Ｖｔｈまでの電圧余裕が大きいので、スイッチング素子４１Ａ、４１Ｂの誤オン現象を引き起こしにくい。
　また、インピーダンス低減回路３０は、ノーマリオンスイッチＳＷがオン状態のときスイッチング素子４１Ａ、４１Ｂのゲート－ソース間を低インピーダンスに保つものであるが、その状態でもゲート駆動回路１１Ａ、１１Ｂからゲート－ソース間に電圧を印加できる。このため、ノーマリオンスイッチＳＷのオフ動作が遅れても、スイッチング素子４１Ａ、４１Ｂのスイッチング制御に問題が無く、スイッチングにおけるタイミング制御に自由度を有する。
　以上のように、この実施の形態によるスイッチング回路５０は、アーム４１、４２内で直列接続された複数のスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）におけるゲート配線３Ａ、３Ｂ同士が互いに磁気結合された磁気結合リアクトル２０と、各スイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）のゲート－ソース間に設けられて、ゲート－ソース間のインピーダンスを低減するインピーダンス低減回路３０とを備える。
　これにより、アーム４１、４２内で直列接続される複数のスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）が、互いにゲート電流ｉＡ、ｉＢが一致して同時スイッチングし、かつ、各スイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）の誤動作を確実に防止でき、信頼性が向上する。
　なお、磁気結合リアクトル２０を、ソース配線４Ａ、４Ｂをコアに巻回して磁気結合して構成した場合も、磁気結合リアクトル２０は、アーム４１、４２内で直列接続されたスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）のゲート電流ｉＡ、ｉＢを一致させるように動作する。この場合も、磁気結合リアクトル２０を設ける事により、ソース配線４Ａ、４Ｂのインピーダンスが増加し、駆動電圧の不安定化の要因となるが、インピーダンス低減回路３０の作用によりゲート－ソース間電圧は安定化される。これにより、各スイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）の誤動作を確実に防止できる。
　また、各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂは、半導体モジュールに収納されて用いられる。アーム４１、４２内で直列接続される２つのスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）が１つの半導体モジュールに収納される例を、以下に示す。この場合、アーム４１について示すが、アーム４２内のスイッチング素子４２Ａ、４２Ｂについても、同様である。
　なお、１つのモジュールに収納されるスイッチング素子の個数は２個に限るものではない。
　図３Ａは、半導体モジュールの構成を示す図である。
　図３Ｂは、半導体モジュールおよび各部の配置を示す平面図である。
　図３Ａに示すように、アーム４１内のスイッチング素子４１Ａ、４１Ｂが１つの半導体モジュール（以下、単にモジュール６）に収納される。そして、図３Ｂに示すように、モジュール６の直上に基板７が配置され、スイッチング素子４１Ａ、４１Ｂに対応する２つのインピーダンス低減回路３０が基板７に実装される。このように、スイッチング素子４１Ａ、４１Ｂのゲート－ソース間のインピーダンスを低減するインピーダンス低減回路３０を、各スイッチング素子４１Ａ、４１Ｂの直近に実装することで、確実にインピーダンス低減効果が得られる。
　上記実施の形態１では、抵抗ＲとノーマリオンスイッチＳＷとの直列回路にてインピーダンス低減回路３０を構成したが、他の構成でも良く、以下に示す。
　図４Ａおよび図４Ｂは、それぞれ別例によるインピーダンス低減回路の構成を示す図である。
　図４Ａに示すインピーダンス低減回路３０Ａは、ノーマリオンスイッチＳＷにて構成される。ノーマリオンスイッチＳＷは、上述したインピーダンス低減回路３０内の場合と同様であり、通常オンで、ゲート駆動回路１１Ａ、１１Ｂの電源電圧（（＋Ｖｇｐ）、（－Ｖｇｎ））が設定値を超えて確立されると、オフするように動作する。即ち、インピーダンス低減回路３０Ａは、ゲート駆動回路１１Ａ、１１Ｂの電源電圧（（＋Ｖｇｐ）、（－Ｖｇｎ））が設定値を超えるまでの間、ゲート－ソース間のインピーダンスを低減する。
　この場合も、インピーダンス低減回路３０Ａの作用によりゲート－ソース間電圧は安定化され、各スイッチング素子４１Ａ、４１Ｂの誤動作を確実に防止できる。
　この場合、スイッチング素子４１Ａ、４１Ｂのゲート－ソース間がノーマリオンスイッチＳＷにより接続されるため、ノーマリオンスイッチＳＷがオン状態のとき、ゲート－ソース間に駆動電圧が印加されない。
　また、別途、駆動電源が不要であるノーマリオンスイッチＳＷをインピーダンス低減回路３０Ａに用いるのは、ゲート駆動に係る電力低減の観点から望ましいが、それに限るものでは無い。
　図４Ｂに示すインピーダンス低減回路３０Ｂは、抵抗Ｒにて構成される。
　この場合も、インピーダンス低減回路３０Ｂの作用によりゲート－ソース間電圧は安定化され、各スイッチング素子４１Ａ、４１Ｂの誤動作を確実に防止できる。
　この場合、スイッチング素子４１Ａ、４１Ｂのゲート－ソース間が常に抵抗Ｒを介して接続される。このため、ゲート駆動回路１１Ａ、１１Ｂの電源電圧（（＋Ｖｇｐ）、（－Ｖｇｎ））に拘わらず、スイッチング素子４１Ａ、４１Ｂのゲート－ソース間のインピーダンスが低減されるが、ゲート駆動に係わる消費電力が増加する。
　以上、スイッチング回路５０の正極側アーム４１について、主に説明したが、負極側アーム４２についても同様に構成でき、同様の効果が得られる。
　また、上記実施の形態１は、２レベル変換器の１相分のスイッチング回路５０に適用したものを示したが、例えば、三相構成の電力変換装置にも同様に適用できる。
　図５は、三相インバータの主回路構成を示す回路図である。
　図５に示すように、電力変換装置としての三相インバータ１００は、直流母線（正側母線２Ｐおよび負側母線２Ｎ）間で、各相（Ｕ相、Ｖ相、Ｗ相）のレグ回路４０が直流電源１に並列接続されている。各相レグ回路４０は、正極側アーム４１と負極側アーム４２との２つのアーム４１、４２の直列体から構成され、２つのアーム４１、４２の接続点に各相交流端子５Ｕ、５Ｖ、５Ｗが接続される。
　なお、図５では図示省略したが、各相レグ回路４０には、上述したスイッチング回路５０の場合と同様に、各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂに駆動電圧を供給するゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂと、アーム４１、４２内で直列接続された２つのスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）におけるゲート配線３Ａ、３Ｂ同士が互いに磁気結合された磁気結合リアクトル２０と、各スイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂにおけるゲート－ソース間のインピーダンスを低減するインピーダンス低減回路３０と、を備える。
　このような三相インバータ１００においても、各相レグ回路４０のアーム４１、４２内で直列接続される複数のスイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）が、互いにゲート電流ｉＡ、ｉＢが一致して同時スイッチングし、かつ、各スイッチング素子４１Ａ、４１Ｂ（４２Ａ、４２Ｂ）の誤動作を確実に防止でき、信頼性が向上する。
実施の形態２．
　上記実施の形態１のスイッチング素子４１Ａ、４１Ｂ、４２Ａ、４２Ｂは、それぞれ並列構成にしても良く、この実施の形態２では、各アーム内で複数のスイッチング素子が直列および並列に接続された電力変換装置について説明する。
　図６は、実施の形態２によるスイッチング回路の構成を示す回路図である。この場合、電力変換装置として、２レベル変換器の１相分のスイッチング回路５０Ａを示す。
　図６に示すように、スイッチング回路５０Ａは、直流母線（正側母線２Ｐおよび負側母線２Ｎ）間で、レグ回路４０が直流電源１に並列接続されている。レグ回路４０は、正極側アーム４１と負極側アーム４２との２つのアーム４１、４２の直列体から構成され、２つのアーム４１、４２の接続点に交流端子５が接続される。
　直流電源１として電圧源を図示しているが、コンデンサなどのエネルギ蓄積源でも良い。
　正極側アーム４１は、２つの第１スイッチング素子４１ＡＡ、４１ＡＢが並列接続された並列回路と、２つの第１スイッチング素子４１ＢＡ、４１ＢＢが並列接続された並列回路とが直列接続された直列体で構成される。なお、第１スイッチング素子４１ＡＡと第１スイッチング素子４１ＢＡとが直列接続され、第１スイッチング素子４１ＡＢと第１スイッチング素子４１ＢＢとが直列接続され、これらが並列接続されるのと同じである。
　負極側アーム４２は、２つの第１スイッチング素子４２ＡＡ、４２ＡＢが並列接続された並列回路と、２つの第１スイッチング素子４２ＢＡ、４２ＢＢが並列接続された並列回路とが直列接続された直列体で構成される。なお、第１スイッチング素子４２ＡＡと第１スイッチング素子４２ＢＡとが直列接続され、第１スイッチング素子４２ＡＢと第１スイッチング素子４２ＢＢとが直列接続され、これらが並列接続されるのと同じである。
　各アーム４１、４２は、４つの第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ（４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢ）が２直列２並列に接続された構成である。このため、スイッチング素子を直列に接続しない場合と比較して、より高電圧の電力変換が可能となる。また、スイッチング素子を並列に接続しない場合と比較して、より大電流の電力変換が可能となる。
　なお、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ（４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢ）の直列数または並列数は、それぞれ３以上でも良く同様に適用できる。
　各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢは、還流ダイオードが逆並列に接続され、ＭＯＳＦＥＴあるいはＩＧＢＴなどが用いられる。
　各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢは、基準端子を含む２つの主端子とゲート（ゲート端子）とをそれぞれ有する。以下では、図示されたＭＯＳＦＥＴを想定して、２つの主端子であるソース、ドレインを用い、ソースを基準端子として説明する。なお、ＩＧＢＴの場合は、ソース、ドレインをそれぞれエミッタ、コレクタに読み替えることができる。
　また、スイッチング回路５０Ａは、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢに駆動電圧を供給するゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂと、各アーム４１、４２内の２つのゲート駆動回路１１Ａ、１１Ｂ（１２Ａ、１２Ｂ）に接続されるゲート配線３Ａ、３Ｂ同士が互いに磁気結合された磁気結合リアクトル２０と、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢにおけるゲート－ソース間のインピーダンスを低減するインピーダンス低減回路３０と、を備える。
　さらに、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢのそれぞれに接続される２配線（ゲート配線３Ａ、３Ｂおよびソース配線４Ａ、４Ｂ）に横流抑制回路６０が接続される。横流抑制回路６０には、コモンモードリアクトルが用いられる。
　さらに、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢのそれぞれに接続されるゲート配線３Ａ、３Ｂにバランス抵抗７０が接続される。
　ゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、上記実施の形態１と同様に構成される。この場合、ゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、２並列の第１スイッチング素子（４１ＡＡ、４１ＡＢ）、（４１ＢＡ、４１ＢＢ）、（４２ＡＡ、４２ＡＢ）、（４２ＢＡ、４２ＢＢ）に対応して設けられる。
　ゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、ゲート配線３Ａ、３Ｂとソース配線４Ａ、４Ｂとから成る２配線により、２並列の第１スイッチング素子（４１ＡＡ、４１ＡＢ）、（４１ＢＡ、４１ＢＢ）、（４２ＡＡ、４２ＡＢ）、（４２ＢＡ、４２ＢＢ）と接続されて、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢのゲート－ソース間に駆動電圧を供給する。
　この場合、１つのゲート駆動回路、例えば、ゲート駆動回路１１Ａは、並列接続された２つの第１スイッチング素子４１ＡＡ、４１ＡＢのゲート－ソース間に同じ駆動電圧を供給する。このため、ゲート駆動回路１１Ａに接続されるゲート配線３Ａおよびソース配線４Ａは、２つに分岐して各第１スイッチング素子４１ＡＡ、４１ＡＢのゲートおよびソースに接続される。
　ゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、ゲート信号ＧｓがＨｉの場合、ゲート－ソース間に正極電圧（＋Ｖｇｐ）を供給し、ゲート信号ＧｓがＬｏの場合、ゲート－ソース間に負極電圧（－Ｖｇｎ）を供給する。例えば、正極電圧（＋Ｖｇｐ）は＋１５Ｖ、電源１４Ｂからの負極電圧（－Ｖｇｎ）は－９Ｖとなる。
　以下、正極側アーム４１について、スイッチング素子４１Ａ、４１Ｂのゲート駆動について説明するが、負極側アーム４２についても同様である。
　アーム４１内で直列接続された２並列の第１スイッチング素子（４１ＡＡ、４１ＡＢ）、（４１ＢＡ、４１ＢＢ）には、スイッチングタイミングが一致されるように同じゲート信号Ｇｓが与えられる。
　アーム４１内の２つのゲート駆動回路１１Ａ、１１Ｂは、内在するフォトカプラ１３などの遅延バラつきにより、駆動電圧を出力するタイミングにずれが生じることがある。その場合、２つのゲート駆動回路１１Ａ、１１Ｂからゲート配線３Ａ、３Ｂを介して、第１スイッチング素子４１ＡＡ、４１ＡＢおよび第１スイッチング素子４１ＢＡ、４１ＢＢのゲートに流れるゲート電流ｉＡ、ｉＢには偏差が生じる。
　磁気結合リアクトル２０は、フェライトなどの磁性材料から成るコアに、２つのゲート駆動回路１１Ａ、１１Ｂからの双方のゲート配線３Ａ、３Ｂを巻回して磁気結合されて成る。ゲート配線３Ａ、３Ｂの巻回方向は、ゲート配線３Ａ、３Ｂを流れるゲート電流ｉＡ、ｉＢが異なる場合に電圧差が生じる方向であり、磁気結合リアクトル２０は、ゲート電流ｉＡ、ｉＢを一致させるように動作する。
　ゲート配線３Ａ、３Ｂを流れるゲート電流ｉＡ、ｉＢが同等である場合は、ゲート電流ｉＡ、ｉＢにより発生する磁束が互いに打ち消し合い０になる。
　なお、この場合、ゲート配線３Ａ、３Ｂ同士が互いに磁気結合された磁気結合リアクトル２０を示したが、ソース配線４Ａ、４Ｂ同士が互いに磁気結合されたものでも良い。
　上述したように、ゲート駆動回路１１Ａ、１１Ｂのタイミングずれによりゲート配線３Ａ、３Ｂを流れるゲート電流ｉＡ、ｉＢに偏差が生じると、磁気結合リアクトル２０は、偏差を抑制するように動作する。即ち、磁気結合リアクトル２０によってゲート電流ｉＡ、ｉＢの偏差は抑制され、最終的にゲート－ソース間電圧の偏差も抑制される。
　仮に、ゲート駆動回路１１Ａ、１１Ｂのタイミングずれが生じた状態で、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢをターンオフした場合、早くターンオフした素子のドレイン－ソース間に直流電源１の電圧集中を招く、と言う不具合が生じる。
　また、ゲート配線３Ａ、３Ｂが巻回された磁気結合リアクトル２０を設ける事により、ゲート配線３Ａ、３Ｂのインピーダンスが増加する。ゲート配線３Ａ、３Ｂのインピーダンスが増加する事は、駆動電圧の不安定要因となる。
　この実施の形態では、アーム４１内の各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢのゲート－ソース間に、インピーダンスを低減するインピーダンス低減回路３０が接続されている。このため、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢのゲート－ソース間のインピーダンスは低減されて、ゲート－ソース間電圧、即ち駆動電圧は安定化される。
　このように、磁気結合リアクトル２０に起因して駆動電圧が不安定になることを防止して、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢの誤動作を防止できる。特に、ゲート駆動回路１１Ａ、１１Ｂの電源電圧が確立されていない状態で、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢがオフすべき時に誤動作によりオンする誤オン現象を防止できる。
　インピーダンス低減回路３０は、上記実施の形態１と同様に、抵抗ＲとノーマリオンスイッチＳＷとの直列回路にて構成され、同様に動作して同様の効果が得られる。
　なお、インピーダンス低減回路３０に替わり、図４Ａ、図４Ｂで示したインピーダンス低減回路３０Ａ、３０Ｂを用いても良い。
　また、この実施の形態では、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢのそれぞれに接続される２配線（ゲート配線３Ａ、３Ｂおよびソース配線４Ａ、４Ｂ）にコモンモードリアクトルから成る横流抑制回路６０が接続される。
　横流抑制回路６０は、各アーム４１、４２内で並列接続された第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢ間において、主回路を流れる電流が、２配線（ゲート配線３Ａ、３Ｂおよびソース配線４Ａ、４Ｂ）に流れること、すなわち横流することを防止する。例えば、並列接続された第１スイッチング素子４１ＡＡ、４１ＡＢ間において、横流を防止する。
　横流抑制回路６０は、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢの２配線（ゲート配線３Ａ、３Ｂおよびソース配線４Ａ、４Ｂ）に、合計して零にならない電流が発生すると、その電流に対してインピーダンスを持つ。横流抑制回路６０によるインピーダンスの増加により、ソース配線４Ａ、４Ｂに主電流が混入するのを防止して、ゲート駆動の信頼性が向上する。
　また、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢの各ゲート配線３Ａ、３Ｂに、バランス抵抗７０が接続される。バランス抵抗７０は、各アーム４１、４２内で並列接続された第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢにおいて、ゲート－ソース間の浮遊容量などでの共振を抑制する。例えば、並列接続された第１スイッチング素子４１ＡＡ、４１ＡＢにおいて、ゲート－ソース間の浮遊容量などで共振が発生することを抑制する。これにより、ゲート駆動の信頼性が向上する。
　横流抑制回路６０およびバランス抵抗７０は、これらを接続することによりゲート駆動回路１１Ａ、１１Ｂ、１２Ａ、１２Ｂから引き出されるゲート配線３Ａ、３Ｂあるいはソース配線４Ａ、４Ｂのインピーダンスが増加する。
　このようなインピーダンスの増加は、上述したように駆動電圧の不安定要因となるが、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢのゲート－ソース間にインピーダンス低減回路３０が接続されているため、ゲート－ソース間のインピーダンスは低減されて、ゲート－ソース間電圧、即ち駆動電圧は安定化される。
　このように、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢのゲート－ソース間に接続されるインピーダンス低減回路３０は、磁気結合リアクトル２０、横流抑制回路６０およびバランス抵抗７０に起因して駆動電圧が不安定になることを防止して、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢの誤動作を防止できる。
　なお、上記実施の形態２では、コモンモードリアクトルを横流抑制回路６０に用いたが、これに限らない。
　図７は、実施の形態２の別例によるスイッチング回路の構成を示す回路図である。
　図７に示すように、横流抑制回路６０Ａとして、ソース配線４Ａ、４Ｂに挿入する抵抗Ｒａが用いられる。その他の構成は、図６で示した例と同様である。
　この場合、横流抑制回路６０Ａにより、ソース配線４Ａ、４Ｂの抵抗値が増加し、ソース配線４Ａ、４Ｂに主電流が混入する横流を防止して、ゲート駆動の信頼性が向上する。
　そして、この場合も、インピーダンス低減回路３０は、磁気結合リアクトル２０、横流抑制回路６０Ａおよびバランス抵抗７０に起因したインピーダンス増加により駆動電圧が不安定になることを防止して、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢの誤動作を防止できる。
　また、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢ、４２ＡＡ、４２ＡＢ、４２ＢＡ、４２ＢＢは、半導体モジュールに収納されて用いられる。アーム４１、４２内で直列接続される２つの第１スイッチング素子（４１ＡＡ、４１ＢＡ）、（４１ＡＢ、４１ＢＢ）、（４２ＡＡ、４２ＢＡ）、（４２ＡＢ、４２ＢＢ）、（４２Ａ、４２Ｂ）が１つの半導体モジュールに収納される例を、以下に示す。この場合、アーム４１について示すが、アーム４２についても、同様である。
　なお、１つのモジュールに収納されるスイッチング素子の個数は２個に限るものではない。
　図８Ａは、半導体モジュールの構成を示す図である。
　図８Ｂおよび図８Ｃは、半導体モジュールおよび各部の配置を示す平面図である。
　図８Ａに示すように、アーム４１内の第１スイッチング素子４１ＡＡ、４１ＢＡと第１スイッチング素子４１ＡＢ、４１ＢＢとが、それぞれ１つの半導体モジュール（以下、単にモジュール）６Ａ、６Ｂに収納される。そして、図８Ｂに示すように、２つのモジュール６Ａ、６Ｂの直上に基板７Ａが配置され、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢに対応して、４つのインピーダンス低減回路３０、４つの横流抑制回路６０および４つのバランス抵抗７０が、基板７Ａに実装される。
　また、図８Ｃに示すように、２つのモジュール６Ａ、６Ｂの直上に基板７Ｂ、７Ｃがそれぞれ配置され、各基板７Ｂ、７Ｃに、２つのインピーダンス低減回路３０、２つの横流抑制回路６０および２つのバランス抵抗７０が、それぞれ実装されるものでも良い。
　このように、第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢのゲート－ソース間のインピーダンスを低減するインピーダンス低減回路３０を、各第１スイッチング素子４１ＡＡ、４１ＡＢ、４１ＢＡ、４１ＢＢの直近に実装することで、確実にインピーダンス低減効果が得られる。
　また、インピーダンス低減回路３０が実装された基板７Ａ、７Ｂ、７Ｃに、横流抑制回路６０およびバランス抵抗７０を実装することにより、実装面積を小さくでき、小型化、高密度化が可能になる。
　また、上記実施の形態２は、２レベル変換器の１相分のスイッチング回路５０Ａに適用したものを示したが、例えば、三相構成の電力変換装置にも同様に適用できる。
　本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　３Ａ，３Ｂ　ゲート配線、４Ａ，４Ｂ　ソース配線、６，６Ａ，６Ｂ　モジュール、７，７Ａ，７Ｂ，７Ｃ　基板、１１Ａ，１１Ｂ，１２Ａ，１２Ｂ　ゲート駆動回路、２０　磁気結合リアクトル、３０，３０Ａ，３０Ｂ　インピーダンス低減回路、４１，４２　アーム、４１Ａ，４１Ｂ，４２Ａ，４２Ｂ　スイッチング素子、４１ＡＡ，４１ＡＢ，４１ＢＡ，４１ＢＢ，４２ＡＡ，４２ＡＢ，４２ＢＡ，４２ＢＢ　第１スイッチング素子、５０，５０Ａ　スイッチング回路、６０，６０Ａ　横流抑制回路、７０　バランス抵抗、１００　三相インバータ。

Claims (11)

  1. 　基準端子を含む２つの主端子とゲート端子とをそれぞれ有する複数のスイッチング素子が直列接続されて成るアームと、
    　前記ゲート端子に接続されるゲート配線と前記基準端子に接続される基準配線とから成る２配線により前記各スイッチング素子と接続され、前記各スイッチング素子に駆動電圧を供給するゲート駆動回路と、
    　前記アーム内で直列接続された前記複数のスイッチング素子における前記２配線の一方同士が互いに磁気結合された磁気結合リアクトルと、
    　前記各スイッチング素子の前記ゲート端子と前記基準端子との間に設けられて、前記ゲート端子と前記基準端子との間のインピーダンスを低減するインピーダンス低減回路と、
    を備える電力変換装置。
  2. 　前記磁気結合リアクトルは、前記複数のスイッチング素子間で、供給される前記駆動電圧の差を抑制するように、前記複数のスイッチング素子における前記２配線の一方同士が互いに磁気結合され、
    　前記インピーダンス低減回路は、前記ゲート駆動回路の電源電圧が設定値を超えるまでの間、前記ゲート端子と前記基準端子との間のインピーダンスを低減する、
    請求項１に記載の電力変換装置。
  3. 　前記インピーダンス低減回路は、ノーマリオンスイッチにて構成される、
    請求項２に記載の電力変換装置。
  4. 　前記インピーダンス低減回路は、ノーマリオンスイッチと抵抗との直列回路にて構成される、
    請求項２に記載の電力変換装置。
  5. 　前記ノーマリオンスイッチは、前記ゲート駆動回路の電源が前記設定値を超えるとオフする、
    請求項３または請求項４に記載の電力変換装置。
  6. 　前記アーム内の前記各スイッチング素子は、それぞれ複数の第１スイッチング素子を並列接続して成り、
    　前記ゲート駆動回路は、並列接続された前記複数の第１スイッチング素子に前記２配線を介して接続されて駆動電圧を供給し、
    　前記各第１スイッチング素子毎にそれぞれ前記インピーダンス低減回路を設けて、当該第１スイッチング素子の前記ゲート端子および前記基準端子の間のインピーダンスを低減する、
    請求項１から請求項５のいずれか１項に記載の電力変換装置。
  7. 　前記ゲート駆動回路は、並列接続された前記複数の第１スイッチング素子の各々に、それぞれバランス抵抗を介して接続される、
    請求項６に記載の電力変換装置。
  8. 　並列接続された前記複数の第１スイッチング素子の各々に接続され、前記複数の第１スイッチング素子間の前記２配線を介する横流を抑制する横流抑制回路を備える、
    請求項６または請求項７に記載の電力変換装置。
  9. 　前記各第１スイッチング素子に接続される前記横流抑制回路は、当該第１スイッチング素子に接続される前記ゲート配線と前記基準配線とが巻回されたコモンモードリアクトルである、
    請求項８に記載の電力変換装置。
  10. 　前記各スイッチング素子は半導体モジュール内に収納され、前記インピーダンス低減回路は、前記半導体モジュール上に配置された基板に実装される、
    請求項１から請求項９のいずれか１項に記載の電力変換装置。
  11. 　前記各第１スイッチング素子は半導体モジュール内に収納され、前記インピーダンス低減回路および前記横流抑制回路は、前記半導体モジュール上に配置された基板に実装される、
    請求項８または請求項９に記載の電力変換装置。
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