JP3713795B2 - 制御装置の出力回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、制御装置本体から出力された電気信号に基づいて被制御装置となる負荷を駆動する駆動信号を出力する制御装置の出力回路に関するものである。
【0002】
【従来の技術】
従来、この種の制御装置の出力回路は、例えばプログラマブルコントローラに使用されており、図10に示すようなものが知られている。図10はプログラマブルコントローラの全体構成を示すブロック図である。図10において、プログラマブルコントローラ10は、検出装置2からの電気信号を入力端子S、Gを介して入力するm個の入力回路12と、出力端子P、O、Mを介して被制御装置4を駆動するための駆動信号を出力するn個の出力回路14と、周知のCPU、ROM、RAM等からなるマイクロコンピュータを中心にして構成され、各入力回路12からの入力信号に基づき、予め設定された所定のシーケンスプログラムに従って各出力回路14を介して被制御装置4を駆動制御する論理演算部16と、外部より供給される直流あるいは交流のシステム用電源VSに接続され、このシステム用電源VSの電源電圧を論理演算部16にて使用可能な所定の直流電圧に変換するコンバータ18と、論理演算部16が実行するシーケンスプログラムを外部のプログラム用ツール6等から入力するために外部装置とデータの送受信を行う通信部20とを備えている。
【0003】
ここで、出力回路14は、直流の電源VLおよびこの電源VLのマイナス側に接続されたランプ、モータ、ソレノイド等の負荷Lを備えた被制御装置4に出力端子P、O、Mを介して接続される。そして、電源VLのプラス側(端子P)にエミッタが接続されるとともに負荷Lの電源VLとは反対側(端子O)にコレクタが接続されるPNP型トランジスタ(出力素子)22と、抵抗24を介してトランジスタ22のベースにコレクタが接続されるとともに電源VLのマイナス側(端子M)にエミッタが接続されるフォトトランジスタ26aおよび論理演算部16の演算結果に応じて発光しフォトトランジスタ26aを駆動する発光ダイオード26bからなるフォトカプラ26と、端子Mから端子Oへの方向を順方向として接続されたフライホイールダイオード28とを備えている。
【0004】
この出力回路14においては、検出装置2からの検出信号が入力回路12を介して論理演算部16に入力されると、論理演算部16はフォトカプラ26の発光ダイオード26bを発光させ、フォトカプラ26のフォトトランジスタ26aがオンすることにより、出力素子のトランジスタ22のエミッタ−ベース間に電位差が生じてトランジスタ22がオンする。すると、直流の電源VLからトランジスタ22のエミッタとコレクタを介して電流が流れ、被制御装置4の負荷Lが駆動される。
【0005】
【発明が解決しようとする課題】
上述のような従来の出力回路においては、短絡等により過電流を生じた場合、被制御装置を短絡状態から保護するため、通常は溶断ヒューズを用いている。しかしながら、溶断ヒューズは出力素子を保護するために設けるものでないため、溶断ヒューズが溶断しなかった場合には出力素子を保護することができなく、かつ溶断ヒューズが溶断しても応答性が悪いという問題があった。このため、溶断ヒューズを瞬断性が要求されるこの種の出力回路に用いるには好ましくない。また、溶断ヒューズが溶断する毎に、新たな溶断ヒューズと交換しなければならなく、保守の作業性が悪いという問題も生じた。
【0006】
そこで、出力回路に溶断ヒューズ等を使わずに、過電流から出力素子を保護することが、例えば特公平6−14281号公報において提案された。このものは、出力素子として負荷電流の主要部を通す主部分と負荷電流の一部分を通すエミュレーション部分(分路回路部分)とを持つ絶縁ゲート・トランジスタ(センスIGBTという)を用い、出力素子に流れる負荷電流の一部分をエミュレーション部分に取り込み、このエミュレーション部分に流れる電流を検出して、出力素子を略瞬時に遮断するか、あるいは過大電流の持続時間とその大きさに応じて定まる時刻に遮断するようにするものである。
【0007】
しかしながら、特公平6−14281号公報に記載されたものにおいては、センスIGBTを使用するため、この種回路が高価になるという問題を生じる。 本発明は上記問題点に鑑みてなされたものであり、短絡電流等により生じた過電流の検出を容易にするとともに誤検出しない保護回路を電界効果トランジスタからなる汎用の出力素子を用いて実現した出力回路を安価に提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、入力装置又は検出装置からの検出信号に基づき予め設定したプログラムに従って論理演算処理を行う論理演算部からの演算結果を表す制御信号を出力する出力素子を有する制御装置の出力回路において、前記出力素子として採用した電界効果トランジスタのドレインーソース間オン電圧を検出するドレインーソース間電圧検出手段と、該ドレインーソース間電圧検出手段により検出されるドレインーソース間電圧が所定の基準電圧より高くなったとき前記電界効果トランジスタに接続した負荷から同電界効果トランジスタに流れる短絡電流を検出する短絡電流検出素子と同検出素子から付与されるトリガー信号により導通してその導通状態に保持されるトリガー素子とにより構成した短絡電流検出手段を設け、前記電界効果トランジスタが前記短絡電流検出手段の出力信号に応答してオフ作動して前記トリガー素子の制御下にてオフ状態に保持されるようにしたことを特徴とする制御装置の出力回路を提供するものである。この出力回路においては、ドレインーソース間電圧が所定の基準電圧より高くなったとき前記短絡電流検出手段のトリガー素子が導通してその導通状態に保持され、同トリガー素子の導通に応答して前記電解効果トランジスタがオフ作動してオフ状態に保持されるので、前記電解効果トランジスタに瞬間的に短絡電流が流れても、短絡電流による同電解効果トランジスタの破壊が的確に防止される。
【0009】
上述した制御装置の出力回路において、前記短絡電流検出素子として所定の基準電圧よりそのツェナー電圧が高くなったとき導通するツェナーダイオードを用い、前記トリガー素子として前記ツェナーダオイオードを通して入力されるトリガー信号によって導通するサイリスタを用いた場合には、従来の出力回路における分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【0010】
本発明の実施にあたっては、前記ドレインーソース間オン電圧検出手段が検出したドレインーソース間オン電圧が第2の基準電圧より高いとき過負荷電流検出信号を出力する過負荷電流検出手段と、前記電界効果トランジスタが導通した後に所定のサージ許容時間が経過したときサージ許容時間経過信号を出力するサージ許容手段とを設けて、前記サージ許容時間経過信号が前記サージ許容手段から出力されたとき前記短絡電流検出手段のトリガー素子が前記過負荷電流検出手段から過負荷電流検出信号を付与されて導通しその導通状態に保持されるようにすることが望ましい。この場合には、上記のサージ許容手段がサージ許容時間経過信号を出力するまでは過負荷電流検出手段は過負荷電流を検出しないように動作するため、許容サージ電流を過負荷電流として誤検出することが防止できるようになる。また、出力素子として採用した電界効果トランジスタのドレイン−ソース間オン電圧を検出することにより、過負荷電流を検出できるようになるので、複雑な分路回路を設ける必要がなくなる。そのため、回路構成が簡単となって、この種の出力回路が小型になるとともに、安価に製造できるようになる。
【0012】
また、請求項7に記載の発明によれば、第2遅延回路路は電界効果トランジスタが駆動してから第2時間が経過して所定の電圧を発生するまでは、ドレイン−ソース間オン電圧検出手段はドレイン−ソース間オン電圧の検出を開始しないので、電界効果トランジスタが駆動する瞬間のドレイン−ソース間オン電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【0014】
フォトトランジスタ112のエミッタは抵抗121および抵抗122の一端に接続する。抵抗121の他端はダイオード124およびダイオード126のアノード側に接続し、ダイオード126のカソード側は第1FET161のドレインDに接続している。また、抵抗122の他端はダイオード125およびダイオード128のアノード側に接続し、ダイオード128のカソード側は第2FET162のドレインDに接続している。ダイオード124、125の各カソード側は抵抗123とコンデンサ129からなる第2遅延回路を介して接地するとともに第1比較器131の非反転入力端子に接続している。
【0015】
また、抵抗121、122の共通接続点はゲート抵抗127a、127bを介して第1FET161、第2FET162の各ゲートGに接続し、各ゲートGはゲート抵抗127cを介して接地している。第1FET161のソースSと第2FET162のソースSは共通に接続され、第1FET161のドレインDに接続される出力端子Pと第2FET162のドレインDに接続される出力端子Oとの間には、図示しない被制御装置となる負荷と、この負荷を駆動する負荷用交流電源とが接続され、第1FET161および第2FET162がオン動作することにより負荷に負荷用交流電源から電力が供給されて負荷が駆動されることとなる。
【0016】
各FET161、162のドレイン−ソース間オン電圧(VDS(ON))検出回路は、ダイオード124、125、126、128と抵抗121、122、123と、コンデンサ129とから構成され、ダイオード126およびダイオード128によりFET161、162のドレイン−ソース間オン電圧(VDS(ON))が検出され、このドレイン−ソース間オン電圧(VDS(ON))に相当する電位が抵抗121および抵抗122を通してコンデンサ129に充電される。このコンデンサ129の充電電圧は、ダイオード124とダイオード125とがOR接続されているため、FET161もしくはFET162のドレイン−ソース間オン電圧(VDS(ON))の高い方が印加されることとなる。
【0017】
ここで、ダイオード124とダイオード125のカソード側の共通接続点は抵抗123とコンデンサ129からなる第2遅延回路に接続しているため、フォトカプラ110が動作すると、ゲート抵抗127a、127b、127cの抵抗分割比に応じて第1FET161および第2FET162の各ゲートGに電圧が印加され、第1FET161および第2FET162がオン動作するが、コンデンサ129への充電により第1比較器131の非反転入力端子に各ダイオード126、128の検出電圧が遅れて入力されるので、第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))の検出はこの遅れの時間分だけ無視される。これにより、第1FET161および第2FET162が完全にオン動作するまでのドレイン−ソース間オン電圧(VDS(ON))を過電流として誤検出することが防止できる。
【0018】
また、各FET161、162のドレイン−ソース間オン電圧(VDS(ON))を検出することにより、各FET161、162に流れるドレイン電流(ID)が過電流であることが検出できる理由について検討する。一般的に、FETのドレイン−ソース間オン抵抗(RDS(ON))はドレイン電流(ID)に対して、図2(a)に示されるように、ドレイン電流(ID)がある範囲内で一定の関係が有り、また、ドレイン−ソース間オン電圧(VDS(ON))はドレイン電流(ID)に対して、図2(b)に示されるように、比例関係が成り立つ。したがって、ドレイン−ソース間オン電圧(VDS(ON))を検出することにより、ドレイン電流(ID)の過電流が検出できることとなる。
【0019】
短絡電流検出回路はツェナーダイオード130にて構成され、そのカソード側はダイオード124、125の各カソード側と抵抗123およびコンデンサ129からなる第2遅延回路との共通接続点に接続され、そのアノード側はダイオード137のアノード側に接続している。ダイオード137のカソード側はサイリスタ140のゲートに接続している。
【0020】
ここで、コンデンサ129の充電電圧がツェナーダイオード130のツェナー電圧VZ以上(正確には、ツェナーダイオード130のツェナー電圧VZ+ダイオード137の順方向電圧VF+サイリスタ140のゲートトリガ電圧VGT以上)になると、ツェナーダイオード130が導通して、短絡電流が検出されることとなる。ツェナーダイオード130のツェナー電圧VZの値の設定は以下のようにしてなされる。即ち、FETの最大許容サージ電流はIEC(International Electrotechnical Commission)規格(IEC1131−2)にて定められており、その最大許容サージ電流は定格電流の10倍と定められている。
【0021】
図3はFETに過渡電流が流れた場合のドレイン−ソース間オン電圧(VDS(ON))波形を示す図であり、短絡時には曲線Aで示される波形となり、サージ印加時には曲線Bで示される波形となり、過負荷時には曲線Cで示される波形となり、定格負荷時には曲線Dで示される波形となる。したがって、図3に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧(VDS(ON))が定格電流の10倍より大きくなった際にツェナーダイオード130が導通するようなツェナー電圧VZを選定すればよいこととなる。
【0022】
サージ許容回路および過負荷電流検出回路は、第1比較器131と、第2比較器135と、抵抗133およびコンデンサ134からなる第1遅延回路とから構成され、第1比較器131の反転入力端子には基準電圧V1 を発生する第1基準電源132に接続し、非反転入力端子には上述したように抵抗123およびコンデンサ129からなる第2遅延回路を接続している。この第1比較器131の出力は抵抗133とコンデンサ134からなる第1遅延回路を通して第2比較器135の非反転入力端子に接続している。第2比較器135の反転入力端子には基準電圧V2 を発生する第2基準電源136に接続している。第2比較器135の出力端子はダイオード138のアノード側に接続し、ダイオード138のカソード側をサイリスタ140のゲートに接続している。
【0023】
ここで、コンデンサ129の充電電圧が第1比較器131の基準電圧V1以上になると、第1比較器131は過電流検出信号を出力し、この過電流検出信号は抵抗133を通じてコンデンサ134に充電される。コンデンサ134の充電電圧が第2比較器135の基準電圧V2以上になると、過負荷電流として検出される。ここで、第1FET161および第2FET162に許容サージ電流が流れたかあるいは過負荷電流が流れたかの判定は以下のようにしてなされる。
【0024】
図4(a)は図3のサージ印加時のドレイン−ソース間オン電圧(VDS(ON))波形のみを示す図であり、図4(b)は図3の過負荷時のドレイン−ソース間オン電圧(VDS(ON))波形のみを示す図であり、図4(c)はコンデンサ134のドレイン−ソース間オン電圧(VDS(ON))の積分波形を示す図である。サージ印加時には、図4(a)に示されるように、サージ波形の許容時間(サージ許容時間)は2サイクルとなっており、この2サイクルの間は、斜線部(α)で示すように、第1比較器131の基準電圧V1以上となって過電流検出信号を出力する。したがって、この2サイクルの間は、抵抗133を通じてコンデンサ134を充電することとなるが、コンデンサ134の積分電圧は図4(c)に示すように、第2比較器135の基準電圧V2以上とならないように、第2比較器135の基準電圧V2を設定しているため、第2比較器135はサージ許容時間内であると判定し、過負荷電流検出信号を出力することはない。
【0025】
一方、過負荷時には、図4(b)の斜線部(β)に示すように、過負荷状態が消滅するまでに、コンデンサ129の充電電圧は第1比較器131の基準電圧V1以上となり、抵抗133を通じてコンデンサ134を充電することとなる。したがって、コンデンサ134の積分電圧は図4(c)に示すように、所定時間が経過すると、第2比較器135の基準電圧V2以上となり、過負荷電流検出信号を出力する。
【0026】
各FET161、162のターンオフラッチ回路はサイリスタ140から構成し、このサイリスタ140のアノード側は第2発光ダイオード151を介して分圧抵抗127aと127bの共通接続点に接続し、そのカソード側は接地し、そのゲートは各ダイオード137、138のカソード側に接続している。異常信号フィードバック回路は第2発光ダイオード151と第2フォトトランジスタ152よりなる第2フォトカプラ150から構成している。
【0027】
ここで、コンデンサ129の充電電圧がツェナーダイオード130のツェナー電圧VZ以上となって、ツェナーダイオード130が導通して、短絡電流検出信号を出力するとダイオード137を通してサイリスタ140のゲートにトリガ信号(短絡電流検出信号)が入力され、サイリスタ140がターンオンする。また、コンデンサ134の充電電圧が第2比較器135の基準電圧V2以上となって、過負荷電流検出信号を出力するとダイオード138を通してサイリスタ140のゲートにトリガ信号(過負荷電流検出信号)が入力され、サイリスタ140がターンオンする。
【0028】
サイリスタ140がターンオンすると、第1FET161および第2FET162のゲート電圧VGSは、サイリスタ140と、第2フォトカプラ150の第2発光ダイオード151との順方向電圧の和で決まるので、第1FET161および第2FET162はターンオフする。第1FET161および第2FET162のターンオフの状態はサイリスタ140の順方向電流が流れる間、保持(ラッチ)される。また、短絡電流検出信号および過負荷電流検出信号の異常信号は第2フォトカプラ150の第2フォトトランジスタ152が導通することにより、端子Sを介して図示しない論理演算部(図10参照)にフィードバックされる。
【0029】
以下に、上述のように構成した保護回路の動作を説明する。
(1)短絡状態となった場合
負荷短絡状態で第1FET161および第2FET162をターンオンすると、第1FET161および第2FET162には短絡電流が流れる。このような短絡状態となると、第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))、即ち、コンデンサ129の充電電圧がツェナーダイオード130のツェナー電圧VZ以上となり、ツェナーダイオード130が導通するとツェナーダイオード130は短絡電流検出信号を出力する。すると、ダイオード137を通してサイリスタ140のゲートにトリガ信号(短絡電流検出信号)が入力されて、サイリスタ140がターンオンし、第1FET161および第2FET162をターンオフする。サイリスタ140がターンオンすると同時に、第2フォトカプラ150が導通し、端子Sを介して図示しない論理演算部(図10参照)に過電流の異常信号がフィードバックされる。
【0030】
(2)過負荷状態となった場合
端子P、Oを介して接続された被制御装置の負荷が定格を超えた状態で運転されると、第1FET161および第2FET162には定格を超過した電流が流れ続ける。このような状態においては、オン抵抗(RON)×(ドレイン電流(ID))2の損失により、第1FET161および第2FET162が過熱され、ジャンクション温度Tjを超過すると第1FET161および第2FET162が破壊される。そこで、第1FET161および第2FET162が過負荷状態となると、まず、第1FET161および第2FET162のドレイン−ソース間オン電圧(VDS(ON))が第1比較器131の基準電圧V1以上になり、第1比較器131はオン動作して過電流検出信号を出力し、この過電流検出信号は抵抗133を通してコンデンサ134に充電される。
【0031】
ついで、コンデンサ134の充電電圧が第2比較器135の基準電圧V2以上となると、第2比較器135はオン動作して過負荷電流検出信号を出力する。すると、この過電流検出信号はダイオード138を通してサイリスタ140のゲートにトリガ信号として入力され、サイリスタ140がターンオンして、第1FET161および第2FET162をターンオフする。サイリスタ140がターンオンすると同時に、第2フォトカプラ150も導通し、端子Sを介して図示しない論理演算部(図10参照)に過電流の異常信号がフィードバックされる。
【0032】
(3)サージ印加状態となった場合
端子P、Oを介して接続された被制御装置に容量性負荷(例えば、ランプ等)が接続されている場合、第1FET161および第2FET162がターンオンした状態においては、第1FET161および第2FET162には容量性負荷の負荷容量に応じた突入電流(サージ電流)が流れる。この状態においては、前述したように、最大許容サージ電流はIEC規格により、定格電流の10倍と定められているので、第1FET161および第2FET162は破壊されることはなく、過電流の保護対象とはしない。したがって、第1FET161および第2FET162のドレイン−ソース間オン電圧(VDS(ON))が第1比較器131の基準電圧V1以上となって、抵抗133を通してコンデンサ134が充電されても、このコンデンサ134の充電電圧は第2比較器135の基準電圧V2以上となることはなく(図4(c)参照)、第2比較器135は過負荷電流検出信号を出力しなく、サイリスタ140はターンオンしない。
【0033】
上述のように構成した本第1の実施の形態においては、第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))をコンデンサ129の充電電圧として検出し、このコンデンサ129の充電電圧がツェナーダイオード130のツェナー電圧VZ以上になると、サイリスタ140がターンオンして短絡電流を検出して短絡電流検出信号を出力するので、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになり、この種の出力回路が小型になる。また、出力素子として電界効果トランジスタ(第1FET161および第2FET162)を用いるので、この種の出力回路が安価に製造できるようになる。
【0034】
さらに、過負荷電流検出回路は、第1比較器131と第2比較器135の2段構成の比較器の間に第1遅延回路を設ける構成としているので、第1比較器131の基準電圧V1以上となって過電流を検出しても、第1遅延回路のコンデンサ134の充電電圧が第2比較器135の基準電圧V2以上にならないとサージと判定して、サイリスタ140をターンオンさせなく、コンデンサ134の充電電圧が第2比較器135の基準電圧V2以上になると過負荷であると判定して、サイリスタ140をターンオンさせるので、この許容サージ電流を過負荷電流して誤検出することが防止できるようになる。
【0035】
なお、上述の第1の実施の形態においては、出力素子(第1FET161および第2FET162)によりオン/オフ制御される被制御装置となる負荷の電源として交流電源を用いる例について説明したが、電源として直流電源を用いてよいことは明かである。この場合、図5(図5において、図1と同一符号は同一名称を表すので、その説明は省略する)に示すように、図1に示した第2FET162、ダイオード124、125、128および抵抗122は設けなくてよい。
【0036】
なお、上述の第1の実施の形態において、サージ許容時間およびコンデンサ129を充電するための遅れ時間はそれぞれ各請求項に記載された第1時間および第2時間に相当し、第1基準電圧源132の基準電圧V1は各請求項に記載された第3基準電圧に相当し、第2基準電圧源136の基準電圧V2は各請求項に記載された第1基準電圧に相当し、第1比較器131および第2比較器135はそれぞれ請求項5に記載された第2比較器および第3比較器に相当する。
【0037】
実施の形態2
上述の第1の実施の形態においては、フォトカプラ110による動作信号が第1FET161および第2FET162の各ゲートに入力された瞬間から第1FET161および第2FET162が実際に動作するまでには遅れがあるため、コンデンサ129への充電により第1FET161および第2FET162のドレイン−ソース間オン電圧の検出開始時間に遅れを持たせて、フォトカプラ110がオンした瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することを防止するようにしている。本第2の実施の形態においては、この誤検出を防止するために2つのトランジスタを用い、フォトカプラがオンして一定の時間が経過するまでは各FETのドレイン−ソース間オン電圧の検出を無視するようにしたことと、1つの基準電圧設定用の電源を用いて短絡電流および過負荷電流を検出できるようにしたことにある。
【0038】
図6は本発明の出力回路をプログラマブルコントローラに適用した場合の第2の実施の形態の回路図である。図6に示すように本第2の実施の形態の出力回路200は、図示しない論理演算部(図10参照)の演算結果が端子Cより入力され、この演算結果に応じて発光する発光ダイオード211と発光ダイオード211が発光することにより駆動されるフォトトランジスタ212からなるフォトカプラ210と、フォトカプラ210が駆動することによりターンオンされる出力素子、即ち、第1電界効果トランジスタ(第1FET)261と第2電界効果トランジスタ(第2FET)262と、これらのフォトカプラ210と第1FET261および第2FET262よりなる出力素子との間に配置された、後述する各FET261、262のドレイン−ソース間オン電圧(VDS(ON))検出回路、短絡電流検出回路、サージ許容回路、過負荷電流検出回路等の回路と、各FET261、262のターンオフラッチ回路、異常信号フィードバック回路等の保護回路とにより構成される。ここで、ダイオード263および264は各FET261、262のそれぞれの寄生ダイオードを示している。
【0039】
フォトトランジスタ212のエミッタは抵抗221および222の一端に接続する。抵抗221の他端はダイオード224およびダイオード226のアノード側に接続し、ダイオード226のカソード側は第1FET261のドレイン261dに接続している。また、抵抗222の他端はダイオード225およびダイオード228のアノード側に接続し、ダイオード228のカソード側は第2FET262のドレイン262dに接続している。ダイオード224、225の各カソード側は抵抗R1を介して接地するとともに抵抗223を介して第1比較器238の非反転入力端子に接続している。
【0040】
また、抵抗221、222の共通接続点はゲート抵抗227a、227bを介して第1FET261、第2FET262の各ゲート261g、262gに接続し、各ゲート261g、262gはゲート抵抗227cを介して接地している。第1FET261のソース261sと第2FET262のソース262sは共通に接続され、第1FET261のドレイン261dに接続される出力端子Pと第2FET262のドレイン262dに接続される出力端子Oとの間には被制御装置となる負荷300と負荷300を駆動する負荷用交流電源301とが接続され、第1FET261および第2FET262がオン動作することにより負荷300に負荷用交流電源301から電力が供給されて負荷300が駆動されることとなる。
【0041】
各FET261、262のドレイン−ソース間オン電圧(VDS(ON))検出回路は、ダイオード224、225、226、228と抵抗221、222、223とから構成され、ダイオード226およびダイオード228により各FET261、262のドレイン−ソース間オン電圧(VDS(ON))が検出され、このドレイン−ソース間オン電圧(VDS(ON))に相当する電位が抵抗223を通して第1比較器238の非反転入力端子に入力される。この第1比較器238の非反転入力端子に入力される電圧は、ダイオード224とダイオード225とがOR接続されているため、第1FET261もしくは第2FET262のドレイン−ソース間オン電圧(VDS(ON))の高い方が印加されることとなる。
【0042】
ここで、ダイオード224とダイオード225のカソード側の共通接続点は第1トランジスタ230のコレクタに接続し、そのエミツタは接地している。第1トランジスタ230のベースは抵抗R2を介して直流電源(DC/DC)に接続するとともに第2トランジスタ231のコレクタに接続し、そのエミツタは接地している。第2トランジスタ231のベースは抵抗232とコンデンサ233よりなる第2遅延回路に接続している。
【0043】
そのため、フォトカプラ210が動作しないときは、直流電源(DC/DC)より第1トランジスタ230のベースに電流が供給されるため、第1トランジスタ230はオン動作し、各ダイオード224、225のカソード側はGNDレベルにされる。
【0044】
一方、フォトカプラ210が動作すると、ゲート抵抗227a、227b、227cの抵抗分割比に応じて第1FET261および第2FET262の各ゲート261g、262gに電圧が印加され、第1FET261および第2FET262がオン動作するが、第1トランジスタ230がオン動作している間は第1比較器238の非反転入力端子に各ダイオード226、228の検出電圧が入力されないので、第1FET261および第2FET262のドレイン−ソース間オン電圧(VDS(ON))の検出は無視される。これにより、第1FET261および第2FET262が完全にオン動作するまでのドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧(VDS(ON))として誤検出することが防止できる。
【0045】
ここで、第1FET261および第2FET262がオン動作し、各ゲート261g、262gの印加電圧が上昇して、第2遅延回路の抵抗232とコンデンサ233により決定される時定数に対応する所定の時間(T1時間)が経過すると、コンデンサ233の充電電圧が上昇して第2トランジスタ231のベース電圧が上昇するため、第2トランジスタ231はオン動作する。第2トランジスタ231がオン動作すると、第1トランジスタ230のベース電流を引き込み、第1トランジスタ230はオフ動作することとなる。これにより、第1比較器238の非反転入力端子に各ダイオード226、228の検出電圧が入力されて、第1FET261および第2FET262のドレイン−ソース間オン電圧(VDS(ON))の検出が開始されることとなる。
【0046】
短絡電流検出回路は第1比較器238にて構成され、この第1比較器238の非反転入力端子には抵抗223を介してダイオード224、225の各カソード側に接続している。一方、第1比較器238の反転入力端子には抵抗237bと抵抗237cの共通接続点に接続しており、抵抗237bの他端は直流電源(DC/DC)に接続し、抵抗237cの他端は接地している。ここで、抵抗237bの抵抗値Rbと抵抗237cの抵抗値Rcで分割された直流電源(DC/DC)の分圧電圧が第1FET261および第2FET262の短絡電流を検出するためのドレイン−ソース間オン電圧(VDS(ON))の基準電圧Vs(第2基準電圧)となる。第1基準電圧の値Vsの設定は以下のようにしてなされる。即ち、上述の第1の実施の形態で述べたように、FETの最大許容サージ電流はIEC(International Electrotechnical Commission)規格(IEC1131−2)にて定められており、その最大許容サージ電流は定格電流の10倍と定められている。したがって、定格電流の10倍に相当する電圧より大きい値を短絡電流検出のための基準電圧Vsとしている。
【0047】
ここで、図7は第1FET261および第2FET262に過渡電流が流れた場合のドレイン−ソース間オン電圧(VDS(ON))波形を示す図であり、短絡時には曲線Aで示される波形となり、サージ印加時には曲線Bで示される波形となり、過負荷時には曲線Cで示される波形となり、定格負荷時には曲線Dで示される波形となる。したがって、図7に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧(VDS(ON))が定格電流の10倍に相当する電圧より大きくなった値を基準電圧Vsとなるように抵抗237bの抵抗値Rbと抵抗237cの抵抗値Rcを選定すればよいこととなる。
【0048】
サージ許容回路および過負荷電流検出回路は、抵抗239とコンデンサ235とかなる第1遅延回路と第2比較器236と上述の第1比較器238とから構成され、第2比較器236の反転入力端子は抵抗239とコンデンサ235との共通接続点に接続し、抵抗239の他端は各FET261、262の各ゲート261g、262gに接続し、コンデンサ235の他端は接地している。また、第2比較器236の非反転入力端子は抵抗234aと抵抗234bの共通接続点に接続し、抵抗234aの他端は直流電源(DC/DC)に接続し、抵抗234bの他端は接地している。第2比較器236の出力は抵抗237aを介して第1比較器238の反転入力端子に接続している。
【0049】
ここで、第2比較器236の反転入力端子に入力される電圧(コンデンサ235の充電電圧)が非反転入力端子に入力される直流電源(DC/DC)の抵抗234aと抵抗234bとの分圧比により決定される電圧を越えるまでの時間を、第1遅延回路の抵抗239とコンデンサ235により決定される時定数に対応するサージ許容時間(T2時間、図7においては2サイクルの間)として設定する。これにより、このサージ許容時間(T2時間)内に第1比較器238の非反転入力端子に入力される第1FET261もしくは第2FET262のドレイン−ソース間オン電圧(VDS(ON))が反転入力端子に入力される基準電圧Vsより大きくなると、第1比較器238は許容サージ電流を越えたとしてオフ動作し、短絡電流検出信号を出力する。
【0050】
なお、サージ許容時間(T2時間)内に第1比較器238の非反転入力端子に入力される第1FET261もしくは第2FET262のドレイン−ソース間オン電圧(VDS(ON))が反転入力端子に入力される後述する過負荷電流検出電圧Voより大きくても基準電圧Vsより小さければ許容サージ電流と判定して第1比較器238はオン動作のままで出力信号を出力することはない。
【0051】
一方、コンデンサ235の充電電圧が上昇して第2比較器236の反転入力端子電圧が上昇し、非反転入力端子に入力される直流電源(DC/DC)の抵抗234aと抵抗234bとの分圧比により決定される基準電圧Vt(第3基準電圧図8(e)参照)を越えると、第2比較器236はサージ許容時間(T2時間)を越えたと判定してサージ許容時間経過信号を出力する。すると、このサージ許容時間経過信号により抵抗237aがGNDレベルに引かれることとなり、第1比較器238の反転入力端子とGND間に接続される抵抗が抵抗237cのみから抵抗237aと抵抗237cの並列回路の合成抵抗となってその抵抗値が減少することとなる。つまり、第1比較器238の反転入力端子に接続される基準電圧が図7に示すように基準電圧Vsから基準電圧Vo(第1基準電圧)に低下することとなる。
【0052】
したがって、サージ許容時間(T2時間)経過後、第1比較器238の非反転入力端子に入力される第1FET261もしくは第2FET262のドレイン−ソース間オン電圧(VDS(ON))が反転入力端子に入力される基準電圧Vo(第1基準電圧)より大きくなると、第1比較器238は過負荷電流と判定してオフ動作し、過負荷電流検出信号を出力することとなる。
ターンオフラッチ回路は、サイリスタ240から構成し、このサイリスタ240のアノード側は第2発光ダイオード251を介して分圧抵抗227aと227bの共通接続点に接続し、そのカソード側は接地し、そのゲートは第1比較器238の出力端子に接続するとともに抵抗241を介して直流電源(DC/DC)に接続している。
【0053】
このため、第1比較器238がオフ動作して短絡電流検出信号または過負荷電流検出信号を出力すると、サイリスタ240のゲートには抵抗241を通して直流電源(DC/DC)が印加されてターンオンする。すると、第1FET261および第2FET262の各ゲート電圧が低下して各FET261、262はオフ動作する。サイリスタ240のアノードには直流電源(DC/DC)より第1フォトトランジスタ212、抵抗227a、第2発光ダイオード251を通して保持電流が供給されるため、第1フォトカプラ210がオフ動作するまでサイリスタ240のターンオンが保持(ラッチ)され、各FET261、262のターンオフ状態がラッチされる。なお、図6に示すように、第1FET261および第2FET262の各ゲート261g、262gの共通接続点とサイリスタ240のアノード側との間にダイオード242を接続すれば、各FET261、262のゲート電荷を急激に引き抜くことができるようになり、各FET261、262のオフ動作を速くすることが可能となる。
【0054】
異常信号フィードバック回路は第2発光ダイオード251と第2フォトトランジスタ252よりなる第2フォトカプラ250から構成し、上述したように、第1比較器238がオフ動作して短絡検出信号または過負荷検出信号を出力するとサイリスタ240がターンオンする。すると、第2発光ダイオード251が発光して第2フォトトランジスタ252が導通する。第2フォトトランジスタ252が導通することにより、短絡電流あるいは過負荷電流の異常信号は端子Sを介して図示しない論理演算部(図10参照)にフィードバックされることとなる。
【0055】
以下に、上述のように構成した本第2の実施の形態の保護回路の動作を図8の動作波形図に基づいて説明する。ここで、図8(a)はフォトカプラ210のオン/オフ動作波形を示し、図8(b)は第1FET261および第2FET262のオン/オフ動作波形を示し、図8(c)は第1FET261および第2FET262に流れる負荷電流の波形を示し、図8(d)は第1トランジスタ230の動作波形を示し、図8(e)は第2比較器236の反転入力端子に入力される入力電圧波形を示し、図8(f)は第1比較器238の反転入力端子に入力される入力電圧波形を示す。なお、図8(f)のON電圧は各FET261、262のドレイン−ソース間電圧を示す。
【0056】
(1)短絡状態となった場合
時刻t1の時点においてフォトカプラ210が動作(図8(a)参照)すると、第1FET261および第2FET262の各ゲート261g、262gに電圧が印加され、第1FET261および第2FET262がオン動作(図8(b)参照)する。ところが、第2遅延回路の抵抗232とコンデンサ233により決定される時定数に対応するT1時間が経過するまでは第1トランジスタ230がオン動作しているので、第1比較器238の非反転入力端子に各ダイオード226、228の検出電圧が入力されなく、第1FET261もしくは第2FET262のドレイン−ソース間オン電圧(VDS(ON))の検出は無視される。
【0057】
第1FET261および第2FET262がオン動作してからT1時間が経過した時刻t2の時点になると、各ゲート261g、262gの印加電圧が上昇し、コンデンサ233の充電電圧が上昇して第2トランジスタ231のベース電圧が上昇するため、第2トランジスタ231がオン動作する。第2トランジスタ231がオン動作すると、第1トランジスタ230のベース電流を引き込み、第1トランジスタ230はオフ動作(図8(d)参照)する。これにより、第1比較器238の非反転入力端子に各ダイオード226、228の検出電圧が入力されて、第1FET261もしくは第2FET262のドレイン−ソース間オン電圧(VDS(ON))の検出が開始される。
【0058】
このとき出力端子P、Oに接続された負荷300が負荷短絡状態にあると、第1FET261および第2FET262には短絡電流(図7および図8(c)の符号A参照)が流れる。すると、この短絡電流に対応するドレイン−ソース間オン電圧(VDS(ON))が各ダイオード226、228にて検出され、検出された電圧の高い方の電圧がダイオード224と225にて選択されて、抵抗223を通して第1比較器238の非反転入力端子に入力される。このとき、第2比較器236の反転入力端子に入力される電圧は図8(e)に示すように基準電圧Vtより小さい(即ち、コンデンサ235の充電電圧が小さい)ため、第2比較器236はサージ許容時間経過信号を出力しなく、第1比較器238の反転入力端子には基準電圧Vs(直流電源(DC/DC)の抵抗237bと抵抗237cで分圧された電圧)が入力されることとなる。
【0059】
そして、図8(f)に示すように、第1比較器238の非反転入力端子に入力されるドレイン−ソース間オン電圧(VDS(ON))は反転入力端子に入力される基準電圧Vsより大きいため、第1比較器238はオフ動作して短絡検出信号を出力する。すると、サイリスタ240のゲートには抵抗241を通して直流電源(DC/DC)が印加されてターンオンし、ダイオード242を通して各FET261、262のゲート電荷が引き抜かれて各FET261、262はオフ動作(図8(b)参照)する。このとき、サイリスタ240のアノードには直流電源(DC/DC)より第1フォトトランジスタ212、抵抗227a、第2発光ダイオード251を通して保持電流が供給されるため、サイリスタ240はターンオンの状態がラッチされ、各FET261、262のターンオフの状態がラッチされる。
【0060】
一方、サイリスタ240がターンオンすると、第2フォトカプラ250の第2発光ダイオード251が発光して第2フォトトランジスタ252が導通する。第2フォトトランジスタ252が導通すると、短絡電流の異常信号が端子Sを介して図示しない論理演算部(図10参照)にフィードバックされる。なお、時刻t3において第1フォトカプラ210がオフ動作するとサイリスタ240のターンオンのラッチが解除される。
【0061】
(2)過負荷状態となった場合
時刻t4において、再度、フォトカプラ210が動作(図8(a)参照)し、T1時間が経過した時刻t5の時点になると、各ゲート261g、262gの印加電圧が上昇し、コンデンサ233の充電電圧が上昇して第2トランジスタ231のベース電圧が上昇するため、第2トランジスタ231がオン動作して、第1トランジスタ230はオフ動作(図8(d)参照)する。このとき出力端子P、Oに接続された負荷300が過負荷状態にあると、第1FET261および第2FET262には過負荷電流(図7および図8(c)の符号C参照)が流れる。
【0062】
すると、この過負荷電流に対応するドレイン−ソース間オン電圧(VDS(ON))が各ダイオード226、228にて検出され、検出された電圧の高い方の電圧がダイオード224と225にて選択されて、抵抗223を通して第1比較器238の非反転入力端子に入力される。このとき、第2比較器236の反転入力端子に入力される電圧はコンデンサ235の充電電圧となるので、図8(e)に示すように時刻t4から時刻t6に時間が経過するとともにその充電電圧は上昇し、時刻t6になって充電電圧が基準電圧Vtに達するとサージ許容時間(T2時間)が経過したこととなり、第2比較器236はサージ許容時間経過信号を出力する。
【0063】
時刻t6において、第2比較器236よりサージ許容時間経過信号を出力されると、第1比較器238の反転入力端子とGND間に接続される抵抗が抵抗237cのみから抵抗237aと抵抗237cの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図8(f)に示すように、第1比較器238の反転入力端子に入力される基準電圧はVsからVoに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧(VDS(ON))はこのVoより大きいため、第1比較器238はオフ動作して過電流検出信号を出力する。
【0064】
すると、サイリスタ240のゲートには抵抗241を通して直流電源(DC/DC)が印加されてターンオンし、ダイオード242を通して各FET261、262のゲート電荷が引き抜かれて各FET261、262はオフ動作(図8(b)参照)する。このとき、サイリスタ240のアノードには直流電源(DC/DC)より第1フォトトランジスタ212、抵抗227a、第2発光ダイオード251を通して保持電流が供給されるため、サイリスタ240はターンオンの状態がラッチされ、各FET261、262はターンオフの状態がラッチされる。
【0065】
一方、サイリスタ240がターンオンすると、第2フォトカプラ250の第2発光ダイオード251が発光して第2フォトトランジスタ252が導通する。第2フォトトランジスタ252が導通すると、過負荷電流の異常信号が端子Sを介して図示しない論理演算部(図10参照)にフィードバックされる。なお、時刻t7において第1フォトカプラ210がオフ動作するとサイリスタ240のターンオンのラッチが解除される。
【0066】
(3)定格負荷状態となった場合、
時刻t8において、再再度、フォトカプラ210が動作(図8(a)参照)し、T1時間が経過した時刻t9の時点になると、各ゲート261g、262gの印加電圧が上昇し、コンデンサ233の充電電圧が上昇して第2トランジスタ231のベース電圧が上昇するため、第2トランジスタ231がオン動作して、第1トランジスタ230はオフ動作(図8(d)参照)する。このとき出力端子P、Oに接続された負荷300が定格負荷状態にあると、第1FET261および第2FET262には定格負荷電流(図7および図8(c)の符号D参照)が流れる。
【0067】
すると、この定格負荷電流に対応するドレイン−ソース間オン電圧(VDS(ON))が各ダイオード226、228にて検出され、検出された電圧の高い方の電圧がダイオード224と225にて選択されて、抵抗223を通して第1比較器238の非反転入力端子に入力される。このとき、第2比較器236の反転入力端子に入力される電圧はコンデンサ235の充電電圧となるので、図8(e)に示すように時刻t8から時刻t10に時間が経過するとともにその充電電圧は上昇し、時刻t10になって充電電圧が基準電圧Vtに達するとサージ許容時間(T2時間)が経過したこととなり、第2比較器236はサージ許容時間経過信号を出力する。
【0068】
時刻t10において、第2比較器236よりサージ許容時間経過信号を出力されると、第1比較器238の反転入力端子とGND間に接続される抵抗が抵抗237cのみから抵抗237aと抵抗237cの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図8(f)に示すように、第1比較器238の反転入力端子に入力される基準電圧はVsからVoに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧(VDS(ON))はこのVoより小さいため、第1比較器238はオン動作のままで検出信号を出力しない。
【0069】
上述のように構成した本第2の実施の形態においては、各FET261、262のドレイン−ソース間オン電圧(VDS(ON))と基準電圧Vs(第2基準電圧)とを第1比較器238が比較して、ドレイン−ソース間オン電圧(VDS(ON))が基準電圧Vsより大きいと短絡電流検出信号を出力する。これにより、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【0070】
また、抵抗239とコンデンサ235とからなる第1遅延回路の時定数(T2時間:第1の経過時間)に対応する電圧に基づいて第2比較器236から出力されたサージ許容時間経過信号により基準電圧Vsが低下した基準電圧Vo(第1基準電圧)と各FET261、262のドレイン−ソース間オン電圧(VDS(ON))とを比較し、ドレイン−ソース間オン電圧(VDS(ON))が基準電圧Voより大きいと第1比較器238は過負荷電流検出信号を出力するので、許容サージ電流を過電流として誤検出することが防止できるようになる。
【0071】
また、基準電圧Vs(第2基準電圧)と基準電圧Vo(第1基準電圧)は1つの直流電源(DC/DC)により発生させることができるので、基準電圧発生用の電源を減らすことが可能となり、この種の出力回路を小型にかつ安価に製造できるようになる。
さらに、第2遅延回路路は電界効果トランジスタが駆動して第2の経過時間(T1時間)が経過するまで、ドレイン−ソース間オン電圧検出手段が検出したドレイン−ソース間オン電圧の検出を開始しないので、電界効果トランジスタが駆動する瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【0072】
なお、上述の第2の実施の形態においては、出力素子(第1FET261および第2FET262)によりオン/オフ制御される被制御装置となる負荷の電源として交流電源を用いる例について説明したが、電源として直流電源を用いてよいことは明かである。この場合、図9(図9において、図6と同一符号は同一名称を表すので、その説明は省略する)に示すように、図6に示した第2FET262、ダイオード224、225、228および抵抗222は設けなくてよい。
【0073】
なお、上述の第2の実施の形態において、サージ許容時間(T2時間)およびコンデンサ233を充電するための遅れ時間(T1時間)はそれぞれ各請求項に記載された第1時間および第2時間に相当し、基準電圧Voは各請求項1に記載された第1基準電圧に相当し、基準電圧Vsは各請求項に記載された第2基準電圧に相当し、基準電圧Vtは各請求項に記載された第3基準電圧に相当し、第1比較器238は請求項4および請求項6に記載された第1比較器に相当し、第2比較器236は請求項6に記載された第4比較器に相当する。
【0074】
なお、上述の各実施の形態においては、本発明の出力回路をプログラマブルコントローラに適用したが、所定のオン/オフの状態を電気信号として出力し、しかも様々の電圧レベルの電気信号に対応可能な汎用の出力回路を備える制御装置であれば、どのような装置に適用してもよい。
【図面の簡単な説明】
【図1】 本発明の出力回路の第1の実施の形態の全体構成を示す回路図である。
【図2】 電界効果トランジスタ(FET)の特性を示す図であり、(a)はドレイン−ソース間オン抵抗(RDS(ON))とドレイン電流(ID)の関係を示し、(b)はドレイン−ソース間オン電圧(VDS(ON))とドレイン電流(ID)の関係を示す。
【図3】 電界効果トランジスタ(FET)に過渡電流が流れた場合のドレイン−ソース間オン電圧(VDS(ON))の変化を示す図である。
【図4】 電界効果トランジスタ(FET)に過渡電流が流れた場合のドレイン−ソース間オン電圧(VDS(ON))の変化を示す図であり、(a)はサージ印加時のドレイン−ソース間オン電圧(VDS(ON))の変化を示す図であり、(b)は過負荷時のドレイン−ソース間オン電圧(VDS(ON))の変化を示す図であり、(c)はドレイン−ソース間オン電圧(VDS(ON))の積分波形を示す図である。
【図5】 電源として直流電源を用いた場合の図1と同様な回路図である。
【図6】 本発明の出力回路の第2の実施の形態の全体構成を示す回路図である。
【図7】 電界効果トランジスタ(FET)に過渡電流が流れた場合のドレイン−ソース間オン電圧(VDS(ON))の変化と短絡電流検出レベルおよび過負荷電流検出レベルを示す図である。
【図8】 図6の回路の動作波形を示す図である。
【図9】 電源として直流電源を用いた場合の図6と同様な回路図である。
【図10】 プログラマブルコントローラの全体構成を示す図である。
【符号の説明】
100…出力回路、110…第1フォトカプラ、121、122、123…抵抗、124、125、126、128…ダイオード、129…コンデンサ、130…ツェナーダイオード、131…比較器(第3比較器)、132…比較器131の基準電圧源(V1:第3基準電圧)、133…抵抗、134…コンデンサ、135…比較器(第2比較器)、136…比較器135の基準電圧源(V2:第1基準電圧)、140…サイリスタ、150…第2フォトカプラ、161、162…電界効果トランジスタ(FET)(出力素子)
Claims (4)
- 入力装置又は検出装置からの検出信号に基づき予め設定したプログラムに従って論理演算処理を行う論理演算部からの演算結果を表す制御信号を出力する出力素子を有する制御装置の出力回路において、
前記出力素子として採用した電界効果トランジスタのドレインーソース間オン電圧を検出するドレインーソース間電圧検出手段と、
該ドレインーソース間電圧検出手段により検出されるドレインーソース間電圧が所定の基準電圧より高くなったとき前記電界効果トランジスタに接続した負荷から同電界効果トランジスタに流れる短絡電流を検出する短絡電流検出素子と同検出素子から付与されるトリガー信号により導通してその導通状態に保持されるトリガー素子とにより構成した短絡電流検出手段を設け、
前記電界効果トランジスタが前記短絡電流検出手段の出力信号に応答してオフ作動して前記トリガー素子の制御下にてオフ状態に保持されるようにしたことを特徴とする制御装置の出力回路。 - 前記短絡電流検出素子として所定の基準電圧よりそのツェナー電圧が高くなったとき導通するツェナーダイオードを用い、前記トリガー素子として前記ツェナーダオイオードを通して入力されるトリガー信号によって導通するサイリスタを用いたことを特徴とする請求項1に記載した制御装置の出力回路。
- 前記ドレインーソース間オン電圧検出手段が検出したドレインーソース間オン電圧が第2の基準電圧より高いとき過負荷電流検出信号を出力する過負荷電流検出手段と、
前記電界効果トランジスタが導通した後に所定のサージ許容時間が経過したときサージ許容時間経過信号を出力するサージ許容手段とを設けて、、
前記サージ許容時間経過信号が前記サージ許容手段から出力されたとき前記短絡電流検出手段のトリガー素子が前記過負荷電流検出手段から過負荷電流検出信号を付与されて導通しその導通状態に保持されるようにしたことを特徴とする請求項1に記載した制御装置の出力回路。 - 前記短絡電流検出手段のトリガー素子が前記トリガー信号により導通してその導通状態に保持されたとき導通する異状検出素子を設けて、同異状検出素子の出力信号が短絡電流の検出信号として前記論理演算部にフィードバックされるようにしたことを特徴とする請求項1に記載した制御装置の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07286696A JP3713795B2 (ja) | 1995-05-16 | 1996-03-27 | 制御装置の出力回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-117475 | 1995-05-16 | ||
JP11747595 | 1995-05-16 | ||
JP07286696A JP3713795B2 (ja) | 1995-05-16 | 1996-03-27 | 制御装置の出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0934513A JPH0934513A (ja) | 1997-02-07 |
JP3713795B2 true JP3713795B2 (ja) | 2005-11-09 |
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ID=26414002
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3713795B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3710951B2 (ja) * | 1999-03-17 | 2005-10-26 | 株式会社小糸製作所 | 放電灯点灯回路 |
JP2016143169A (ja) * | 2015-01-30 | 2016-08-08 | 株式会社キーエンス | デバイスモニタ装置及びデバイスモニタ方法 |
CN114123833B (zh) * | 2021-10-29 | 2023-07-25 | 广东汇芯半导体有限公司 | 半导体电路 |
-
1996
- 1996-03-27 JP JP07286696A patent/JP3713795B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH0934513A (ja) | 1997-02-07 |
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A977 | Report on retrieval |
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