KR19980071760A - Igbt의 단락 용량 증진용 회로 및 방법 - Google Patents

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브라이언 알. 펠리
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클레버터 레슬리 씨.
인터내쇼널 렉티파이어 코포레이션
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Abstract

본질상 사용자에게 투명한 단락 용량을 고효율 IGBT에 부여하는 간단한 오프-칩 회로 및 방법이 제공된다. 본 발명은 단락하에 IGBT의 유효 이득을 감소시키도록 외부 공통 에미터 저항을 가산한다. 정규 동작 조건하에, 저항 양단의 전압은 작아, 정규 동작 게이트-에미터 전압상의 수정 효과(modifying effect)를 거의 무시할 수 있다.

Description

ＩＧＢＴ의 단락 용량 증진용 회로 및 방법
본 발명은 단락 보호 회로에 관한 것으로써, 특히 모터 제어회로에서 고 효율 IGBT를 보호하는 회로에 관한 것이다.
모터 제어를 위한 IGBT 인버터의 공통 요구사항은 IGBT가 5내지 10㎲의 범위내에 있는 주기 동안 단락을 견딜 수 있어야 한다는 것이다.
소정의 시간 주기동안 단락을 견딜 수 있는 IGBT의 용량은 본질적으로 단락하에 이득에 의해 결정된다.
현재에는, IGBT에 대한 2개의 기본형으로, 우선 모터 제어 응용 및 고효율형을 위해 설계되는 일반적으로 유용한 단락형이 있는데, 이는 단락 용량이 스위칭 전력이 공급하는 바와 같이 필요되지 않는 응용을 위해 설계된다. 고유 트레이드-오프(trade-off)는 이런 2개형의 소자 사이에 존재한다.(통상적으로 10㎲까지 단락을 견디도록 설계된) 단락 IGBT는 본래 고효율 IGBT 보다 덜 유효하지만, 후자는 더욱 더 제한된 단락 용량을 갖는다.
도 1에 도시된 약도(plot)로 설명되는 바와 같이, 본 출원의 양수인, 즉 인터내쇼널 렉티파이어 코포레이션 사에 의해 제조된 Gen 4 고효율 IGBT은 단락 정격(rated) 형의 단락 전류의 약 2배를 갖는다. 고효율형의 더욱 큰 단락 전류는 단락 정격형의 상기 단락 전류의 절반 이하이도록 단락 내 시간(withstand time)을 제한한다.
본 양수인과 같은 반도체 제조자는 단지 고효율형을 위하여 단락율 부품을 제조하지 않는 것이 바람직하다.
잠재적인 잇점으로서,
1. 2개의 서로 다른형 대신에 IGBT의 한 기본 고효율형의 제조를 통해 간소한 제조시설, 재고품 관리 등과,
2. 더욱 더 설계 유연성 및 향상된 시스템 성능을 가지고, 단락 용량을 필요로 하는 응용을 위한 양호한 시스템 솔루션이 있다.
도 1은 고효율 IGBT 대 단락 정격(rated) IGBT의 단락 특성도.
도 2a 및 2b는 본 발명에 따른 고효율 IGBT의 단락 전류상에 공통-에미터 저항을 가산하는 효과도.
도 3 은 20 밀리옴 공통 에미터 저항이 제공된 1200V 사이즈 7 Gen 3 IGBT의 20㎲ 단락 내시간(withstand time)의 설명도.
도 4a는 단락 전류를 제한하는 공통 에미터 저항을 제공할 공통 하위(lower) 버스 회로내의 현행 전류 감지 선트(shunt)의 용도의 도시도.
도 4b는 단락 전류를 제한하는 공통 에미터 저항을 제공할 현행 각 벡터 제어 하위 레그(legs) 선트의 용도의 도시도.
도 5는 고전압, 고효율 IGBT를 보호할 저 전압 HEXFET의 용도의 도시도.
도 6은 접지 고장( fault) 전류가 입력 라인 임피던스를 통해 흘러, 상승 및 제한 진폭의 저속율(Slow rate)을 가짐을 도시한 도면.
도 7은 라인-라인 단락에 대한 저속 응답 및, 네가티브 버스단자에 대한 ac 출력 단자의 부주의한(inadvertent) 외부 접속으로부터 유발된 단락에 대한 급속 응답을 위한 상위(upper) 고장 검출기의 설계도.
도 8은 선재(pre-existing) 단락을 검출하고, 게이트 구동기를 억제함으로써 네가티브 버스단자에 대한 ac 출력단자의 부주의한 외부 접속으로부터 유발된 단락을 방지하는 회로도.
본 발명은 본질상 사용자에게 투명한 매우 간단한 오프-칩 솔루션에서의 고효율 IGBT의 단락 용량을 증진시키는 회로 및 방법을 제공함으로서 전술된 목적 및 잇점을 성취하는 것이다.
특히, 본 발명은 각종 실시예에서 IGBT의 단락 용량을 증가시키도록 IGBT의 고 이득 고효율형에 외부 공통 에미터 저항을 가산한다.
본 발명의 다른 특성 및 잇점은 첨부한 도면을 참조로 본 발명에 대한 아래의 설명으로부터 명백해진다.
도 2a 및 2b가 비교되는 것은 본 발명에 따라 IGBT의 고이득 고효율형에 외부 공통 에미터 저항 R을 가산한 것이다. 특히 도 2b에 도시된 바와 같이, 저항 R의 가산으로, 정미(net) 게이트-에미터 전압에서 직접 감산하는 전압 Isc×R에 의하여 단락하에 유효 이득이 감소된다.
도 3에 도시된 오실로그램은 사이즈 7 1200V IGBT에 대하여 20mΩ 공통 에미터 저항이 없이 약 5㎲의 단락 내 시간과 비교되는 바와 같이 850V에서 20㎲의 단락 시간을 허용하는 일례를 설명한 것이다.
잇점으로, 정규 동작 조건하에, R 양단의 전압은 작고, 정규동작 게이트-에미터 전압상의 수정 효과는 아래의 계산된 평가치에 의해 명시된 바와 같이 거의 무시할 수 있다.
1. 33mΩ 공통 에미터 저항 R이 제공된 600V, 사이즈 4, Gen 4 고효율 IGBT를 가진 도 2b의 회로.
정규 동작 출력 전류 (3hp) = 12A rms
R의 정규 동작 전류 = 8.4A rms
R의 정규 동작 손실 = 8.42× 0.033
= 2.3W.
12A 출력에서 IGBT의 평가손실
주파수 손실 R의 손실 퍼센트
4㎑ 13.5W 17.9
8㎑ 15.4W 14.9
12㎑ 17.8W 12.9
2. 66mΩ 공통 에미터 저항 R이 제공된 1200V, 사이즈 4, Gen 4 고효율 IGBT를 가진 도 2b의 회로:
정규 동작 출력 전류 (3hp) = 6A rms
R의 정규 동작 전류 = 4.2A rms
R의 정규 동작 손실 = 4.22× 0.066
= 1.15W.
6A 출력에서 IGBT의 평가손실 :
주파수 손실 R의 손실 퍼센트
4㎑ 11.3W 10.6
8㎑ 18.1W 6.6
12㎑ 24.8W 4.8
상기 계산은 600V 정격 고효율 IGBT에 대하여 전 부하에서의 공통 에미터 저항의 투사(Projected) 손실이 10㎲ 단락 시간을 제공하는 공통 에미터 저항에 대하여 IGBT 손실의 12% 및 17.5% 사이에 있는 것을 나타낸 것이다.
이와 같이 저항내의 평가된 가산 손실은 실제로 고효율형의 것 이상으로 10㎲ 단락 정격 600V IGBT에 대해 평가된 가산 손실과 거의 동일하다.
1200V 정격 고효율 IGBT에 10㎲ 단락 용량을 제공하는 공통 에미터 저항의 평가된 전 부하 손실은 IGBT 손실의 5% 및 11% 사이에 있다. 중요하게도, 이런 가산 손실은, 10㎲ 단락 정격 1200V IGBT가 공통 에미터 저항을 가진 고효율형 대신에 이용될 경우에 가산되는 손실보다 약 30% 작다.
본 발명에 따라 공통 에미터 저항의 사용이 아마 부품 레벨로 관찰될 시에 단락 정격형의 손실에 대한 전체 손실을 상당히 감소시키지는 않지만, 본 발명은 사실상 전술된 제조 잇점 이외에 다른 응용 잇점 뿐만 아니라 시스템 레벨에서 감소된 손실을 제공한다.
응용 잇점은 아래와 같다.
1. 단락 시간은 공통 에미터 저항의 값을 간단히 선택함으로써 IGBT 설계를 변경시키지 않고 특정 응용에 요구된 특정 값에 적용될 수 있다. 요구된 단락 시간이 적으면 적을수록, 저항값은 작아지고, 가산된 손실은 적어진다.
2. 공통 에미터 저항의 가산된 손실은 IGBT 다이 외부로 소산된다. IGBT는 최소 손실을 가진 고효율형으로 되어, 단락 정격 IGBT로부터 획득될 수 있는 것 보다 소정의 IGBT 다이 사이즈에 대한 출력을 더 크게 하는데, 즉, 전력이 소산될 필요가 있을 경우, IGBT에서 보다 저항에서의 전력을 소산시키는 것이 더 바람직하다.
3. 모터 제어를 위한 3 상 인버터에서, 6개중의 3개만의 IGBT에 대한 공통 에미터 저항은 아래에 더욱 상세히 기술되는 바와 같이 필요한 단락 용량(예를 들어, 10㎲)을 전체 인버터에 부여할 수 있다. 더욱이, 단일한 공통 에미터 저항은 3상 인버터 회로의 하위부내의 3개의 모든 IGBT를 제공 할 수 있다. 공통 에미터 저항의 전체 손실 제공으로, 6개의 단락 정격 IGBT에 대한 약 7.5% 대 15% 전체 증가 손실로의 전체 인버터의 증가 손실이 감소된다. 그러나, 거의 동일한 전체 손실에 따른 회로를 획득하기 위해서는 3개의 단락 정격 IGBT 및 3개의 고효율형을 사용하고, 어떤 공통 에미터 저항도 사용하지 않을 수 있는 것으로 인식된다. 그러나, 그런 회로는 서로 다른 2개의 형의 IGBT를 필요로하여, 단락 IGBT에 대한 필요성을 제거한 본 발명의 주지된 목적을 달성하지 않는다.
4. 정규적으로 몇 마력까지 구동하는 경우인 바와 같이, 저항 전류 측정 선트가 전체 전동기의 일부일 경우, 선트 저항은 단락 전류 제한 및 전류 신호 피드백을 위한 공통 에미터 저항의 이중 기능을 제공 할 수 있다.
이는 도 4a 및 4b에 도시되어 있다. 그래서, 본 발명은 단일 하위 선트 저항(또는 하위 IGBT에 대한 각 벡터 제어 선트 저항을 포함하고, 10㎲ 단락 용량을 획득하며, 그리고 동일한 출력 전류에 대해 약 15% 만큼 전체 인버터 손실을 감소시키는 현행 전동기로 고효율 IGBT를 대체시킬 수 있게 한다.
본 발명의 공통 에미터 저항 회로의 각종 실시예는 아래와 같다.
1. 양호한 방법 및 회로는 그런 선트가 이미 전동기내에 설치되었을 경우에 현행 전류 감지 선트를 이용할 수 있다.
2. 선택적인 실시예는 바람직한 저항을 가진 본딩 와이어(bonding wires)를 이용하는 것이다.
3. 다른 실시예는 전동기 회로 보드의 기판상에 외부 후막 저항을 설치하는 것이다.
4. 또다른 실시예는 전력 레벨 회로 보드에서 바람직한 저항을 가진 분리 구동기 보드에 커넥터를 사용하는 것이다.
5. 다른 실시예는 분리 구동기 보드내에 바람직한 저항을 가산하는 것이다.
정규 동작 및/또는 증가된 단락 시간 동안에 더욱 적은 증가 손실을 성취하기 위하여, 정규 동작 전류에서의 저 저항값 및, 단락 전류에서의 더욱 고 값을 가진 비선형 공통 에미터 저항은 본 발명의 또다른 가능 실시예에서 양호해진다. 그런 비선형 저항은 아래에 의해 실현될 수 있다.
1. 포지티브 온도 계수를 가진 폴리실리콘 저항·단락 전류에 의해 유발된 증가된 온도는 필요시 더욱 높은 공통 에미터 저항을 제공하여, 단락 내 시간을 증가시킨다. 더욱 고 동작 온도에서의 증가된 저항은 또한 초기 고 동작 온도에서 고장이 일어날 시에 단락 전류를 더욱 크게 제한시킨다.
2. 파워 MOSFET, 예를 들어 본 양수인, 즉 인터내쇼널 렉티파이어 코포레이션 사에 의해 제조된 20V HEXFET와 같이 전류에 따라 증가하는 저항을 가진 소자. 도 5는 20V HEXFET(예를 들어, Gen 5 사이즈 1 HEXFET)가 고효율 IGBT(예를 들어, Gen 4 600V 사이즈 4 고효율 IGBT)에 공통 에미터 저항을 제공하는 회로 구성을 도시한 거이다. IGBT의 단락 전류는 HEXFET의 단락 전류로 제한된다. 따라서, 도 5 의 예에서, 고효율 IGBT에는 약 15㎲의 단락시간이 부여된다. HEXFET 다이의 영역이 IGBT의 영역의 약 15% 이므로, 가산된 HEXFET는 많은 비용이 부가되지 않는다.
도 5에 도시된 구성에서, 구동 펄스를 단지 IGBT 또는 HEXFET에만 인가하고, 단지 고정된 15V만이 다른 소자의 게이트에 인가될 수 있다.
주지된 바와 같이, 단자 3상 인버터의 최하위 IGBT에 대한 단일 공통 에미터 저항 또는 개별 저항은 라인-라인 출력 단락에 대하여 모두 6개의 IGBT를 보호하는데 이용될 수 있다. 이는 라인-라인 단락 전류가 직렬인 하위 및 상위 IGBT를 통해 흐르기 때문이다.
따라서, 상위 IGBT의 라인-라인 단락 보호는 하위 IGBT의 전류 제한 동작으로 이루어진다.
상위 측 IGBT에 대한 공통 에미터 저항의 사용으로, 또한 라인-라인 단락에 대하여 인버터를 완전하게 보호한다. 그러나, 저항성 선트가 이미 회로의 최하위측내에 제공될 경우 공통 에미터 저항과 같은 그런 현행 부품을 활용하는 것이 더욱 간단하고 경제적이다.
소정형의 고장하에, 고장 전류는 상위측 IGBT를 통해 곧바로 흐를 수 있고, 이 경우에 하위 측 IGBT는 상위측내의 전류를 제한하도록 전력을 공급받지 않는다.
최상의 IGBT내의 단락 전류를 유발시킬 수 있는 2가지 형의 고장은 아래와 같다.
형 1 고장 - 인버터의 출력에서의 접지 고장.
형 2 고장 - ac 출력 단자에서 네가티브 버스 단자 N으로의 단락의 부주의한 외부 접속.
이런 형의 고장 양자 모두는 상위측 IGBT에 대한 공통 에미터 저항에 관계없이 조정될 수 있다. 특히, 형 1 고장은 소정의 부가적인 보호수단 없이 10㎲ 이상의 주기동안 고효율 IGBT에 의해 거의 항상 자연적으로 견딜 수 있다. 도 6에 도시된 바와 같이, 접지 고장 전류에 대한 경로가 입력 공급 임피던스를 통해 이루어지므로, 접지 고장전류의 상승 및 규약(prospective) 진폭율은 ac 입력 라인의 임피던스에 의해 상당히 제한된다. 비교적 저 진폭 접지 고장 전류로 10㎲ 서트-다운(shut-down) 주기내에서 고효율 IGBT가 손상을 받지 않는다.
형 2 고장은 고장 전류가 상위측 IGBT를 통해 저 임피던스 버스 캐피시터로부터 네가티브 버스 단자 N으로 흐르기 때문에 더욱 심하다. 이런 형의 고장에 대하여 상위측 IGBT에 대한 공통 에미터 저항은 아래에 의해 요구되지 않을 수 있다.
1) 네가티브 버스 단자 N에 대한 사용자 액세스를 방지함.
네가티브 버스 N로 외부 액세스 하는 이유는 선택적인 외부 브레이크 회로에 접속점을 제공할 수 있다는 것이다. 그래서, 내부 브레이크 트랜지스터를 가진 전동기는 외부 액세스 가능한 N단자를 필요로 하지 않는다. 사용자는 인버터 ac 단자를 브레이크 단자에 연결하지 않을 가능성이 여전히 존재하지만, 브레이크 IGBT는 그 자신의 공통 에미터 저항과 함께 상위 측 IGBT에 단락 보호를 한다.
2) 라인-라인 고장과 형 2 고장을 구별할 상위 버스 전류 검출기를 설계 함. 후자는 상위측 IGBT의 고 유효 이득 때문에 더욱 고 단락 전류를 가지며, 이는 공통 에미터 저항을 갖지 않는다. 예를 들면, 상위 버스에는 저항/옵토(opto)회로가 제공될 수 있는데, 이는 라인-라인 및 형 2, 고전류, 고장을 구별하도록 설계된다. 저항/옵토 검출 회로는 하위 고장 검출 회로 보다 더 느리게 라인-라인 고장에 응답하도록 설계되어, 후자가 라인-라인 고장에 대한 서트-다운 시간을 제어하게 한다.
상위 검출회로는 양호하게도 가능한 한 신속하고 진폭 형 2 고장에 응답하도록 설계되어 인버터를 서트 다운 하고, 가능한 한 빠르게, 예를 들어 1 또는 2㎲ 내에서 상위 IGBT를 보호한다.
상위 고장 검출기의 개념적인 개략도는 도 7에 도시된다. 라인-라인 단락에 대하여, Rs 양단의 전압은 제너 다이오드 Z(또는 소정의 다른 형의 임계 다이오드)가 도전하기에는 불충분하다. 캐패시터 C는 저항 R1을 통해 충전한다. 시상수 R1C는 옵토가(도시되지 않은) 하위 검출 회로에 의해 세트된 트립(trip) 시간동안 출력을 전송하지 않도록 한다. 제너 다이오드는 상당한 저 임계로는 이용할 수 없는데, 이 경우 제너 다이오드 Z는 직렬인 2 또는 3개의 다이오드, 또는 LED로 대체될 수 있으며, 이는 약 2V 임계 전압을 갖는다.
고 진폭 형 2 고장에 대하여, Rs 양단의 전압을 Z가 도전하기에는 충분하다. 캐패시터 C는 R1 보다 더 낮은 저항 값을 가진 R2를 통해 급속히 충전한다. 옵토-아이솔레이터(opto-isolator)는 1 또는 2㎲내의 트립 펄스를 전송하는 상위 IGBT를 보호한다.
형 2 고장에 대한 1 또는 2㎲의 트립 시간에는 잡음이 완전히 없어, 이런 형의 고장에 대한 고속 서트-다운 시간에 따른 방해 트립(nuisance trip) 문제를 해소시킨다.
정규 레벨의 고장 전류에 대하여, 최상위 트립 회로는 사실상 최하위 트립 회로보다 더욱 필터링 및 잡음 면역성(immunity)을 갖는다. 고속 트립은 단지 보나 파이드(bona fide) 형 2 고장에 의해 유발될 수 있는 상위 선트내의 비정상적 고 전류에 의해 개시될 수 있다.
3) 인버터에 전원 공급하기 전에 단자 사이의 배선 분리의 결과로서 형 2 고장의 발생을 방지하도록 소정의 ac 출력단자 및 네가티브 버스 단자 N간의 저 임피던스를 검출하는 회로를 가산함. 저 임피던스가 전원 공급 주기 동안 U. V 또는 W중 어느 하나로부터 검출될 경우, IGBT 게이트가 여전히 억제될 동안, 전원 공급 시퀀스의 끝에 구동기의 억제(구동기는 IGBT 게이트로 신호를 보냄)가 유지되어, 형 2 고장이 일어나지 않게 한다. 개념적인 구현에 대해서는 도 8에 도시된다.
전술된 각종 실시예에서 본 발명은 단지 고효율 IGBT의 제조에 초점을 맞춘 방법을 제공하고, 비용 절감에 관한 모든 소 구분이 수반된다.
본 발명이 특정 실시예에 관련하여 기술되었지만, 각종 다른 변형 및 수정과 다른 용도는 본 기술 분양의 숙련자에게는 명백해진다. 그래서, 본 발명은 여기에서의 특정 기술로 제한 되는 것이 아니라, 첨부한 청구의 범위로 제한된다.

Claims (10)

  1. 모터 제어 회로내에서 고효율 IGBT를 보호하는 회로에 있어서,
    공통 에미터 저항은 IGBT의 단락 용량을 증가시키도록 상기 고효율 IGBT와 직렬로 제공되는 것을 특징으로 하는 고효율 IGBT 보호회로.
  2. 제 1 항에 있어서,
    상기 모터 제어회로는 6개의 고효율 IGBT를 가진 모터 제어용 3상 인버터를 포함하고, 상기 공통 에미터 저항의 각각은 상기 6개의 IGBT 중 3개와 직렬로 제공되는 것을 특징으로 하는 고효율 IGBT 보호회로.
  3. 제 1 항에 있어서,
    상기 공통 에미터 저항은 상기 3 상 인버터 모터 제어 회로의 저 사이드 레일(rail)상에 제공된 단일 선트 저항을 포함하고, 상기 공통 에미터 저항은 전류 신호 피드백을 위한 저항성 전류 측정 선트이외에 단락 전류 제한을 위한 공통 에미터 저항을 제공하는 이중 기능을 부여하는 것을 특징으로 하는 고효율 IGBT 보호회로.
  4. 제 1 항에 있어서,
    상기 공통 에미터 저항은 바람직한 저항을 가진 본딩 와이어를 포함하는 것을 특징으로 하는 고효율 IGBT 보호회로.
  5. 제 1 항에 있어서,
    상기 회로는 전동기 회로 보드에서 분리 구동기 보드에 연결하는 커넥터를 포함하고, 상기 공통 에미터 저항은 상기 분리 구동기 보드상에 배치되고, 상기 전동기 회로 보드상에 배치된 후막 저항을 포함하거나, 바람직한 저항을 가진 커넥터를 포함하는 것을 특징으로 하는 고효율 IGBT 보호회로.
  6. 제 1 항에 있어서,
    상기 공통 에미터 저항은 정규 동작 전류에서의 저 저항값 및 단락 전류에서의 더욱 고 값을 가진 비선형 저항을 포함하는 것을 특징으로 하는 고효율 IGBT 보호회로.
  7. 제 6 항에 있어서,
    상기 비선형 저항은 파워 MOSFET 트랜지스터를 포함하는 것을 특징으로 하는 고효율 IGBT 보호회로.
  8. 제 1 항에 있어서,
    상기 3상 인버터 모터 제어회로에는 상기 회로의 고 및 저 사이드 양자상의 고효율 IGBT가 제공되고, 상기 회로는 상기 고 사이드상에서 형 2 고장을 검출하는 전류 검출기를 더 포함하는 것을 특징으로 하는 고효율 IGBT 보호회로.
  9. 제 8 항에 있어서,
    형 2 고장을 검출하는 상기 전류 검출기는 캐패시터가 형 2 고장의 존재시 비교적 저 값의 저항을 통해 비교적 급속히 충전되게 하고, 형 2 고장의 부재시 비교적 고 값을 가진 저항을 통해 비교적 저속으로 충전되게 하는 임계 다이오드를 포함한 저항/옵토-아이솔레이터 회로를 구성하는 것을 특징으로 하는 고효율 IGBT 보호회로.
  10. 제 2 항에 있어서,
    상기 공통 에미터 저항의 각각은 상기 3 상 인버터의 저 사이드상의 상기 6개의 IGBT중 3개에 대한 벡터 제어 선트 저항을 포함하고, 상기 모터 제어회로는 상기 3상 인버터 회로의 소정의 ac 출력 단자 및 저 사이드 버스 레일 사이의 저 임피던스를 검출하는 다수의 비교기를 가진 전류 검출기를 더 포함하는 것을 특징으로 하는 고효율 IGBT 보호회로.
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