JP3512426B2 - Ｍｏｓゲート型半導体素子を用いた電力変換装置 - Google Patents
Ｍｏｓゲート型半導体素子を用いた電力変換装置Info
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Description
【発明の詳細な説明】
［技術分野］
本発明は、IGBT（Insulated Gate Bipolar Transi
tor）やIEGT（Injection Enhanced Gate Transito
r）の如きMOSゲート型半導体素子、特に電圧，電流の大
きいパワー素子を用いた電力変換装置に関する。
tor）やIEGT（Injection Enhanced Gate Transito
r）の如きMOSゲート型半導体素子、特に電圧，電流の大
きいパワー素子を用いた電力変換装置に関する。
［背景技術］
IGBTに代表されるMOSゲート型半導体素子は、益々高
圧化が進み、最近では1.7kVや2.5kVといった高耐圧のIG
BTも商品化されるようになってきた。さらに、耐圧が3.
3kVのIGBTや、耐圧が4.5kVのIEGTといったさらに高耐圧
の新しい素子も開発されるに至っている。
圧化が進み、最近では1.7kVや2.5kVといった高耐圧のIG
BTも商品化されるようになってきた。さらに、耐圧が3.
3kVのIGBTや、耐圧が4.5kVのIEGTといったさらに高耐圧
の新しい素子も開発されるに至っている。
このような高耐圧のMOSゲート型半導体素子を用いた
電力変換装置の従来例を図１〜図３を参照して説明す
る。図１において、IEGT1のゲート−エミッタ端子間に
は、オン用ゲート電圧Eon（通常は＋15V）を供給する電
源２とオン用スイッチ４とからなる直列回路と、オフ用
ゲート電圧Eoff（通常は−15V）を供給する電源３とオ
フ用スイッチ５とからなる直列回路とが、オン，オフ兼
用のゲート抵抗６を介して接続されている。ここで、IE
GT1は、スイッチ４が閉じ、オン用ゲート電圧Eonが、ゲ
ート抵抗６を介してIEGT1のゲートとエミッタに印加さ
れることにより、オンして電流が流れる。逆に電流を遮
断するには、スイッチ５が閉じ、オフ用ゲート電圧Eoff
を、ゲート抵抗６を介してIEGT1のゲート、エミッタ間
に印加すればIEGT1がオフして電流が遮断される。
電力変換装置の従来例を図１〜図３を参照して説明す
る。図１において、IEGT1のゲート−エミッタ端子間に
は、オン用ゲート電圧Eon（通常は＋15V）を供給する電
源２とオン用スイッチ４とからなる直列回路と、オフ用
ゲート電圧Eoff（通常は−15V）を供給する電源３とオ
フ用スイッチ５とからなる直列回路とが、オン，オフ兼
用のゲート抵抗６を介して接続されている。ここで、IE
GT1は、スイッチ４が閉じ、オン用ゲート電圧Eonが、ゲ
ート抵抗６を介してIEGT1のゲートとエミッタに印加さ
れることにより、オンして電流が流れる。逆に電流を遮
断するには、スイッチ５が閉じ、オフ用ゲート電圧Eoff
を、ゲート抵抗６を介してIEGT1のゲート、エミッタ間
に印加すればIEGT1がオフして電流が遮断される。
次に、IEGT1のモジュールタイプ素子の配線状態を、
図１と同一部分には同一符号を付した図２を参照して説
明する。図２において、IEGT1とコレクタ端子Ｃとは複
数本（図示では４本）の導体からなるコレクタ用配線7a
により接続され、IEGT1とエミッタ端子Ｅとは複数本
（図示では４本）の導体からなるエミッタ用配線7bによ
り接続され、IEGT1とゲート端子Ｇとはゲート用ゲート
配線7cにより接続されている。尚、7dはゲート用エミッ
タ配線である。
図１と同一部分には同一符号を付した図２を参照して説
明する。図２において、IEGT1とコレクタ端子Ｃとは複
数本（図示では４本）の導体からなるコレクタ用配線7a
により接続され、IEGT1とエミッタ端子Ｅとは複数本
（図示では４本）の導体からなるエミッタ用配線7bによ
り接続され、IEGT1とゲート端子Ｇとはゲート用ゲート
配線7cにより接続されている。尚、7dはゲート用エミッ
タ配線である。
図３に、図２のような配線構造により、図１のゲート
回路で電流を遮断する場合のIEGT1に印加される電圧及
び電流の波形を示す。電流ｉを遮断すると、電流ｉが小
さくなるにつれてIEGT1に印加される電圧ｖが急上昇し
て、最終的にはIEGT1を破壊する虞れがある。
回路で電流を遮断する場合のIEGT1に印加される電圧及
び電流の波形を示す。電流ｉを遮断すると、電流ｉが小
さくなるにつれてIEGT1に印加される電圧ｖが急上昇し
て、最終的にはIEGT1を破壊する虞れがある。
しかしながら、上記従来の電力変換装において、電流
の遮断実験を実施すると、電流遮断時のdv/dtが非常に
大きく、素子が破壊してしまうという問題点が生じた。
の遮断実験を実施すると、電流遮断時のdv/dtが非常に
大きく、素子が破壊してしまうという問題点が生じた。
この原因は、ターンオフ時にIEGTに印加されるdv/dt
が大きくなり、素子印加電圧と遮断電流の積からなる素
子で消費されるパワーが非常に大きくなるためである。
が大きくなり、素子印加電圧と遮断電流の積からなる素
子で消費されるパワーが非常に大きくなるためである。
また、同じ電圧に対しては遮断電流が大きいほど印加
されるdv/dtも大きくなる傾向にあり、より一層素子破
壊のおそれが生じるという問題点を有する。
されるdv/dtも大きくなる傾向にあり、より一層素子破
壊のおそれが生じるという問題点を有する。
さらに、素子が高耐圧化するにつれて素子のゲート容
量が大きくなる傾向がある。よって、マルチチップ型素
子のチップ間のターンオフ遅れ時間のバラツキが大きく
なり、その結果、ターンオフ時のチップ間の電流バラン
スが悪くなるという不具合も顕著になってきている。
量が大きくなる傾向がある。よって、マルチチップ型素
子のチップ間のターンオフ遅れ時間のバラツキが大きく
なり、その結果、ターンオフ時のチップ間の電流バラン
スが悪くなるという不具合も顕著になってきている。
本発明の目的は、ターンオフ時、素子に過度なdv/dt
が印加されないように、また、一部の素子に電流が集中
して素子破壊の発生を防止し、さらに事故電流のような
大きな電流を遮断できる電力変換装置を提供することに
ある。
が印加されないように、また、一部の素子に電流が集中
して素子破壊の発生を防止し、さらに事故電流のような
大きな電流を遮断できる電力変換装置を提供することに
ある。
［発明の開示］
上記目的は次のようなシステムにより達成される。本
発明は、MOSゲート型半導体素子部と、このMOSゲート型
半導体素子部のゲート−エミッタ端子間にオン電圧を供
給するオン電圧供給部と、前記MOSゲート型半導体素子
部のゲート−エミッタ端子間にオフ電圧を供給するオフ
電圧供給部とを具備する電力変換装置において、 前記MOSゲート型半導体素子部のエミッタ端子に接続
されるインダクタンス要素を具備することを特徴とす
る。
発明は、MOSゲート型半導体素子部と、このMOSゲート型
半導体素子部のゲート−エミッタ端子間にオン電圧を供
給するオン電圧供給部と、前記MOSゲート型半導体素子
部のゲート−エミッタ端子間にオフ電圧を供給するオフ
電圧供給部とを具備する電力変換装置において、 前記MOSゲート型半導体素子部のエミッタ端子に接続
されるインダクタンス要素を具備することを特徴とす
る。
また、本発明の目的は、次のようなシステムによって
も達成される。すなわち、複数のMOSゲート型半導体素
子と、 この複数のMOSゲート型半導体素子それぞれのゲート
−エミッタ端子間にオン電圧を供給するオン電圧供給部
と、 前記複数のMOSゲート型半導体素子それぞれのゲート
−エミッタ端子間にオフ電圧を供給するオフ電圧供給部
とを具備する電力変換装置において、 前記複数のMOSゲート型半導体素子それぞれのエミッ
タ端子に接続される複数のインダクタンスと、 前記複数のMOSゲート型半導体素子それぞれのゲート
端子に接続され、素子毎に異なるゲート電圧を与えるゲ
ート制御手段とを具備することを特徴とする。
も達成される。すなわち、複数のMOSゲート型半導体素
子と、 この複数のMOSゲート型半導体素子それぞれのゲート
−エミッタ端子間にオン電圧を供給するオン電圧供給部
と、 前記複数のMOSゲート型半導体素子それぞれのゲート
−エミッタ端子間にオフ電圧を供給するオフ電圧供給部
とを具備する電力変換装置において、 前記複数のMOSゲート型半導体素子それぞれのエミッ
タ端子に接続される複数のインダクタンスと、 前記複数のMOSゲート型半導体素子それぞれのゲート
端子に接続され、素子毎に異なるゲート電圧を与えるゲ
ート制御手段とを具備することを特徴とする。
上記のようなシステムでは、素子のエミッタ端子にイ
ンダクタンス要素を挿入して、このインダクタンスを含
んだ位置からゲート用エミッタ素子をとることによっ
て、ターンオフ時の遮断電流によってこのインダクタン
スに発生する電圧をゲート電圧緩和のために利用して素
子に印加されるdv/dtを緩和して素子破壊の防止が図ら
れ、またマルチチップ型素子のチップ間のターンオフ電
流のバランスを良くするができる。
ンダクタンス要素を挿入して、このインダクタンスを含
んだ位置からゲート用エミッタ素子をとることによっ
て、ターンオフ時の遮断電流によってこのインダクタン
スに発生する電圧をゲート電圧緩和のために利用して素
子に印加されるdv/dtを緩和して素子破壊の防止が図ら
れ、またマルチチップ型素子のチップ間のターンオフ電
流のバランスを良くするができる。
［図面の簡単な説明］
図１は従来の装置の回路図。
図２は従来の装置の配線図。
図３は従来の装置の電圧及び電流の波形図。
図４は本発明の第１の実施形態の装置における回路
図。
図。
図５は本発明の第１の実施形態の装置における配線
図。
図。
図６は本発明の第１の実施形態の装置における電圧及
び電流の波形図。
び電流の波形図。
図7A〜図7Cは本発明の第２の実施形態の装置を示す
図。
図。
図８は本発明の第３の実施形態の装置における回路
図。
図。
図９は本発明の第４の実施形態の装置における回路
図。
図。
図10A〜図10Cは本発明の第５の実施形態の装置を示す
図。
図。
図11A〜図11Cは本発明の第６の実施形態の装置を示す
図。
図。
図12A及び図12Bは本発明の第5,第６の実施形態の装置
における電圧及び電流の波形図。
における電圧及び電流の波形図。
図13は本発明の第７の実施形態の装置における回路
図。
図。
図14は本発明の第８の実施形態の装置における回路
図。
図。
図15A及び図15Bは本発明の第９の実施形態の装置にお
ける電圧及び電流の波形図。
ける電圧及び電流の波形図。
図16は本発明の第９の実施形態の装置における回路
図。
図。
図17は本発明の第10の実施形態における電力変換装置
の構成図。
の構成図。
［発明を実施するための最良の態様］
以下本発明の第１の実施形態について図４〜図６を用
いて説明する。以降の図では、図１〜図３の従来例で用
いた番号と同一のものは同じ作用をする。
いて説明する。以降の図では、図１〜図３の従来例で用
いた番号と同一のものは同じ作用をする。
図４において点線で示す部分Ａが、本発明に係る、IG
BTやIEGTの如きMOSゲート型半導体チップを有するモジ
ュール型素子を構成している。以下の各実施形態におい
ても、同様とする。
BTやIEGTの如きMOSゲート型半導体チップを有するモジ
ュール型素子を構成している。以下の各実施形態におい
ても、同様とする。
図４及び図５に示すように、本実施形態においては、
IEGT1とエミッタ端子Ｅ´とをインダクタンス要素８に
より接続している。図において、インダクタンス要素８
は、複数のコイル（図示では４本）からなる。
IEGT1とエミッタ端子Ｅ´とをインダクタンス要素８に
より接続している。図において、インダクタンス要素８
は、複数のコイル（図示では４本）からなる。
図４のように、インダクタンス要素８が挿入される
と、電流が遮断されるときにインダクタンス要素８に電
圧Ｌ＊di/dtが発生する。その結果、IEGT1に実際に印加
されるゲート電圧Vgeは、Eoffではなく（Eojj−Ｌ＊di/
dt）に減少し、ターンオフ電圧が緩和される。
と、電流が遮断されるときにインダクタンス要素８に電
圧Ｌ＊di/dtが発生する。その結果、IEGT1に実際に印加
されるゲート電圧Vgeは、Eoffではなく（Eojj−Ｌ＊di/
dt）に減少し、ターンオフ電圧が緩和される。
この結果、遮断現象が急激に発生しないため、ターン
オフ時のdv/dtも緩やかになり、素子破壊が発生しない
効果が得られる。
オフ時のdv/dtも緩やかになり、素子破壊が発生しない
効果が得られる。
さらに、このインダクタンス要素８を挿入した結果、
大きな電流を遮断するときはdi/dtがさらに大きくなる
ため、オフ用のゲート電圧が小さくなり、dv/dtを緩和
して、素子破壊を防止することができる。電圧の大きさ
を自然に補正して、ターンオフ時の素子破壊を防止する
効果が得られる。
大きな電流を遮断するときはdi/dtがさらに大きくなる
ため、オフ用のゲート電圧が小さくなり、dv/dtを緩和
して、素子破壊を防止することができる。電圧の大きさ
を自然に補正して、ターンオフ時の素子破壊を防止する
効果が得られる。
なお、図５においては、ワイヤボンデングの配線につ
き、コレクタ側配線7aを、エミッタ側配線を兼ねるイン
ダクタンス要素８より短くすることにより、全体の配線
長が同じでもインダクタンス要素８の占める割合が上が
るため、インダクタンス要素８をモジュール型素子に挿
入したことに伴う効果は、一層発揮することものとな
る。
き、コレクタ側配線7aを、エミッタ側配線を兼ねるイン
ダクタンス要素８より短くすることにより、全体の配線
長が同じでもインダクタンス要素８の占める割合が上が
るため、インダクタンス要素８をモジュール型素子に挿
入したことに伴う効果は、一層発揮することものとな
る。
また、インダクタンス要素８のインダクタンス値は、
トータルで50nH以下であることが望ましく、以下にその
理由を説明する。
トータルで50nH以下であることが望ましく、以下にその
理由を説明する。
まず、IEGTのゲートには限界の耐圧が存在し、これ以
上の電圧が印加されると絶縁破壊を起こす。通常、MOS
ゲート型半導体素子では、ゲートの耐圧を少なくとも10
0V以下には抑えなくてはならない。通常、IEGTのような
高圧素子においては、遮断電流のdi/dtは、１チップあ
たり200A/μｓとなる。従って、インダクタンスＬ＝100
V/（di/dt）＝100V/200A/μｓ＝500nHとなる。そのた
め、この値以下にすればゲートの絶縁破壊を防止するこ
とができる。
上の電圧が印加されると絶縁破壊を起こす。通常、MOS
ゲート型半導体素子では、ゲートの耐圧を少なくとも10
0V以下には抑えなくてはならない。通常、IEGTのような
高圧素子においては、遮断電流のdi/dtは、１チップあ
たり200A/μｓとなる。従って、インダクタンスＬ＝100
V/（di/dt）＝100V/200A/μｓ＝500nHとなる。そのた
め、この値以下にすればゲートの絶縁破壊を防止するこ
とができる。
一方、ゲート電圧は、15V程度であるから、インダク
タンスによる補正電圧は、実質的には、Ｌ＊di/dtを10V
以下に抑えるべきである。よって、Ｌ＝10V/di/dt−10V
/200A/μｓ−50nHとなる。500nHと50nHの両方を満足さ
せるのは、50nHとなる。
タンスによる補正電圧は、実質的には、Ｌ＊di/dtを10V
以下に抑えるべきである。よって、Ｌ＝10V/di/dt−10V
/200A/μｓ−50nHとなる。500nHと50nHの両方を満足さ
せるのは、50nHとなる。
本発明の第２の実施形態及びその変形例について図7A
図7Cを用いて説明する。図7Aに示す実施形態は、圧接タ
イプの半導体チップを有する圧電型素子を示すものであ
って、IEGT1が圧接用パッケージ10のパッケージ部材10
a,10b内に圧接されている。圧接タイプのIEGTには、イ
ンダクタンス要素がほとんど無いため、第１の実施形態
におけるワイヤボンデングタイプのチップに比べて、さ
らにdv/dtが大きく、素子が破壊されやすい。
図7Cを用いて説明する。図7Aに示す実施形態は、圧接タ
イプの半導体チップを有する圧電型素子を示すものであ
って、IEGT1が圧接用パッケージ10のパッケージ部材10
a,10b内に圧接されている。圧接タイプのIEGTには、イ
ンダクタンス要素がほとんど無いため、第１の実施形態
におけるワイヤボンデングタイプのチップに比べて、さ
らにdv/dtが大きく、素子が破壊されやすい。
そこで、本実施形態では、IEGT1のチップ端子Ｅと圧
接型素子の端子Ｅ´とを、バネ状にしたインダクタンス
要素９により接続する。このように、インダクタンス要
素９がエミッタ端子に接続されることにより、ターンオ
フ時のdv/dt上昇を緩和して、素子の破壊を防止するこ
とができる効果がある。
接型素子の端子Ｅ´とを、バネ状にしたインダクタンス
要素９により接続する。このように、インダクタンス要
素９がエミッタ端子に接続されることにより、ターンオ
フ時のdv/dt上昇を緩和して、素子の破壊を防止するこ
とができる効果がある。
また、図7B及び図7Cに示す実施形態は、図7Aに示す実
施形態におけるバネ状にしたインダクタンス要素９に代
えて、図7Cに示す環状インダクタンス要素（リアクト
ル）９´を、図7Bに示す圧接型素子のエミッタ側端子に
貫通した状態で組み込んだものである。
施形態におけるバネ状にしたインダクタンス要素９に代
えて、図7Cに示す環状インダクタンス要素（リアクト
ル）９´を、図7Bに示す圧接型素子のエミッタ側端子に
貫通した状態で組み込んだものである。
本発明の第３の実施形態について図８を用いて説明す
る。
る。
一般に、dv/dtが大きいことによる素子破壊を防止す
る手段としては、前述したインダクタンス要素を挿入す
ることにより緩和する他に、ゲート電源電圧をいきなり
大きな電圧を印加せず徐々に大きくする方法が考えられ
る。
る手段としては、前述したインダクタンス要素を挿入す
ることにより緩和する他に、ゲート電源電圧をいきなり
大きな電圧を印加せず徐々に大きくする方法が考えられ
る。
そこで、本実施形態では、IEGT1のエミッタ端子から
導出されるラインに、電流検出のためのCT（current t
ransformer）11を設置している。また、オフ用ゲート電
圧Eoffを供給する電源３とオフ用スイッチ５とからなる
直列回路に、抵抗12〜14及びCT11の出力を受けるパワー
アンプ15を挿入した構成としている。
導出されるラインに、電流検出のためのCT（current t
ransformer）11を設置している。また、オフ用ゲート電
圧Eoffを供給する電源３とオフ用スイッチ５とからなる
直列回路に、抵抗12〜14及びCT11の出力を受けるパワー
アンプ15を挿入した構成としている。
この構成により、CT11で遮断すべき電流を検出し、次
に入力抵抗13とフィードバック抵抗14とパワーアンプ15
によってVout＝（Rf/Ri）（Ic）を出力する。従って、
ゲートに印加されるオフ電圧がEoff−Voutになる。
に入力抵抗13とフィードバック抵抗14とパワーアンプ15
によってVout＝（Rf/Ri）（Ic）を出力する。従って、
ゲートに印加されるオフ電圧がEoff−Voutになる。
この結果、インダックタンス要素を挿入することによ
り緩和する方法の他に、電流が大きい時は、オフ用ゲー
ト電圧に大きな電圧が印加されず、ターンオフ時の急激
なdv/dtは発生しないので素子破壊を防止することがで
きる。
り緩和する方法の他に、電流が大きい時は、オフ用ゲー
ト電圧に大きな電圧が印加されず、ターンオフ時の急激
なdv/dtは発生しないので素子破壊を防止することがで
きる。
本発明の第４の実施形態について図９を用いて説明す
る。本実施形態は、図４におけるオフ用ゲート電圧Eoff
を供給する電源３とオフ用スイッチ５とからなる直列回
路に代えて、オフ用ゲート電圧Eoffを供給する電源3aと
オフ用スイッチ5aとからなる第１直列回路と、オフ用ゲ
ート電圧Eoffを供給する電源3bとオフ用スイッチ5bとか
らなる第２直列回路とを並列接続した回路を、ゲート端
子Ｇとエミッタ端子Ｅとに接続している。
る。本実施形態は、図４におけるオフ用ゲート電圧Eoff
を供給する電源３とオフ用スイッチ５とからなる直列回
路に代えて、オフ用ゲート電圧Eoffを供給する電源3aと
オフ用スイッチ5aとからなる第１直列回路と、オフ用ゲ
ート電圧Eoffを供給する電源3bとオフ用スイッチ5bとか
らなる第２直列回路とを並列接続した回路を、ゲート端
子Ｇとエミッタ端子Ｅとに接続している。
ここで、第１直列回路の電源3aは例えば−15Vであ
り、第２直列回路の電源3bは−10Vである。
り、第２直列回路の電源3bは−10Vである。
本実施形態は、はじめからゲート電圧に−15Vの電源
を使用せず、ターンオフのために、−10Vの電源3bをス
イッチ5bを閉じて印加するものである。このため、高い
dv/dtも発生せず素子破壊のおそれがないという効果を
奏する。ターンオフが終了すると、ノイズなどでIEGT1
が誤点弧しないようにスイッチ5bを開き、スイッチ5aを
閉じて、−15Vの電源3aを印加する。
を使用せず、ターンオフのために、−10Vの電源3bをス
イッチ5bを閉じて印加するものである。このため、高い
dv/dtも発生せず素子破壊のおそれがないという効果を
奏する。ターンオフが終了すると、ノイズなどでIEGT1
が誤点弧しないようにスイッチ5bを開き、スイッチ5aを
閉じて、−15Vの電源3aを印加する。
この結果、簡易なゲート回路でターンオフ時、dv/dt
の緩和を図ることが可能となる。
の緩和を図ることが可能となる。
本発明の第5,第６の実施形態について図10A〜図10C
と、図11A〜図11Cと、図12A及び図12Bと、図13とを用い
て説明する。図10Aに示す第５の実施形態は、IEGT1を３
並列接続したシステムを示している。IEGT1a、1b,1cの
エミッタ端子Ｅとモジュールエミッタ端子Ｅ′とはイン
ダクタンス要素8a,8b,8cが接続されている。各インダク
タンス要素8a,8b,8cは、複数のコイル（図示では４つ）
からなる。
と、図11A〜図11Cと、図12A及び図12Bと、図13とを用い
て説明する。図10Aに示す第５の実施形態は、IEGT1を３
並列接続したシステムを示している。IEGT1a、1b,1cの
エミッタ端子Ｅとモジュールエミッタ端子Ｅ′とはイン
ダクタンス要素8a,8b,8cが接続されている。各インダク
タンス要素8a,8b,8cは、複数のコイル（図示では４つ）
からなる。
このような構成にすると、例えば、IEGT1bと、IEGT1c
が先に電流遮断を開始すると、IEGT1bとIEGT1cの電流は
減少する。これにより、IEGT1aには逆に全電流の残りの
電流が集中して電流が増加する。この結果、IEGT1bとIE
GT1cのゲート電圧はEoff−Ｌ（di2/dt）とEoff−Ｌ（di
3/dt）となり、電流遮断のためのゲート電圧が弱まる。
が先に電流遮断を開始すると、IEGT1bとIEGT1cの電流は
減少する。これにより、IEGT1aには逆に全電流の残りの
電流が集中して電流が増加する。この結果、IEGT1bとIE
GT1cのゲート電圧はEoff−Ｌ（di2/dt）とEoff−Ｌ（di
3/dt）となり、電流遮断のためのゲート電圧が弱まる。
一方、IEGT1aのゲート電圧は、Eoff＋Ｌ（di1/dt）と
なり、電流遮断のためのゲート電圧が強くなる。これに
より、IEGT1aは電流集中して電流増加が始まっても、す
ぐに電流遮断の力（ＶGE＋Ｌ＊di/dt）が増加して、IEG
T1bとIEGT1cは電流遮断の力（ＶGE−Ｌ＊di/dt）が弱ま
る。この相互作用により遮断電流のバランスがとれるよ
うになる。
なり、電流遮断のためのゲート電圧が強くなる。これに
より、IEGT1aは電流集中して電流増加が始まっても、す
ぐに電流遮断の力（ＶGE＋Ｌ＊di/dt）が増加して、IEG
T1bとIEGT1cは電流遮断の力（ＶGE−Ｌ＊di/dt）が弱ま
る。この相互作用により遮断電流のバランスがとれるよ
うになる。
以上のように本実施形態によれば、並列接続したIEGT
の遮断電流のバランスがとれ、全体として大きな電流を
遮断できるようになる。
の遮断電流のバランスがとれ、全体として大きな電流を
遮断できるようになる。
この効果は、第１の実施形態のようなターンオフ時の
dv/dtが高いと破壊する素子だけでなく、ターンオフ時
のdv/dtに特に配慮しない従来の低耐圧のIGBTなどでも
同じように電流バランスを良くする効果が得られる。
dv/dtが高いと破壊する素子だけでなく、ターンオフ時
のdv/dtに特に配慮しない従来の低耐圧のIGBTなどでも
同じように電流バランスを良くする効果が得られる。
さらに、ターンオフ時のdv/dtが高いために素子破壊
を発生する場合には、このインダクタンス要素はIEGT1
つの遮断電流能力を改善するだけでなく、並列接続時の
電流バランスも良くなり、全体としてさらに遮断電流能
力を改善できる。
を発生する場合には、このインダクタンス要素はIEGT1
つの遮断電流能力を改善するだけでなく、並列接続時の
電流バランスも良くなり、全体としてさらに遮断電流能
力を改善できる。
図10Bは、IEGT1がワイヤボンディングタイプのチップ
の場合で複数並列接続してモジュールパッケージに入れ
たものを示している。ワイヤボンディングの配線は、コ
レクタ側が短く、エミッタ側を長くすると、本実施形態
における効果をより一層発揮することができる。
の場合で複数並列接続してモジュールパッケージに入れ
たものを示している。ワイヤボンディングの配線は、コ
レクタ側が短く、エミッタ側を長くすると、本実施形態
における効果をより一層発揮することができる。
図10Bのようなボンディングワイヤで十分なインダク
タンス値で形成できない場合は、図10Aに示すようなボ
ンディングワイヤではなく小型のリアクトル８を設置
し、必要なインダクタンス値を確保しても良い。また、
図10Cは、IEGT1が圧接タイプの場合で複数並列接続して
圧接（平型）パッケージに入れたものを示している。
タンス値で形成できない場合は、図10Aに示すようなボ
ンディングワイヤではなく小型のリアクトル８を設置
し、必要なインダクタンス値を確保しても良い。また、
図10Cは、IEGT1が圧接タイプの場合で複数並列接続して
圧接（平型）パッケージに入れたものを示している。
図11Bは、IEGT1が圧接タイプのチップの場合の複数並
列接続の別の実装例を示したものである。リアクトル８
´がコアで実現されたものである。圧接パッケージ10b
のエミッタ端子Ｅ′におけるIEGT1に対向する端部を突
起状に形成している。そして、図11Cに示すような環状
のリアクトル８′を、エミッタ端子Ｅ′の突起状端子
に、貫通して嵌め込むことにより、実質的に図11Aに示
す回路を実現している。
列接続の別の実装例を示したものである。リアクトル８
´がコアで実現されたものである。圧接パッケージ10b
のエミッタ端子Ｅ′におけるIEGT1に対向する端部を突
起状に形成している。そして、図11Cに示すような環状
のリアクトル８′を、エミッタ端子Ｅ′の突起状端子
に、貫通して嵌め込むことにより、実質的に図11Aに示
す回路を実現している。
ここで、本実施形態の回路を用いない場合（従来例）
におけるターンオフ時の各IEGT1の電流・電圧特性は、
図12Aに示す如くアンバランスになるが、本実施形態の
場合は、図12Bに示す如くバランスが良くなる。
におけるターンオフ時の各IEGT1の電流・電圧特性は、
図12Aに示す如くアンバランスになるが、本実施形態の
場合は、図12Bに示す如くバランスが良くなる。
上述した実施形態では、３並列接続について説明した
が、さらに多数の並列接続に対しても同様の効果を得る
ことは可能である。
が、さらに多数の並列接続に対しても同様の効果を得る
ことは可能である。
本発明の第７の実施形態について図13を用いて説明す
る。図13は、図10における各IEGT1のゲート抵抗6a,6b,6
cの接続を変更し、ゲート回路の配線経路を簡略化した
ものである。また、図14に示す第８の実施形態は、本発
明をゲート制御による過電圧保護や過電流保護に適用し
たものである。すなわち、過電圧保護は、定電圧ダイオ
ード103とダイオード102とによって、例えばIEGT1aに過
電圧が印加されたとき、当該IEGT1を点弧して過電圧を
抑制するゲート制御保護になっている。また、過電流保
護は、例えばIEGT1aに電流センサを設置し、つまり抵抗
100で電流を検出してトランジスタ101によって当該IEGT
1aのゲート電位を低下させて、過電流抑制するゲート制
御による保護方式となっている。
る。図13は、図10における各IEGT1のゲート抵抗6a,6b,6
cの接続を変更し、ゲート回路の配線経路を簡略化した
ものである。また、図14に示す第８の実施形態は、本発
明をゲート制御による過電圧保護や過電流保護に適用し
たものである。すなわち、過電圧保護は、定電圧ダイオ
ード103とダイオード102とによって、例えばIEGT1aに過
電圧が印加されたとき、当該IEGT1を点弧して過電圧を
抑制するゲート制御保護になっている。また、過電流保
護は、例えばIEGT1aに電流センサを設置し、つまり抵抗
100で電流を検出してトランジスタ101によって当該IEGT
1aのゲート電位を低下させて、過電流抑制するゲート制
御による保護方式となっている。
しかし、このようなゲート制御による過電圧及び過電
流保護回路が組み込まれた素子では、保護動作中にチッ
プ間ゲート電位にバラツキが生じ、その結果チップ間の
電流がアンバランスになりやすいが、本実施形態のよう
に、リアクトル８のゲート電圧制御効果により、各チッ
プ毎の電流バランスを良くすることが可能となる。
流保護回路が組み込まれた素子では、保護動作中にチッ
プ間ゲート電位にバラツキが生じ、その結果チップ間の
電流がアンバランスになりやすいが、本実施形態のよう
に、リアクトル８のゲート電圧制御効果により、各チッ
プ毎の電流バランスを良くすることが可能となる。
本発明の第９の実施形態について図15A,図15B及び図1
6を用いて説明する。すなわち、従来の低圧のIGBT等で
は、オン用のゲート抵抗の値によってターンオン時のdi
/dtが大きく変化していた。しかし、ターンオフ現象が
発生する時間の遅れには関係があるものの、ターンオフ
時の電圧及び電流の波形にはほとんど変化がなかった。
6を用いて説明する。すなわち、従来の低圧のIGBT等で
は、オン用のゲート抵抗の値によってターンオン時のdi
/dtが大きく変化していた。しかし、ターンオフ現象が
発生する時間の遅れには関係があるものの、ターンオフ
時の電圧及び電流の波形にはほとんど変化がなかった。
但し、IEGTのような高耐圧の素子は、オフ用ゲート抵
抗の値により遮断できる電流の値が大きく変化する。図
15Aに示すように、オフ用ゲート抵抗が小さい場合には
電圧、電流の変化が高くなり、スイッチング損失は小さ
くなるが、遮断することができる電流は小さくなる。逆
に、図15Bに示すように、オフ用ゲート抵抗が大きい場
合には、スイッチング損失は大きいが、遮断できる電流
は大きくとれるという特性がある。
抗の値により遮断できる電流の値が大きく変化する。図
15Aに示すように、オフ用ゲート抵抗が小さい場合には
電圧、電流の変化が高くなり、スイッチング損失は小さ
くなるが、遮断することができる電流は小さくなる。逆
に、図15Bに示すように、オフ用ゲート抵抗が大きい場
合には、スイッチング損失は大きいが、遮断できる電流
は大きくとれるという特性がある。
そこで、オフ用ゲート抵抗を複数備えることにより、
遮断できる電流値を選択できる構成としたのが、図16に
示す実施形態である。本実施形態は、上述した特性を利
用して、インバータなどにおける上下のアーム短絡が発
生して大電流が流れた場合の保護に利用することができ
る。
遮断できる電流値を選択できる構成としたのが、図16に
示す実施形態である。本実施形態は、上述した特性を利
用して、インバータなどにおける上下のアーム短絡が発
生して大電流が流れた場合の保護に利用することができ
る。
図16に示すように、本実施形態では、IEGT1のエミッ
タ端子から導出されるラインに、故障電流検出のための
CT11を設置している。このCT11の出力は、故障電流判定
回路18に与えられる。また、オフ用ゲート電圧Eoffを供
給する電源３とIEGT1のゲート端子間に、オフ用スイッ
チ5a,5b及び抵抗17a,17bを接続している。オフ用スイッ
チ5a,5bは、故障電流判定回路18によりの選択的にオン
・オフ制御される。
タ端子から導出されるラインに、故障電流検出のための
CT11を設置している。このCT11の出力は、故障電流判定
回路18に与えられる。また、オフ用ゲート電圧Eoffを供
給する電源３とIEGT1のゲート端子間に、オフ用スイッ
チ5a,5b及び抵抗17a,17bを接続している。オフ用スイッ
チ5a,5bは、故障電流判定回路18によりの選択的にオン
・オフ制御される。
このような構成にて、故障電流判定回路18では、通常
は、スイッチ5aを閉じて抵抗値の小さい17aを使用してI
EGT1をオンオフすればスイッチング損失は小さくてす
む。
は、スイッチ5aを閉じて抵抗値の小さい17aを使用してI
EGT1をオンオフすればスイッチング損失は小さくてす
む。
しかし、アーム短絡が発生した場合には、CT11で検出
し、故障電流判定回路によって異常な大電流を検知する
と、直ちにスイッチ5aを開いてスイッチ5bを閉じ、抵抗
値の大きいゲート抵抗17bをオフ用ゲート抵抗として作
用させる。
し、故障電流判定回路によって異常な大電流を検知する
と、直ちにスイッチ5aを開いてスイッチ5bを閉じ、抵抗
値の大きいゲート抵抗17bをオフ用ゲート抵抗として作
用させる。
このように、本実施形態により、故障電流のような大
電流も安全に遮断でき、これら故障電流は何度も遮断す
るものではないため、スイッチング損失が大きい場合で
も素子破壊やインバータの損失に影響しないことにな
る。
電流も安全に遮断でき、これら故障電流は何度も遮断す
るものではないため、スイッチング損失が大きい場合で
も素子破壊やインバータの損失に影響しないことにな
る。
本発明の第10の実施形態について図17を用いて説明す
る。
る。
本実施形態は、図10A〜図10C又は図11A〜図11Cに示す
実施形態の回路Ｄ（図17では図４の回路）を、６ヶをブ
リッジ接続し、該ブリッジ回路を、直流コンデンサ19と
負荷20との間に接続し、３相インバータを構成したもの
である。
実施形態の回路Ｄ（図17では図４の回路）を、６ヶをブ
リッジ接続し、該ブリッジ回路を、直流コンデンサ19と
負荷20との間に接続し、３相インバータを構成したもの
である。
本実施形態によれば、IEGT個々の遮断電流値が増加
し、さらにチップ間の電流バランスが良くとれるため、
MOSゲート型半導体素子の遮断電流値が大きくとれ、よ
って電力変換装置としての容量を大きくとることができ
る。
し、さらにチップ間の電流バランスが良くとれるため、
MOSゲート型半導体素子の遮断電流値が大きくとれ、よ
って電力変換装置としての容量を大きくとることができ
る。
本実施形態では３相インバータについて述べたが、電
流を遮断するためにMOSゲート型半導体素子を用いる電
力変換装置であれば、インバータに限らずパルスパワー
用電源、直流電源、共振型電力変換システム、チョッパ
回路などいかなる電力変換装置でも同じ効果が得られ
る。
流を遮断するためにMOSゲート型半導体素子を用いる電
力変換装置であれば、インバータに限らずパルスパワー
用電源、直流電源、共振型電力変換システム、チョッパ
回路などいかなる電力変換装置でも同じ効果が得られ
る。
なお、MOSゲート型半導体素子の一例としてIEGTにつ
いて説明したが、高耐圧のIGBT、ゲート抵抗によって遮
断電流が10％以上変化するIGBT等、ターンオフ時のdv/d
tが原因で破壊する素子に対して本発明は適用できる。
いて説明したが、高耐圧のIGBT、ゲート抵抗によって遮
断電流が10％以上変化するIGBT等、ターンオフ時のdv/d
tが原因で破壊する素子に対して本発明は適用できる。
［産業上の利用の可能性］
以上のように本発明によれば、ターンオフ時、素子に
過度なdv/dtが印加されないように、また、一部の素子
に電流が集中して素子破壊の発生を防止し、さらに事故
電流のような大きな電流を遮断できる電力変換装置を提
供できる。
過度なdv/dtが印加されないように、また、一部の素子
に電流が集中して素子破壊の発生を防止し、さらに事故
電流のような大きな電流を遮断できる電力変換装置を提
供できる。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−336996（ＪＰ，Ａ)
特開 平６−261534（ＪＰ，Ａ)
特開 平４−229079（ＪＰ，Ａ)
特開 平４−79758（ＪＰ，Ａ)
実開 平６−24393（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 1/06
H02M 1/08
Claims (2)
- 【請求項１】MOSゲート型半導体素子と、 このMOSゲート型半導体素子をターンオフするための電
圧を、前記MOSゲート型半導体素子のゲートとエミッタ
との間に供給し、ターンオフ後に前記ターンオフするた
めの電圧より値が大きい別の電圧を与えるオフ電圧供給
部 を具備することを特徴とする電力変換装置。 - 【請求項２】MOSゲート型半導体素子と、 このMOSゲート型半導体素子に流れる電流を検出する電
流検出手段と、 前記MOSゲート型半導体素子のゲートとエミッタとの間
に前記MOSゲート型半導体素子をオフするための電圧を
供給する手段及び前記MOSゲート型半導体素子をオフす
る際に前記電流検出手段の結果に基づき前記ゲートと前
記エミッタとの間に供給されるゲート電圧を徐々に大き
くする手段を有する電圧供給部 を具備することを特徴とする電力変換装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-133181 | 1997-05-23 | ||
| JP13318197 | 1997-05-23 | ||
| PCT/JP1998/002267 WO1998053546A1 (fr) | 1997-05-23 | 1998-05-22 | Convertisseur de puissance mettant en application un composant a semi-conducteur de porte mos |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3512426B2 true JP3512426B2 (ja) | 2004-03-29 |
Family
ID=15098587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55024698A Expired - Fee Related JP3512426B2 (ja) | 1997-05-23 | 1998-05-22 | Ｍｏｓゲート型半導体素子を用いた電力変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0920114B1 (ja) |
| JP (1) | JP3512426B2 (ja) |
| CN (1) | CN1078971C (ja) |
| DE (1) | DE69841505D1 (ja) |
| WO (1) | WO1998053546A1 (ja) |
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|---|---|---|---|---|
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| JP3950836B2 (ja) * | 2003-10-16 | 2007-08-01 | 株式会社東芝 | 車両用制御装置 |
| JP2012222932A (ja) * | 2011-04-07 | 2012-11-12 | Mitsubishi Electric Corp | スイッチング装置、スイッチングモジュール |
| US10071634B2 (en) * | 2016-03-22 | 2018-09-11 | Ford Global Technologies, Llc | Dynamic IGBT gate drive to reduce switching loss |
| US10439606B2 (en) | 2017-08-15 | 2019-10-08 | Fuji Electric Co., Ltd. | Semiconductor module |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246A (ja) * | 1988-12-18 | 1990-01-05 | Ishida Katsutoshi | 情報記録フィルム |
| JP2621495B2 (ja) * | 1989-08-02 | 1997-06-18 | 富士電機株式会社 | ゲート駆動回路 |
| JP2910859B2 (ja) * | 1989-09-29 | 1999-06-23 | 株式会社東芝 | 半導体素子の駆動回路 |
| US5204563A (en) * | 1992-01-22 | 1993-04-20 | Jason Barry L | Mosfet output circuit with improved protection method |
| JPH05336732A (ja) * | 1992-06-02 | 1993-12-17 | Toshiba Corp | Ｉｇｂｔゲート回路 |
| EP0645889B1 (de) * | 1993-09-13 | 2001-12-12 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zur Begrenzung der Stromfallgeschwindigkeit beim Ausschalten von Leistungshalbleiterschaltern mit MOS-Steuereingang |
| JPH07177727A (ja) * | 1993-12-22 | 1995-07-14 | Toshiba Corp | 電圧駆動型スイッチング素子のゲート駆動回路および電圧駆動型スイッチング素子のゲート駆動方法 |
-
1998
- 1998-05-22 CN CN98800691A patent/CN1078971C/zh not_active Expired - Fee Related
- 1998-05-22 DE DE69841505T patent/DE69841505D1/de not_active Expired - Lifetime
- 1998-05-22 JP JP55024698A patent/JP3512426B2/ja not_active Expired - Fee Related
- 1998-05-22 EP EP98921779A patent/EP0920114B1/en not_active Expired - Lifetime
- 1998-05-22 WO PCT/JP1998/002267 patent/WO1998053546A1/ja active Application Filing
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| CN1227011A (zh) | 1999-08-25 |
| CN1078971C (zh) | 2002-02-06 |
| EP0920114A1 (en) | 1999-06-02 |
| DE69841505D1 (de) | 2010-04-01 |
| EP0920114B1 (en) | 2010-02-17 |
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Legal Events
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