WO1998053546A1

WO1998053546A1 - Convertisseur de puissance mettant en application un composant a semi-conducteur de porte mos

Info

Publication number: WO1998053546A1
Application number: PCT/JP1998/002267
Authority: WO
Inventors: Kimihiro Hoshi; Yoshinori Iwano; Kazuya Nakayama
Original assignee: Kabushiki Kaisha Toshiba
Priority date: 1997-05-23
Filing date: 1998-05-22
Publication date: 1998-11-26
Also published as: CN1227011A; CN1078971C; EP0920114A4; DE69841505D1; EP0920114A1; EP0920114B1; JP3512426B2

Description

明糸田書

M O S ゲ一ト型半導体素子を用いた電力変換装置

[技術分野：

本発明は、 I G B T ( I n s u l a t e d G a t e B i p o l a r T r a n s i t o r ) や I E G T ( I n j e c t i o n E n h a n c e d G a t e T r a n s i t o r ) の如き M O S ゲート型半導体素子、特に電圧，電流の大きいパワー素子を用いた電力変換装置に関する。

[背景技 ]

. I G B Tに代表される M O S ゲート型半導体素子は、益々高圧化が進み、最近では 1 . 7 k Vや 2 . 5 k V とレ、つた高耐圧の I G B T も商品化されるようになつてきた。さらに、耐圧力 3 . 3 k Vの I G B Tや、耐圧力 4 . 5 k Vの I E G T といったさらに高耐圧の新しい素子も開発されるに至っている。

このような高耐圧の M O S ゲート型半導体素子を用いた電力変換装置の従来例を図 1 〜図 3 を参照して説明する。図 1 において、 I E G T 1 のゲート一ェミッタ端子間には、オン用ゲート電圧 E o n (通常は + 1 5 V ) を供給する電源 2 とオン用スィツチ 4 とからなる直列回路と、オフ用ゲート電圧 E o f f (通常は一 1 5 V ) を供給する電源 3 とオフ用スィツチ 5 とからなる直列回路とが、オン，オフ兼用のゲート抵抗 6 を介して接続されている。ここで、 I E G T 1 は、スィツチ 4 が閉じ、オン用ゲート電圧 E o n が、ゲート抵抗 6 を介して I E G T 1 のゲートとエミッタに印加されることにより、オンして電流が流れる。逆に電流を遮断するには、スィツチ 5 が閉じ、オフ用ゲ一ト電圧 E o f f を、ゲート抵抗 6 を介して I E G T 1 のゲート、エミッタ間に印加すれば I E G T 1 がオフして電流が遮断される。

次に、 I E G T 1 のモジュールタイプ素子の配線状態を、図 1 と同一部分には同一符号を付した図 2 を参照して説明する。図 2 において、 I E G T 1 とコレクタ端子 C とは複数本

(図示では 4 本）の導体からなるコレクタ用配線 7 a により接続され、 I E G T 1 とェミッタ端子 E とは複数本（図示では 4 本）の導体からなるエミッタ用配線 7 b により接続され、

I E G T 1 とゲ一ト端子 G とはゲート用ゲート配線 7 c により接続されている。尚、 7 d はゲート用ェミッタ配線である。図 3 に、図 2 のような配線構造により、図 1 のゲート回路で電流を遮断する場合の I E G T 1 に印加される電圧及び電流の波形を示す。電流 i を遮断すると、電流 i が小さくなるにつれて I E G T 1 に印加される電圧 V が急上昇して、最終的には I E G T 1 を破壊する虞れがある。

しかしながら、上記従来の電力変換装において、電流の遮断実験を実施すると、電流遮断時の d V Z d t が非常に大きく、素子が破壊してしまうとレ、う問題点が生じた。

この原因は、ターンオフ時に I E G Tに印カ卩される d V / d t が大きくなり、素子印加電圧と遮断電流の積からなる素子で消費されるパワーが非常に大きくなるためである。

また、同じ電圧に対しては遮断電流が大きいほど印加される d v / d t も大きくなる傾向にあり、より一層素子破壊のおそれが生じるという問題点を有する。

さらに、素子が高耐圧化するにつれて素子のゲート容量が大きくなる傾向がある。よって、マルチチップ型素子のチップ間のターンオフ遅れ時間のバラツキが大きくなり、その結果、ターンオフ時のチップ間の電流バランスが悪くなるという不具合も顕著になってきている。

本発明の目的は、ターンオフ時、素子に過度な d v Z d t が印加されないように、また、一部の素子に電流が集中して素子破壊の発生を防止し、さらに事故電流のような大きな電流を遮断できる電力変換装置を提供することにある。

[発明の開示 ]

上記目的は次のようなシステムにより達成される。本発明は、 M O S ゲート型半導体素子部と、この M O S ゲート型半導体素子部のゲートーエミッタ端子間にオン電圧を供給するオン電圧供給部と、前記 M O S ゲ一ト型半導体素子部のゲートーエミッタ端子間にオフ電圧を供給するオフ電圧供給部とを具備する電力変換装置において、

前記 M O S ゲート型半導体素子部のエミッタ端子に接続されるインダクタンス要素を具備することを特徴とする。

また、本発明の目的は、次のようなシステムによっても達成される。すなわち、複数の M O S ゲート型半導体素子と、この複数の M O S グート型半導体素子それぞれのゲートーエミッタ端子問にオン電圧を供給するオン電圧供給部と、前記複数の M O S ゲート型半導体素子それぞれのゲート一エミッタ端子間にオフ電圧を供給するオフ電圧供給部とを具備する電力変換装置において、

前記複数の M O S ゲート型半導体素子それぞれのエミッタ端子に接続される複数のインダクタンスと、

前記複数の M O S グート型半導体素子それぞれのゲート端子に接続され、素子毎に異なるゲート電圧を与えるゲート制御手段とを具備することを特徴とする。

上記のようなシステムでは、素子のエミッタ素子にインダクタンス要素を挿入して、このィンダクタンスを含んだ位置力らゲート用ェミッタ素子をとることによって、ターンオフ時の遮断電流によってこのィンダクタンスに発生する電圧をゲ一ト電圧緩和のために利用して素子に印加される d V / d t を緩和して素子破壊の防止が図られ、またマルチチップ型素子のチップ間のターンオフ電流のバランスを良くするがでさる。

[図面の簡単な説明 ]

図 1 は従来の装置の回路図。

図 2 は従来の装置の配線図。

図 3 は従来の装置の電圧及び電流の波形図。

図 4 は本発明の第 1 の実施形態の装置における回路図。

図 5 は本発明の第 1 の実施形態の装置における配線図。

図 6 は本発明の第 1 の実施形態の装置における電圧及び電流の波形図。

図 7 A〜図 7 Cは本発明の第 2 の実施形態の装置を示す図 ₍ 図 8 は本発明の第 3 の実施形態の装置における回路図。

図 9 は本発明の第 4 の実施形態の装置における回路図。図 1 O A〜図 1 O Cは本発明の第 5 の実施形態の装置を示す図。

図 1 1 A〜図 1 1 Cは本発明の第 6 の実施形態の装置を示す図。

図 1 2 A及び図 1 2 B は本発明の第 5 ，第 6 の実施形態の装置における電圧及び電流の波形図。

図 1 3 は本発明の第 7 の実施形態の装置における回路図。図 1 4 は本発明の第 8 の実施形態の装置における回路図。図 1 5 A及び図 1 5 B は本発明の第 9 の実施形態の装置における電圧及び電流の波形図。

図 1 6 は本発明の第 9 の実施形態の装置における回路図。図 1 7 は本発明の第 1 0 の実施形態における電力変換装置の構成図。

[発明を実方包するための最良の態様]

以下本発明の第 1 の実施形態について図 4 〜図 6 を用いて説明する。以降の図では、図 1 〜図 3 の従来例で用いた番号と同一のものは同じ作用をする。

図 4 において点線で示す部分 Aが、本発明に係る、 I G B Tや I E G T の如き M O S ゲート型半導体チップを有するモジュール型素子を構成している。以下の各実施形態においても、同様とする。

図 4 及び図 5 に示すように、本実施形態においては、 I E G T 1 とエミッタ端子 E ' とをインダクタンス要素 8 により接続している。図において、インダクタンス要素 8 は、複数のコイル（図示では 4 本）力らなる。図 4 のように、インダクタンス要素 8 が揷入されると、電流が遮断されるときにインダクタンス要素 8 に電圧 L * d i Z d t が発生する。その結果、 I E G T 1 に実際に印加されるゲート電圧 V g e は、 E o f f ではなく（ E o f f _ L * d i / d t ) に減少し、ターンオフ電圧が緩和される。

この結果、遮断現象が急激に発生しないため、ターンオフ時の d V / d t も緩やかになり、素子破壌が発生しない効果が得られる。

さらに、このインダクタンス要素 8 を挿入した結果、大きな電流を遮断するときは d i / d t がさらに大きくなるため、オフ用のゲート電圧が小さくなり、 d V / d t を緩和して、素子破壊を防止することができる。電圧の大きさを自然に補正して、ターンオフ時の素子破壊を防止する効果が得られる。

なお、図 5 においては、ワイヤボンデングの配線につき、コレクタ側配線 7 a を、ェミッタ側配線を兼ねるインダクタンス要素 8 より短くすることにより、全体の配線長が同じでもインダクタンス要素 8 の占める割合が上がるため、インダクタンス要素 8 をモジュール型素子に挿入したことに伴う効果は、一層発揮することものとなる。

また、インダクタンス要素 8 のインダクタンス値は、トータルで 5 0 n H以下であることが望ましく、以下にその理由を説明する。

まず、 I E G Tのゲートには限界の耐圧が存在し、これ以上の電圧が印加されると絶縁破壊を起こす。通常、 M O S ゲ一ト型半導体素子では、ゲートの耐圧を少なくとも 1 0 0 V 以下には抑えなくてはならない。通常、 I E G Tのような高圧素子においては、遮断電流の d i / d t は、 1 チップあたり 2 0 0 A Z S となる。従って、インダクタンス L = 1 0 0 V / ( d i / d t ) = 1 0 0 V / 2 0 0 A / s = 5 0 0 n H となる。そのため、この値以下にすればゲートの絶縁破壊を防止することができる。

一方、ゲート電圧は、 1 5 V程度であるから、インダクタンスによる補正電圧は、実質的には、 L * d i / d t を 1 0 V以下に抑えるべきである。よって、 L = 1 0 VZ d i / d ー 1 0 ¥ 2 0 0 八 / // 3 — 5 0 0 ^1 となる。 5 0 0 η H と 5 Ο η Ηの両方を満足させるのは、 5 0 η Η となる。

本発明の第 2 の実施形態及びその変形例について図 7 Α図 7 C を用いて説明する。図 7 Aに示す実施形態は、圧接タイプの半導体チップを有する圧電型素子を示すものであって、 I E G T 1 が圧接用パッケージ 1 0 のパッケージ部材 1 0 a 1 0 b 内に圧接されてレ、る。圧接タイプの I E G Tには、ィンダクタンス要素がほとんど無いため、第 1 の実施形態におけるワイヤボンデングタイプのチップに比べて、さらに d V / d t が大きく、素子が破壊されやすい。

そこで、本実施形態では、 I E G T 1 のチップ端子 E と圧接型素子の端子 E とを、パネ状にしたインダクタンス要素 9 により接続する。このように、インダクタンス要素 9 がェミッタ端子に接続されることにより、ターンオフ時の d V / d t 上昇を緩和して、素子の破壊を防止することができる効果がある。また、図 7 B及び図 7 C に示す実施形態は、図 7 Aに示す実施形態におけるパネ状にしたインダクタンス要素 9 に代えて、図 7 C に示す環状インダクタンス要素（リアクトル） 9 ' を、図 7 B に示す圧接型素子のエミッタ側端子に貫通した状態で組み込んだものである。

本発明の第 3 の実施形態について図 8 を用いて説明する。一般に、 d v Z d t が大きいことによる素子破壊を防止する手段としては、前述したィンダクタンス要素を挿入することにより緩和する他に、ゲート電源電圧をいきなり大きな電圧を印加せず徐々に大きくする方法が考えられる。

そこで、本実施形態では、 I E G T 1 のェミッタ端子から導出されるラインに、電流検出のための C T ( c u r r e n t t r a n s f o r m e r ) 1 1 を設置してレヽる。また、オフ用ゲート電圧 E o f f を供給する電源 3 とオフ用スイツチ 5 とからなる直列回路に、抵抗 1 2 〜 1 4 及び C T 1 1 の出力を受けるパワーアンプ 1 5 を挿入した構成としている。

この構成により、 C T 1 1 で遮断すべき電流を検出し、次に入力抵抗 1 3 とフィードノック抵抗 1 4 とノ、。ヮ一アンプ 1 5 によって V o u t = ( R 1 4 / R 1 3 ) ( R 1 ) を出力する。従って、ゲートに印力 Uされるオフ電圧が E o i f - V ο u t になる。

この結果、インダクタンス要素を挿入することにより緩和する方法の他に、電流が大きい時は、オフ用ゲート電圧に大きな電圧が印加されず、ターンオフ時の急激な d V / d t は発生しないので素子破壊を防止することができる。本発明の第 4 の実施形態について図 9 を用いて説明する。本実施形態は、図 4 におけるオフ用ゲート電圧 E o f を供給する電源 3 とオフ用スィツチ 5 とからなる直列回路に代えて、オフ用ゲート電圧 E o f f を供給する電源 3 a とオフ用スィツチ 5 a とカゝらなる第 1 直列回路と、オフ用ゲート電圧 E o ί f を供給する電源 3 b とオフ用スィッチ 5 b と力ゝらなる第 2 直列回路とを並列接続した回路を、グート端子 G とェミッタ端子 E とに接続している。

ここで、第 1 直列回路の電源 3 a は例えば一 1 5 Vであり、第 2 直列回路の電源 3 b は一 1 0 Vである。

本実施形態は、はじめからゲート電圧に一 1 5 Vの電源を使用せず、ターンオフのために、一 1 0 Vの電源 3 b をスィツチ 5 b を閉じて印加するものである。このため、高レ、 d v / d t も発生せず素子破壊のおそれがないという効果を奏する。ターンオフが終了すると、ノイズなどで I E G T 1 が誤点弧しなレヽようにスィッチ 5 b を開き、スィッチ 5 a を閉じて、一 1 5 Vの電源 3 a を印加する。

この結果、簡易なゲート回路でターンオフ時、 d v / d t の緩和を図ることが可能となる。

本発明の第 5 ，第 6 の実施形態について図 1 0 A〜図 1 0 C と、図 1 1 A〜図 1 1 C と、図 1 2 A及び図 1 2 B と、図 1 3 とを用いて説明する。図 1 0 Aに示す第 5 の実施形態は. I E G T 1 を 3 並列接続したシステムを示している。 I E G T l a、 l b， l c のェミッタ端子 E とモジュールェミッタ端子 E ' とはインダクタンス要素 8 a， 8 b， 8 c が接続されてレ、る。各インダクタンス要素 8 a ， 8 b , 8 c は、複数のコイル（図示では 4 つ）からなる。

このような構成にすると、例えば、 I E G T 1 b と I E G T 1 c が先に電流遮断を開始すると、 I E G T 1 b と I E G T 1 c の電流は減少する。これにより、 I E G T 1 a には逆に全電流の残りの電流が集中して電流が増加する。この結果、 I E G T 1 と I E G T 1 c のゲート電圧は E o f f - L ( d i 2 / d t ) と E o f f — L ( d i 3 / d t ) となり、電流遮断のためのグート電圧が弱まる。

一方、 I E G T l a のゲート電圧は、 E o f f + L ( d i 1 / d t ) となり、電流遮断のためのゲート電圧が強くなる。これにより、 I E G T 1 a は電流集中して電流増加が始まつても、すぐに電流遮断の力（ V GE + L * d i / d t ) が増加して、 I E G T 1 b と I E G T 1 c は電流遮断の力（ V GE— L * d i / d t ) が弱まる。この相互作用により遮断電流のノくランス力 S とれるようになる。

以上のように本実施形態によれば、並列接続した I E G T の遮断電流のバランスがとれ、全体として大きな電流を遮断できるようになる。

この効果は、第 1 の実施形態のようなターンオフ時の d V / d t が高いと破壊する素子だけでなく、ターンオフ時の d V / d t に特に配慮しない従来の低耐圧の I G B Tなどでも同じように電流バランスを良くする効果が得られる。

さらに、ターンオフ時の d V / d t が高いために素子破壊を発生する場合には、このインダクタンス要素は I E G T 1 つの遮断電流能力を改善するだけでなく、並列接続時の電流バランスも良くなり、全体としてさらに遮断電流能力を改善できる。

図 1 0 B は、 I E G T 1 力 Sワイヤボンディングタイプのチップの場合で複数並列接続してモジュ一ルパッケージに入れたものを示している。ワイヤボンディングの配線は、コレクタ侧が短く、ェミッタ側を長くすると、本実施形態における効果をより一層発揮することができる。

図 1 0 Bのようなボンディングワイヤで十分なインダクタンス値で形成できない場合は、図 1 0 Aに示すようなボンデイングワイヤではなく小型のリアクトル 8 を設置し、必要なインダクタンス値を確保しても良い。また、図 1 0 Cは、 I E G T 1 が圧接タイプの場合で複数並列接続して圧接（平型）ノ、。ッケージに入れたものを示している。

図 1 1 B は、 I E G T 1 が圧接タイプのチップの場合の複数並列接続の別の実装例を示したものである。リアクトル 8 ' がコアで実現されたものである。圧接パッケージ 1 0 b のエミッタ端子 E ' における I E G T 1 に対向する端部を突起状に形成している。そして、図 1 1 Cに示すような環状のリァクトル 8 ' を、ェミッタ端子 E ' の突起状端部に、貫通して嵌め込むことにより、実質的に図 1 1 Aに示す回路を実現してレ、る。

ここで、本実施形態の回路を用いない場合（従来例）におけるターンオフ時の各 I E G T 1 の電流 . 電圧特性は、図 1 2 Aに示す如くアンバランスになるが、本実施形態の場合は、図 1 2 B に示す如くノランスが良くなる。

上述した実施形態では、 3 並列接続について説明したが、さらに多数の並列接続に対しても同様の効果を得ることは可能である。

本発明の第 7 の実施形態について図 1 3 を用いて説明する。図 1 3 は、図 1 0 における各 I E G T 1 のゲート抵抗 6 a , 6 b , 6 c の接続を変更し、ゲート回路の配線経路を簡易化したものである。また、図 1 4 に示す第 8 の実施形態は、本発明をゲート制御による過電圧保護や過電流保護に適用したものである。すなわち、過電圧保護は、定電圧ダイオード 1 0 3 とダイオード 1 0 2 とによって、例えば I E G T 1 a に過電圧が印加されたとき、当該 I E G T 1 を点弧して過電圧を抑制するゲート制御保護になっている。また、過電流保護は、例えば I E G T 1 a に電流センサを設置し、つまり抵抗 1 0 0 で電流を検出してトランジスタ 1 0 1 によって当該 I E G T 1 a のゲート電位を低下させて、過電流抑制するグート制御による保護方式となっている。

しかし、このようなゲート制御による過電圧及ぴ過電流保護回路が組み込まれた素子では、保護動作中にチップ間ゲ一ト電位にバラツキが生じ、その結果チップ間の電流がアンバランスになりやすいが、本実施形態のように、リアクトル 8 のゲート電圧制御効果により、各チップ毎の電流バランスを良くすることが可能となる。

本発明の第 9 の実施形態について図 1 5 A，図 1 5 B及び図 1 6 を用いて説明する。すなわち、従来の低圧の I G B T 等では、オン用のゲート抵抗の値によってターンオン時の d i / d t が大きく変化していた。しカゝし、ターンオフ現象が発生する時間の遅れには関係があるものの、ターンオフ時の電圧及び電流の波形にはほとんど変化がなかった。

但し、 I E G Tのような高耐圧の素子は、オフ用ゲート抵杭の値により遮断できる電流の値が大きく変化する。図 1 5 Aに示すように、オフ用ゲート抵抗が小さい場合には電圧、電流の変化が高くなり、スィッチング損失は小さくなるが、遮断することができる電流は小さくなる。逆に、図 1 5 B に示すように、オフ用ゲート抵抗が大きい場合には、スィッチング損失は大きいが、遮断できる電流は大きくとれるという特性がある。

そこで、オフ用ゲ一ト抵抗を複数備えることにより、遮断できる電流値を選択できる構成としたのが、図 1 6 に示す実施形態である。本実施形態は、上述した特性を利用して、ィンバータなどにおける上下のアーム短絡が発生して大電流が流れた場合の保護に利用することができる。

図 1 6 に示すように、本実施形態では、 I E G T 1 のエミッタ端子から導出されるラインに、故障電流検出のための C T 1 1 を設置している。この C T 1 1 の出力は、故障電流判定回路 1 8 に与えられる。また、オフ用ゲート電圧 E o f f を供給する電源 3 と I E G T 1 のゲート端子間に、オフ用スイッチ 5 a , 5 13 及び抵抗 1 7 & ， 1 7 b を接続してレ、る。オフ用スィッチ 5 a , 5 b は、故障電流判定回路 1 8 によりの選択的にオン · オフ制御される。このような構成にて、故障電流判定回路 1 8 では、通常は、スィッチ 5 a を閉じて抵抗値の小さい 1 7 a を使用して I E G T 1 をオンオフすればスィツチング損失は小さくてすむ。

しかし、アーム短絡が発生した場合には、 C T 1 1 で検出し、故障電流判定回路によって異常な大電流を検知すると、直ちにスィツチ 5 a を開いてスィツチ 5 b を閉じ、抵抗値の大きいゲート抵抗 1 7 b をオフ用ゲート抵抗として作用させる。

このように、本実施形態により、故障電流のような大電流も安全に遮断でき、これら故障電流は何度も遮断するものではないため、スィツチング損失が大きい場合でも素子破壊やインバータの損失に影響しなレ、ことになる。

本発明の第 1 0 の実施形態について図 1 7 を用いて説明する。

本実施形態は、図 1 0 A〜図 1 0 C又は図 1 1 A〜図 1 1 Cに示す実施形態の回路 D (図 1 7 では図 4 の回路）を、 6 ケをブリッジ接続し、該ブリッジ回路を、直流コンデンサ 1 9 と負荷 2 0 との間に接続し、 3 相インバータを構成したものである。

本実施形態によれば、 I E G T個々の遮断電流値が増加し、さらにチップ間の電流バランスが良くとれるため、 M O S ゲート型半導体素子の遮断電流値が大きくとれ、よって電力変換装置としての容量を大きくとることができる。

本実施形態では 3 相インバータについて述べたが、電流を遮断するために M O S グート型半導体素子を用いる電力変換装置であれば、インバ一タに限らずパルスパワー用電源、直流電源、共振型電力変換システム、チヨッパ回路などいかなる電力変換装置でも同じ効果が得られる。

なお、 M O S ゲート型半導体素子の一例として I E G Tについて説明したが、高耐圧の I G B T、ゲート抵抗によって遮断電流が 1 0 %以上変化する I G B T等、ターンオフ時の d V / ά t が原因で破壊する素子に対して本発明は適用できる。

[ / _bの禾 U の肯个生 ]

以上のように本発明によれば、ターンオフ時、素子に過度な d V Z d t が印加されないように、また、一部の素子に電流が集中して素子破壊の発生を防止し、さらに事故電流のような大きな電流を遮断できる電力変換装置を提供できる。

Claims

請求の範囲

1 . M O S ゲート型半導体素子部と、この M O S ゲート型半導体素子部のゲートーエミッタ端子間にオン電圧を供給するオン電圧供給部と、前記 M O S ゲート型半導体素子部のゲ一トーエミッタ端子間にオフ電圧を供給するオフ電圧供給部とを具備する電力変換装置において、

前記 M O S ゲート型半導体素子部のエミッタ端子に接続されるインダクタンス要素を具備することを特徴とする電力変換装置。

2 · 前記オフ電圧供給部は、

前記 M O S ゲート型半導体素子部のグートーエミッタ端子間に、異なる値のオフ電圧を選択的に供給する手段を具備する請求項 1 の装置。

3 . 前記オフ電圧供給部は、

前記 M O S ゲート型半導体素子部に流れる電流を検出する電流検出手段と、

この電流検出手段の結果に基づき、前記 M O S ゲート型半導体素子部に可変のオフ電圧を供給する手段と

を具備する請求項 1 の装置。

4 . 前記 M O S グート型半導体素子部に流れる電流を検出する電流検出手段と、

前記電流検出手段の結果に基づき、所定値以上の電流値を判定する電流判定手段と、

この電流判定手段の結果に基づき、前記 M O S ゲート型半導体素子部のゲート抵抗の値を可変制御する手段とを更に具備する請求項 1 の装置。

5 . 前記インダクタンス要素は、前記 M O S ゲート型半導体素子部における素子一個あたり 5 0 n H以下の値のものであることを特徴とする請求項 1 の装置。

6 . 前記 M O S ゲート型半導体素子部は、複数の M O S ゲート型半導体素子を有し、前記インダクタンス要素は、複数インダクタンスを有することを特徴とする請求項 1 の装置。

7 . 前記 M O S ゲート型半導体素子部は、並列接続された複数の M O S ゲート型半導体素子を具備することを特徴とする請求項 6 の装置。

8 . 前記オン電圧供給部は、

前記 M O S ゲ一ト型半導体素子部のゲートーエミッタ端子間にオン電圧を供給するオン電圧電源と、

前記 M O S ゲート型半導体素子部のゲ一ト端子と前記オン電圧電源との間に接続されるスィッチング手段と

を具備することを特徴とする請求項 1 の装置。

9 . 前記オフ電圧供給部は、

前記 M O S グート型半導体素子部のゲ一トーエミッタ端子間にオフ電圧を供給するオフ電圧電源と、

前記 M O S グート型半導体素子部のゲ一ト端子と前記オフ電圧電源との間に接続されるスィツチング手段と

を具備することを特徴とする請求項 1 の装置。

1 0 . 前記インダクタンス要素は、

前記 M O S ゲ一ト型半導体素子部のエミッタ端子に貫通して装着される環状リアクトルであることを特徴とする請求項 1 の装置。

1 1 . 複数の Mり S ゲート型半導体素子と、

この複数の M O S ゲート型半導体素子それぞれのグートーエミッタ端子間にオン電圧を供給するオン電圧供給部と、前記複数の M O S ゲート型半導体素子それぞれのグートーエミッタ端子間にオフ電圧を供給するオフ電圧供給部とを具備する電力変換装置において、

前記複数の M O S ゲート型半導体素子それぞれのゲート端子に接続され、素子毎に異なるグート電圧を与えるゲート制御手段と

を具備することを特徴とする電力変換装置。

1 2 . 前記オフ電圧供給部は、

前記複数の M O S ゲート型半導体素子それぞれのゲ一トーエミッタ端子間に、異なる値のオフ電圧を選択的に供給する手段を具備する請求項 1 1 の装置。

1 3 . 前記オフ電圧供給部は、

前記複数の M O S ゲート型半導体素子それぞれに流れる電流を検出する電流検出手段と、

この電流検出手段の結果に基づき、前記複数の M O S ゲート型半導体素子それぞれに可変のオフ電圧を供給する手段とを具備する請求項 1 1 の装置。

1 4 . 前記複数の M O S ゲート型半導体素子それぞれに流れる電流を検出する電流検出手段と、前記電流検出手段の結果に基づき、所定値以上の電流値を判定する電流判定手段と、

この電流判定手段の結果に基づき、前記複数の M O S ゲ一ト型半導体素子それぞれのゲ一ト抵抗の値を可変制御する手段と

を更に具備する請求項 1 の装置。

1 5 . 前記インダクタンスそれぞれは、前記複数の M O S ゲ一ト型半導体素子一個あたり 5 0 n H以下の値のものであることを特徴とする請求項 1 1 の装置。

1 6 . 前記オン電圧供給部は、

前記複数の M O S ゲート型半導体素子それぞれのゲ一トーェミッタ端子間にオン電圧を供給するオン電圧電源と、

前記複数の M O S グート型半導体素子それぞれのグート端子と前記オン電圧電源との間に接続されるスィツチング手段と

を具備することを特徴とする請求項 1 1 の装置。

1 7 . 前記オフ電圧供給部は、

前記複数の M O S グート型半導体素子それぞれのゲートーエミッタ端子間にオフ電圧を供給するオフ電圧電源と、

前記複数の M O S グート型半導体素子それぞれのグート端子と前記オフ電圧電源との間に接続されるスイッチング手段と

を具備することを特徴とする請求項 1 1 の装置。

1 8 . 前記インダクタンスそれぞれは、

前記複数の M O S グート型半導体素子それぞれのエミッタ端子に貫通して装着される環状リァクトルであることを特徴とする請求項 1 1 の装置。