JPH0934513A - 制御装置の出力回路 - Google Patents
制御装置の出力回路Info
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- JPH0934513A JPH0934513A JP7286696A JP7286696A JPH0934513A JP H0934513 A JPH0934513 A JP H0934513A JP 7286696 A JP7286696 A JP 7286696A JP 7286696 A JP7286696 A JP 7286696A JP H0934513 A JPH0934513 A JP H0934513A
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Abstract
(57)【要約】
【課題】 過電流の検出を容易にするとともに誤検出し
ない出力回路を得る。 【解決手段】 ＦＥＴ１６１、１６２のドレイン−ソー
ス間オン電圧（ＶDS(ON)）に相当する電位が抵抗１２１
および抵抗１２２を通してコンデンサ１２９に充電され
る。このコンデンサ１２９の充電電圧がツェナーダイオ
ード１３０のツェナー電圧ＶZ以上になると、ツェナー
ダイオード１３０が導通して、短絡電流が検出される。
また、コンデンサ１２９の充電電圧が第１比較器１３１
の基準電圧Ｖ1以上になると、抵抗１３３を通じてコン
デンサ１３４が充電され、コンデンサ１３４の充電電圧
が第２比較器１３５の第２基準電圧Ｖ2以上になると、
過負荷電流が検出される。一方、許容サージ電流が流れ
た場合は、コンデンサ１３４の充電電圧が第２比較器１
３５の基準電圧Ｖ2以上とならないように設定している
ため、第２比較器１３５は出力信号を出力することはな
い。
ない出力回路を得る。 【解決手段】 ＦＥＴ１６１、１６２のドレイン−ソー
ス間オン電圧（ＶDS(ON)）に相当する電位が抵抗１２１
および抵抗１２２を通してコンデンサ１２９に充電され
る。このコンデンサ１２９の充電電圧がツェナーダイオ
ード１３０のツェナー電圧ＶZ以上になると、ツェナー
ダイオード１３０が導通して、短絡電流が検出される。
また、コンデンサ１２９の充電電圧が第１比較器１３１
の基準電圧Ｖ1以上になると、抵抗１３３を通じてコン
デンサ１３４が充電され、コンデンサ１３４の充電電圧
が第２比較器１３５の第２基準電圧Ｖ2以上になると、
過負荷電流が検出される。一方、許容サージ電流が流れ
た場合は、コンデンサ１３４の充電電圧が第２比較器１
３５の基準電圧Ｖ2以上とならないように設定している
ため、第２比較器１３５は出力信号を出力することはな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、制御装置本体から
出力された電気信号に基づいて被制御装置となる負荷を
駆動する駆動信号を出力する制御装置の出力回路に関す
るものである。
出力された電気信号に基づいて被制御装置となる負荷を
駆動する駆動信号を出力する制御装置の出力回路に関す
るものである。
【０００２】
【従来の技術】従来、この種の制御装置の出力回路は、
例えばプログラマブルコントローラに使用されており、
図１０に示すようなものが知られている。図１０はプロ
グラマブルコントローラの全体構成を示すブロック図で
ある。図１０において、プログラマブルコントローラ１
０は、検出装置２からの電気信号を入力端子Ｓ、Ｇを介
して入力するｍ個の入力回路１２と、出力端子Ｐ、Ｏ、
Ｍを介して被制御装置４を駆動するための駆動信号を出
力するｎ個の出力回路１４と、周知のＣＰＵ、ＲＯＭ、
ＲＡＭ等からなるマイクロコンピュータを中心にして構
成され、各入力回路１２からの入力信号に基づき、予め
設定された所定のシーケンスプログラムに従って各出力
回路１４を介して被制御装置４を駆動制御する論理演算
部１６と、外部より供給される直流あるいは交流のシス
テム用電源ＶＳに接続され、このシステム用電源ＶＳの
電源電圧を論理演算部１６にて使用可能な所定の直流電
圧に変換するコンバータ１８と、論理演算部１６が実行
するシーケンスプログラムを外部のプログラム用ツール
６等から入力するために外部装置とデータの送受信を行
う通信部２０とを備えている。
例えばプログラマブルコントローラに使用されており、
図１０に示すようなものが知られている。図１０はプロ
グラマブルコントローラの全体構成を示すブロック図で
ある。図１０において、プログラマブルコントローラ１
０は、検出装置２からの電気信号を入力端子Ｓ、Ｇを介
して入力するｍ個の入力回路１２と、出力端子Ｐ、Ｏ、
Ｍを介して被制御装置４を駆動するための駆動信号を出
力するｎ個の出力回路１４と、周知のＣＰＵ、ＲＯＭ、
ＲＡＭ等からなるマイクロコンピュータを中心にして構
成され、各入力回路１２からの入力信号に基づき、予め
設定された所定のシーケンスプログラムに従って各出力
回路１４を介して被制御装置４を駆動制御する論理演算
部１６と、外部より供給される直流あるいは交流のシス
テム用電源ＶＳに接続され、このシステム用電源ＶＳの
電源電圧を論理演算部１６にて使用可能な所定の直流電
圧に変換するコンバータ１８と、論理演算部１６が実行
するシーケンスプログラムを外部のプログラム用ツール
６等から入力するために外部装置とデータの送受信を行
う通信部２０とを備えている。
【０００３】ここで、出力回路１４は、直流の電源ＶＬ
およびこの電源ＶＬのマイナス側に接続されたランプ、
モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に
出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源
ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとと
もに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタ
が接続されるＰＮＰ型トランジスタ（出力素子）２２
と、抵抗２４を介してトランジスタ２２のベースにコレ
クタが接続されるとともに電源ＶＬのマイナス側（端子
Ｍ）にエミッタが接続されるフォトトランジスタ２６ａ
および論理演算部１６の演算結果に応じて発光しフォト
トランジスタ２６ａを駆動する発光ダイオード２６ｂか
らなるフォトカプラ２６と、端子Ｍから端子Ｏへの方向
を順方向として接続されたフライホイールダイオード２
８とを備えている。
およびこの電源ＶＬのマイナス側に接続されたランプ、
モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に
出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源
ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとと
もに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタ
が接続されるＰＮＰ型トランジスタ（出力素子）２２
と、抵抗２４を介してトランジスタ２２のベースにコレ
クタが接続されるとともに電源ＶＬのマイナス側（端子
Ｍ）にエミッタが接続されるフォトトランジスタ２６ａ
および論理演算部１６の演算結果に応じて発光しフォト
トランジスタ２６ａを駆動する発光ダイオード２６ｂか
らなるフォトカプラ２６と、端子Ｍから端子Ｏへの方向
を順方向として接続されたフライホイールダイオード２
８とを備えている。
【０００４】この出力回路１４においては、検出装置２
からの検出信号が入力回路１２を介して論理演算部１６
に入力されると、論理演算部１６はフォトカプラ２６の
発光ダイオード２６ｂを発光させ、フォトカプラ２６の
フォトトランジスタ２６ａがオンすることにより、出力
素子のトランジスタ２２のエミッタ−ベース間に電位差
が生じてトランジスタ２２がオンする。すると、直流の
電源ＶＬからトランジスタ２２のエミッタとコレクタを
介して電流が流れ、被制御装置４の負荷Ｌが駆動され
る。
からの検出信号が入力回路１２を介して論理演算部１６
に入力されると、論理演算部１６はフォトカプラ２６の
発光ダイオード２６ｂを発光させ、フォトカプラ２６の
フォトトランジスタ２６ａがオンすることにより、出力
素子のトランジスタ２２のエミッタ−ベース間に電位差
が生じてトランジスタ２２がオンする。すると、直流の
電源ＶＬからトランジスタ２２のエミッタとコレクタを
介して電流が流れ、被制御装置４の負荷Ｌが駆動され
る。
【０００５】
【発明が解決しようとする課題】上述のような従来の出
力回路においては、短絡等により過電流を生じた場合、
被制御装置を短絡状態から保護するため、通常は溶断ヒ
ューズを用いている。しかしながら、溶断ヒューズは出
力素子を保護するために設けるものでないため、溶断ヒ
ューズが溶断しなかった場合には出力素子を保護するこ
とができなく、かつ溶断ヒューズが溶断しても応答性が
悪いという問題があった。このため、溶断ヒューズを瞬
断性が要求されるこの種の出力回路に用いるには好まし
くない。また、溶断ヒューズが溶断する毎に、新たな溶
断ヒューズと交換しなければならなく、保守の作業性が
悪いという問題も生じた。
力回路においては、短絡等により過電流を生じた場合、
被制御装置を短絡状態から保護するため、通常は溶断ヒ
ューズを用いている。しかしながら、溶断ヒューズは出
力素子を保護するために設けるものでないため、溶断ヒ
ューズが溶断しなかった場合には出力素子を保護するこ
とができなく、かつ溶断ヒューズが溶断しても応答性が
悪いという問題があった。このため、溶断ヒューズを瞬
断性が要求されるこの種の出力回路に用いるには好まし
くない。また、溶断ヒューズが溶断する毎に、新たな溶
断ヒューズと交換しなければならなく、保守の作業性が
悪いという問題も生じた。
【０００６】そこで、出力回路に溶断ヒューズ等を使わ
ずに、過電流から出力素子を保護することが、例えば特
公平６−１４２８１号公報において提案された。このも
のは、出力素子として負荷電流の主要部を通す主部分と
負荷電流の一部分を通すエミュレーション部分（分路回
路部分）とを持つ絶縁ゲート・トランジスタ（センスＩ
ＧＢＴという）を用い、出力素子に流れる負荷電流の一
部分をエミュレーション部分に取り込み、このエミュレ
ーション部分に流れる電流を検出して、出力素子を略瞬
時に遮断するか、あるいは過大電流の持続時間とその大
きさに応じて定まる時刻に遮断するようにするものであ
る。
ずに、過電流から出力素子を保護することが、例えば特
公平６−１４２８１号公報において提案された。このも
のは、出力素子として負荷電流の主要部を通す主部分と
負荷電流の一部分を通すエミュレーション部分（分路回
路部分）とを持つ絶縁ゲート・トランジスタ（センスＩ
ＧＢＴという）を用い、出力素子に流れる負荷電流の一
部分をエミュレーション部分に取り込み、このエミュレ
ーション部分に流れる電流を検出して、出力素子を略瞬
時に遮断するか、あるいは過大電流の持続時間とその大
きさに応じて定まる時刻に遮断するようにするものであ
る。
【０００７】しかしながら、特公平６−１４２８１号公
報に記載されたものにおいては、センスＩＧＢＴを使用
するため、この種回路が高価になるという問題を生じ
る。本発明は上記問題点に鑑みてなされたものであり、
過電流の検出を容易にするとともに誤検出しない保護回
路を電界効果トランジスタからなる汎用の出力素子を用
いて実現した出力回路を提供することを目的とするもの
である。
報に記載されたものにおいては、センスＩＧＢＴを使用
するため、この種回路が高価になるという問題を生じ
る。本発明は上記問題点に鑑みてなされたものであり、
過電流の検出を容易にするとともに誤検出しない保護回
路を電界効果トランジスタからなる汎用の出力素子を用
いて実現した出力回路を提供することを目的とするもの
である。
【０００８】
【課題を解決するための手段】本発明は、入力装置ある
いは検出装置からの出力信号に基づき予め設定されたプ
ログラムに従って論理演算処理を行う論理演算部からの
演算結果を出力する出力素子を有する制御装置の出力回
路であって、請求項１に記載の発明によれば、サージ許
容手段がサージ許容時間経過信号を出力するまでは過負
荷電流検出手段は過負荷電流を検出しないように動作す
るため、許容サージ電流を過負荷電流として誤検出する
ことが防止できるようになる。また、出力素子として電
界効果トランジスタを用い、この電界効果トランジスタ
のドレイン−ソース間オン電圧を検出することにより、
過負荷電流を検出できるようになるので、複雑な分路回
路を設ける必要がなくなる。そのため、回路構成が簡単
となって、この種の出力回路が小型になるとともに、安
価に製造できるようになる。
いは検出装置からの出力信号に基づき予め設定されたプ
ログラムに従って論理演算処理を行う論理演算部からの
演算結果を出力する出力素子を有する制御装置の出力回
路であって、請求項１に記載の発明によれば、サージ許
容手段がサージ許容時間経過信号を出力するまでは過負
荷電流検出手段は過負荷電流を検出しないように動作す
るため、許容サージ電流を過負荷電流として誤検出する
ことが防止できるようになる。また、出力素子として電
界効果トランジスタを用い、この電界効果トランジスタ
のドレイン−ソース間オン電圧を検出することにより、
過負荷電流を検出できるようになるので、複雑な分路回
路を設ける必要がなくなる。そのため、回路構成が簡単
となって、この種の出力回路が小型になるとともに、安
価に製造できるようになる。
【０００９】また、請求項２に記載の発明によれば、ド
レイン−ソース間オン電圧が第２基準電圧より大きくな
ると短絡電流検出手段が短絡電流検出信号を出力して電
界効果トランジスタの動作を遮断するように作用するの
で、電界効果トランジスタに瞬間的に短絡電流が流れて
も、短絡電流により電界効果トランジスタが破壊される
ことが防止できるようになる。
レイン−ソース間オン電圧が第２基準電圧より大きくな
ると短絡電流検出手段が短絡電流検出信号を出力して電
界効果トランジスタの動作を遮断するように作用するの
で、電界効果トランジスタに瞬間的に短絡電流が流れて
も、短絡電流により電界効果トランジスタが破壊される
ことが防止できるようになる。
【００１０】また、請求項３に記載の発明によれば、上
述の短絡電流は第２基準電圧となるツェナー電圧を有す
るツェナーダイオードにより検出するので、分路回路を
設けなくても簡単な回路構成で短絡電流を検出できるよ
うになる。同様に、請求項４に記載の発明によれば、電
界効果トランジスタのドレイン−ソース間オン電圧と第
２基準電圧とを第１比較器が比較してドレイン−ソース
間オン電圧が第２基準電圧より大きいと第１比較器は短
絡電流検出信号を出力するので、分路回路を設けなくて
も簡単な回路構成で短絡電流を検出できるようになる。
述の短絡電流は第２基準電圧となるツェナー電圧を有す
るツェナーダイオードにより検出するので、分路回路を
設けなくても簡単な回路構成で短絡電流を検出できるよ
うになる。同様に、請求項４に記載の発明によれば、電
界効果トランジスタのドレイン−ソース間オン電圧と第
２基準電圧とを第１比較器が比較してドレイン−ソース
間オン電圧が第２基準電圧より大きいと第１比較器は短
絡電流検出信号を出力するので、分路回路を設けなくて
も簡単な回路構成で短絡電流を検出できるようになる。
【００１１】また、請求項５に記載の発明によれば、サ
ージ許容手段の第１遅延回路から出力された第１時間に
対応する電圧と第１基準電圧とを比較して第１時間に対
応する電圧が第１基準電圧より大きいと第３比較器は過
負荷電流検出信号を出力するので、許容サージ電流を過
電流として誤検出することが防止できるようになる。同
様に、請求項６に記載の発明によれば、第１遅延回路か
ら出力されたサージ許容時間経過信号に基づいて第２基
準電圧が低下した第１基準電圧と電界効果トランジスタ
のドレイン−ソース間オン電圧とを比較してドレイン−
ソース間オン電圧が第１基準電圧より大きいと第１比較
器は過負荷電流検出信号を出力するので、許容サージ電
流を過電流として誤検出することが防止できるようにな
る。
ージ許容手段の第１遅延回路から出力された第１時間に
対応する電圧と第１基準電圧とを比較して第１時間に対
応する電圧が第１基準電圧より大きいと第３比較器は過
負荷電流検出信号を出力するので、許容サージ電流を過
電流として誤検出することが防止できるようになる。同
様に、請求項６に記載の発明によれば、第１遅延回路か
ら出力されたサージ許容時間経過信号に基づいて第２基
準電圧が低下した第１基準電圧と電界効果トランジスタ
のドレイン−ソース間オン電圧とを比較してドレイン−
ソース間オン電圧が第１基準電圧より大きいと第１比較
器は過負荷電流検出信号を出力するので、許容サージ電
流を過電流として誤検出することが防止できるようにな
る。
【００１２】また、請求項７に記載の発明によれば、第
２遅延回路路は電界効果トランジスタが駆動してから第
２時間が経過して所定の電圧を発生するまでは、ドレイ
ン−ソース間オン電圧検出手段はドレイン−ソース間オ
ン電圧の検出を開始しないので、電界効果トランジスタ
が駆動する瞬間のドレイン−ソース間オン電圧を短絡電
流によるドレイン−ソース間オン電圧として誤検出する
ことが防止できるようになる。
２遅延回路路は電界効果トランジスタが駆動してから第
２時間が経過して所定の電圧を発生するまでは、ドレイ
ン−ソース間オン電圧検出手段はドレイン−ソース間オ
ン電圧の検出を開始しないので、電界効果トランジスタ
が駆動する瞬間のドレイン−ソース間オン電圧を短絡電
流によるドレイン−ソース間オン電圧として誤検出する
ことが防止できるようになる。
【００１３】
【発明の実施の形態】以下に、図に基づいて本発明の実
施の形態を説明する。 実施の形態１ 図１は本発明の出力回路をプログラマブルコントローラ
に適用した場合の第１の実施の形態の回路図である。図
１に示すように、本第１の実施の形態の出力回路１００
は、図示しない論理演算部（図１０参照）の演算結果が
端子Ｃより入力され、この演算結果に応じて発光する発
光ダイオード１１１と発光ダイオード１１１が発光する
ことにより駆動されるフォトトランジスタ１１２からな
るフォトカプラ１１０と、フォトカプラ１１０が駆動す
ることによりターンオンされる出力素子、即ち、第１電
界効果トランジスタ（第１ＦＥＴ）１６１と第２電界効
果トランジスタ（第２ＦＥＴ）１６２と、これらのフォ
トカプラ１１０と第１ＦＥＴ１６１および第２ＦＥＴ１
６２よりなる出力素子との間に配置された、後述する各
ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧
（ＶDS(ON)）検出回路、短絡電流検出回路、サージ許容
回路、過負荷電流検出回路等の回路と、各ＦＥＴ１６
１、１６２のターンオフラッチ回路、異常信号フィード
バック回路等の保護回路とにより構成される。ここで、
ダイオード１６３および１６４は各ＦＥＴ１６１、１６
２のそれぞれの寄生ダイオードを示している。
施の形態を説明する。 実施の形態１ 図１は本発明の出力回路をプログラマブルコントローラ
に適用した場合の第１の実施の形態の回路図である。図
１に示すように、本第１の実施の形態の出力回路１００
は、図示しない論理演算部（図１０参照）の演算結果が
端子Ｃより入力され、この演算結果に応じて発光する発
光ダイオード１１１と発光ダイオード１１１が発光する
ことにより駆動されるフォトトランジスタ１１２からな
るフォトカプラ１１０と、フォトカプラ１１０が駆動す
ることによりターンオンされる出力素子、即ち、第１電
界効果トランジスタ（第１ＦＥＴ）１６１と第２電界効
果トランジスタ（第２ＦＥＴ）１６２と、これらのフォ
トカプラ１１０と第１ＦＥＴ１６１および第２ＦＥＴ１
６２よりなる出力素子との間に配置された、後述する各
ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧
（ＶDS(ON)）検出回路、短絡電流検出回路、サージ許容
回路、過負荷電流検出回路等の回路と、各ＦＥＴ１６
１、１６２のターンオフラッチ回路、異常信号フィード
バック回路等の保護回路とにより構成される。ここで、
ダイオード１６３および１６４は各ＦＥＴ１６１、１６
２のそれぞれの寄生ダイオードを示している。
【００１４】フォトトランジスタ１１２のエミッタは抵
抗１２１および抵抗１２２の一端に接続する。抵抗１２
１の他端はダイオード１２４およびダイオード１２６の
アノード側に接続し、ダイオード１２６のカソード側は
第１ＦＥＴ１６１のドレインＤに接続している。また、
抵抗１２２の他端はダイオード１２５およびダイオード
１２８のアノード側に接続し、ダイオード１２８のカソ
ード側は第２ＦＥＴ１６２のドレインＤに接続してい
る。ダイオード１２４、１２５の各カソード側は抵抗１
２３とコンデンサ１２９からなる第２遅延回路を介して
接地するとともに第１比較器１３１の非反転入力端子に
接続している。
抗１２１および抵抗１２２の一端に接続する。抵抗１２
１の他端はダイオード１２４およびダイオード１２６の
アノード側に接続し、ダイオード１２６のカソード側は
第１ＦＥＴ１６１のドレインＤに接続している。また、
抵抗１２２の他端はダイオード１２５およびダイオード
１２８のアノード側に接続し、ダイオード１２８のカソ
ード側は第２ＦＥＴ１６２のドレインＤに接続してい
る。ダイオード１２４、１２５の各カソード側は抵抗１
２３とコンデンサ１２９からなる第２遅延回路を介して
接地するとともに第１比較器１３１の非反転入力端子に
接続している。
【００１５】また、抵抗１２１、１２２の共通接続点は
ゲート抵抗１２７ａ、１２７ｂを介して第１ＦＥＴ１６
１、第２ＦＥＴ１６２の各ゲートＧに接続し、各ゲート
Ｇはゲート抵抗１２７ｃを介して接地している。第１Ｆ
ＥＴ１６１のソースＳと第２ＦＥＴ１６２のソースＳは
共通に接続され、第１ＦＥＴ１６１のドレインＤに接続
される出力端子Ｐと第２ＦＥＴ１６２のドレインＤに接
続される出力端子Ｏとの間には、図示しない被制御装置
となる負荷と、この負荷を駆動する負荷用交流電源とが
接続され、第１ＦＥＴ１６１および第２ＦＥＴ１６２が
オン動作することにより負荷に負荷用交流電源から電力
が供給されて負荷が駆動されることとなる。
ゲート抵抗１２７ａ、１２７ｂを介して第１ＦＥＴ１６
１、第２ＦＥＴ１６２の各ゲートＧに接続し、各ゲート
Ｇはゲート抵抗１２７ｃを介して接地している。第１Ｆ
ＥＴ１６１のソースＳと第２ＦＥＴ１６２のソースＳは
共通に接続され、第１ＦＥＴ１６１のドレインＤに接続
される出力端子Ｐと第２ＦＥＴ１６２のドレインＤに接
続される出力端子Ｏとの間には、図示しない被制御装置
となる負荷と、この負荷を駆動する負荷用交流電源とが
接続され、第１ＦＥＴ１６１および第２ＦＥＴ１６２が
オン動作することにより負荷に負荷用交流電源から電力
が供給されて負荷が駆動されることとなる。
【００１６】各ＦＥＴ１６１、１６２のドレイン−ソー
ス間オン電圧（ＶDS(ON)）検出回路は、ダイオード１２
４、１２５、１２６、１２８と抵抗１２１、１２２、１
２３と、コンデンサ１２９とから構成され、ダイオード
１２６およびダイオード１２８によりＦＥＴ１６１、１
６２のドレイン−ソース間オン電圧（ＶDS(ON)）が検出
され、このドレイン−ソース間オン電圧（ＶDS(ON)）に
相当する電位が抵抗１２１および抵抗１２２を通してコ
ンデンサ１２９に充電される。このコンデンサ１２９の
充電電圧は、ダイオード１２４とダイオード１２５とが
ＯＲ接続されているため、ＦＥＴ１６１もしくはＦＥＴ
１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の高
い方が印加されることとなる。
ス間オン電圧（ＶDS(ON)）検出回路は、ダイオード１２
４、１２５、１２６、１２８と抵抗１２１、１２２、１
２３と、コンデンサ１２９とから構成され、ダイオード
１２６およびダイオード１２８によりＦＥＴ１６１、１
６２のドレイン−ソース間オン電圧（ＶDS(ON)）が検出
され、このドレイン−ソース間オン電圧（ＶDS(ON)）に
相当する電位が抵抗１２１および抵抗１２２を通してコ
ンデンサ１２９に充電される。このコンデンサ１２９の
充電電圧は、ダイオード１２４とダイオード１２５とが
ＯＲ接続されているため、ＦＥＴ１６１もしくはＦＥＴ
１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の高
い方が印加されることとなる。
【００１７】ここで、ダイオード１２４とダイオード１
２５のカソード側の共通接続点は抵抗１２３とコンデン
サ１２９からなる第２遅延回路に接続しているため、フ
ォトカプラ１１０が動作すると、ゲート抵抗１２７ａ、
１２７ｂ、１２７ｃの抵抗分割比に応じて第１ＦＥＴ１
６１および第２ＦＥＴ１６２の各ゲートＧに電圧が印加
され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン
動作するが、コンデンサ１２９への充電により第１比較
器１３１の非反転入力端子に各ダイオード１２６、１２
８の検出電圧が遅れて入力されるので、第１ＦＥＴ１６
１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン
電圧（ＶDS(ON)）の検出はこの遅れの時間分だけ無視さ
れる。これにより、第１ＦＥＴ１６１および第２ＦＥＴ
１６２が完全にオン動作するまでのドレイン−ソース間
オン電圧（ＶDS(ON)）を過電流として誤検出することが
防止できる。
２５のカソード側の共通接続点は抵抗１２３とコンデン
サ１２９からなる第２遅延回路に接続しているため、フ
ォトカプラ１１０が動作すると、ゲート抵抗１２７ａ、
１２７ｂ、１２７ｃの抵抗分割比に応じて第１ＦＥＴ１
６１および第２ＦＥＴ１６２の各ゲートＧに電圧が印加
され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン
動作するが、コンデンサ１２９への充電により第１比較
器１３１の非反転入力端子に各ダイオード１２６、１２
８の検出電圧が遅れて入力されるので、第１ＦＥＴ１６
１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン
電圧（ＶDS(ON)）の検出はこの遅れの時間分だけ無視さ
れる。これにより、第１ＦＥＴ１６１および第２ＦＥＴ
１６２が完全にオン動作するまでのドレイン−ソース間
オン電圧（ＶDS(ON)）を過電流として誤検出することが
防止できる。
【００１８】また、各ＦＥＴ１６１、１６２のドレイン
−ソース間オン電圧（ＶDS(ON)）を検出することによ
り、各ＦＥＴ１６１、１６２に流れるドレイン電流（Ｉ
D）が過電流であることが検出できる理由について検討
する。一般的に、ＦＥＴのドレイン−ソース間オン抵抗
（ＲDS(ON)）はドレイン電流（ＩD）に対して、図２
（ａ）に示されるように、ドレイン電流（ＩD）がある
範囲内で一定の関係が有り、また、ドレイン−ソース間
オン電圧（ＶDS(ON)）はドレイン電流（ＩD）に対し
て、図２（ｂ）に示されるように、比例関係が成り立
つ。したがって、ドレイン−ソース間オン電圧（Ｖ
DS(ON)）を検出することにより、ドレイン電流（ＩD）
の過電流が検出できることとなる。
−ソース間オン電圧（ＶDS(ON)）を検出することによ
り、各ＦＥＴ１６１、１６２に流れるドレイン電流（Ｉ
D）が過電流であることが検出できる理由について検討
する。一般的に、ＦＥＴのドレイン−ソース間オン抵抗
（ＲDS(ON)）はドレイン電流（ＩD）に対して、図２
（ａ）に示されるように、ドレイン電流（ＩD）がある
範囲内で一定の関係が有り、また、ドレイン−ソース間
オン電圧（ＶDS(ON)）はドレイン電流（ＩD）に対し
て、図２（ｂ）に示されるように、比例関係が成り立
つ。したがって、ドレイン−ソース間オン電圧（Ｖ
DS(ON)）を検出することにより、ドレイン電流（ＩD）
の過電流が検出できることとなる。
【００１９】短絡電流検出回路はツェナーダイオード１
３０にて構成され、そのカソード側はダイオード１２
４、１２５の各カソード側と抵抗１２３およびコンデン
サ１２９からなる第２遅延回路との共通接続点に接続さ
れ、そのアノード側はダイオード１３７のアノード側に
接続している。ダイオード１３７のカソード側はサイリ
スタ１４０のゲートに接続している。
３０にて構成され、そのカソード側はダイオード１２
４、１２５の各カソード側と抵抗１２３およびコンデン
サ１２９からなる第２遅延回路との共通接続点に接続さ
れ、そのアノード側はダイオード１３７のアノード側に
接続している。ダイオード１３７のカソード側はサイリ
スタ１４０のゲートに接続している。
【００２０】ここで、コンデンサ１２９の充電電圧がツ
ェナーダイオード１３０のツェナー電圧ＶZ以上（正確
には、ツェナーダイオード１３０のツェナー電圧ＶZ＋
ダイオード１３７の順方向電圧ＶF＋サイリスタ１４０
のゲートトリガ電圧ＶGT以上）になると、ツェナーダイ
オード１３０が導通して、短絡電流が検出されることと
なる。ツェナーダイオード１３０のツェナー電圧ＶZの
値の設定は以下のようにしてなされる。即ち、ＦＥＴの
最大許容サージ電流はＩＥＣ（International Electrot
echnical Commission）規格（ＩＥＣ１１３１−２）に
て定められており、その最大許容サージ電流は定格電流
の１０倍と定められている。
ェナーダイオード１３０のツェナー電圧ＶZ以上（正確
には、ツェナーダイオード１３０のツェナー電圧ＶZ＋
ダイオード１３７の順方向電圧ＶF＋サイリスタ１４０
のゲートトリガ電圧ＶGT以上）になると、ツェナーダイ
オード１３０が導通して、短絡電流が検出されることと
なる。ツェナーダイオード１３０のツェナー電圧ＶZの
値の設定は以下のようにしてなされる。即ち、ＦＥＴの
最大許容サージ電流はＩＥＣ（International Electrot
echnical Commission）規格（ＩＥＣ１１３１−２）に
て定められており、その最大許容サージ電流は定格電流
の１０倍と定められている。
【００２１】図３はＦＥＴに過渡電流が流れた場合のド
レイン−ソース間オン電圧（ＶDS(ON)）波形を示す図で
あり、短絡時には曲線Ａで示される波形となり、サージ
印加時には曲線Ｂで示される波形となり、過負荷時には
曲線Ｃで示される波形となり、定格負荷時には曲線Ｄで
示される波形となる。したがって、図３に示すように、
短絡電流の検出レベルをドレイン−ソース間オン電圧
（ＶDS(ON)）が定格電流の１０倍より大きくなった際に
ツェナーダイオード１３０が導通するようなツェナー電
圧ＶZを選定すればよいこととなる。
レイン−ソース間オン電圧（ＶDS(ON)）波形を示す図で
あり、短絡時には曲線Ａで示される波形となり、サージ
印加時には曲線Ｂで示される波形となり、過負荷時には
曲線Ｃで示される波形となり、定格負荷時には曲線Ｄで
示される波形となる。したがって、図３に示すように、
短絡電流の検出レベルをドレイン−ソース間オン電圧
（ＶDS(ON)）が定格電流の１０倍より大きくなった際に
ツェナーダイオード１３０が導通するようなツェナー電
圧ＶZを選定すればよいこととなる。
【００２２】サージ検出回路および過負荷電流検出回路
は、第１比較器１３１と、第２比較器１３５と、抵抗１
３３およびコンデンサ１３４からなる第１遅延回路とか
ら構成され、第１比較器１３１の反転入力端子には基準
電圧Ｖ1を発生する第１基準電源１３２に接続し、非反
転入力端子には上述したように抵抗１２３およびコンデ
ンサ１２９からなる第２遅延回路を接続している。この
第１比較器１３１の出力は抵抗１３３とコンデンサ１３
４からなる第１遅延回路を通して第２比較器１３５の非
反転入力端子に接続している。第２比較器１３５の反転
入力端子には基準電圧Ｖ2を発生する第２基準電源１３
６に接続している。第２比較器１３５の出力端子はダイ
オード１３８のアノード側に接続し、ダイオード１３８
のカソード側をサイリスタ１４０のゲートに接続してい
る。
は、第１比較器１３１と、第２比較器１３５と、抵抗１
３３およびコンデンサ１３４からなる第１遅延回路とか
ら構成され、第１比較器１３１の反転入力端子には基準
電圧Ｖ1を発生する第１基準電源１３２に接続し、非反
転入力端子には上述したように抵抗１２３およびコンデ
ンサ１２９からなる第２遅延回路を接続している。この
第１比較器１３１の出力は抵抗１３３とコンデンサ１３
４からなる第１遅延回路を通して第２比較器１３５の非
反転入力端子に接続している。第２比較器１３５の反転
入力端子には基準電圧Ｖ2を発生する第２基準電源１３
６に接続している。第２比較器１３５の出力端子はダイ
オード１３８のアノード側に接続し、ダイオード１３８
のカソード側をサイリスタ１４０のゲートに接続してい
る。
【００２３】ここで、コンデンサ１２９の充電電圧が第
１比較器１３１の基準電圧Ｖ1以上になると、第１比較
器１３１は過電流検出信号を出力し、この過電流検出信
号は抵抗１３３を通じてコンデンサ１３４に充電され
る。コンデンサ１３４の充電電圧が第２比較器１３５の
基準電圧Ｖ2以上になると、過負荷電流として検出され
る。ここで、第１ＦＥＴ１６１および第２ＦＥＴ１６２
に許容サージ電流が流れたかあるいは過負荷電流が流れ
たかの判定は以下のようにしてなされる。
１比較器１３１の基準電圧Ｖ1以上になると、第１比較
器１３１は過電流検出信号を出力し、この過電流検出信
号は抵抗１３３を通じてコンデンサ１３４に充電され
る。コンデンサ１３４の充電電圧が第２比較器１３５の
基準電圧Ｖ2以上になると、過負荷電流として検出され
る。ここで、第１ＦＥＴ１６１および第２ＦＥＴ１６２
に許容サージ電流が流れたかあるいは過負荷電流が流れ
たかの判定は以下のようにしてなされる。
【００２４】図４（ａ）は図３のサージ印加時のドレイ
ン−ソース間オン電圧（ＶDS(ON)）波形のみを示す図で
あり、図４（ｂ）は図３の過負荷時のドレイン−ソース
間オン電圧（ＶDS(ON)）波形のみを示す図であり、図４
（ｃ）はコンデンサ１３４のドレイン−ソース間オン電
圧（ＶDS(ON)）の積分波形を示す図である。サージ印加
時には、図４（ａ）に示されるように、サージ波形の許
容時間（サージ許容時間）は２サイクルとなっており、
この２サイクルの間は、斜線部（α）で示すように、第
１比較器１３１の基準電圧Ｖ1以上となって過電流検出
信号を出力する。したがって、この２サイクルの間は、
抵抗１３３を通じてコンデンサ１３４を充電することと
なるが、コンデンサ１３４の積分電圧は図４（ｃ）に示
すように、第２比較器１３５の基準電圧Ｖ2以上となら
ないように、第２比較器１３５の基準電圧Ｖ2を設定し
ているため、第２比較器１３５はサージ許容時間内であ
ると判定し、過負荷電流検出信号を出力することはな
い。
ン−ソース間オン電圧（ＶDS(ON)）波形のみを示す図で
あり、図４（ｂ）は図３の過負荷時のドレイン−ソース
間オン電圧（ＶDS(ON)）波形のみを示す図であり、図４
（ｃ）はコンデンサ１３４のドレイン−ソース間オン電
圧（ＶDS(ON)）の積分波形を示す図である。サージ印加
時には、図４（ａ）に示されるように、サージ波形の許
容時間（サージ許容時間）は２サイクルとなっており、
この２サイクルの間は、斜線部（α）で示すように、第
１比較器１３１の基準電圧Ｖ1以上となって過電流検出
信号を出力する。したがって、この２サイクルの間は、
抵抗１３３を通じてコンデンサ１３４を充電することと
なるが、コンデンサ１３４の積分電圧は図４（ｃ）に示
すように、第２比較器１３５の基準電圧Ｖ2以上となら
ないように、第２比較器１３５の基準電圧Ｖ2を設定し
ているため、第２比較器１３５はサージ許容時間内であ
ると判定し、過負荷電流検出信号を出力することはな
い。
【００２５】一方、過負荷時には、図４（ｂ）の斜線部
（β）に示すように、過負荷状態が消滅するまでに、コ
ンデンサ１２９の充電電圧は第１比較器１３１の基準電
圧Ｖ1以上となり、抵抗１３３を通じてコンデンサ１３
４を充電することとなる。したがって、コンデンサ１３
４の積分電圧は図４（ｃ）に示すように、所定時間が経
過すると、第２比較器１３５の基準電圧Ｖ2以上とな
り、過負荷電流検出信号を出力する。
（β）に示すように、過負荷状態が消滅するまでに、コ
ンデンサ１２９の充電電圧は第１比較器１３１の基準電
圧Ｖ1以上となり、抵抗１３３を通じてコンデンサ１３
４を充電することとなる。したがって、コンデンサ１３
４の積分電圧は図４（ｃ）に示すように、所定時間が経
過すると、第２比較器１３５の基準電圧Ｖ2以上とな
り、過負荷電流検出信号を出力する。
【００２６】各ＦＥＴ１６１、１６２のターンオフラッ
チ回路はサイリスタ１４０から構成し、このサイリスタ
１４０のアノード側は第２発光ダイオード１５１を介し
て分圧抵抗１２７ａと１２７ｂの共通接続点に接続し、
そのカソード側は接地し、そのゲートは各ダイオード１
３７、１３８のカソード側に接続している。異常信号フ
ィードバック回路は第２発光ダイオード１５１と第２フ
ォトトランジスタ１５２よりなる第２フォトカプラ１５
０から構成している。
チ回路はサイリスタ１４０から構成し、このサイリスタ
１４０のアノード側は第２発光ダイオード１５１を介し
て分圧抵抗１２７ａと１２７ｂの共通接続点に接続し、
そのカソード側は接地し、そのゲートは各ダイオード１
３７、１３８のカソード側に接続している。異常信号フ
ィードバック回路は第２発光ダイオード１５１と第２フ
ォトトランジスタ１５２よりなる第２フォトカプラ１５
０から構成している。
【００２７】ここで、コンデンサ１２９の充電電圧がツ
ェナーダイオード１３０のツェナー電圧ＶZ以上となっ
て、ツェナーダイオード１３０が導通して、短絡電流検
出信号を出力するとダイオード１３７を通してサイリス
タ１４０のゲートにトリガ信号（短絡電流検出信号）が
入力され、サイリスタ１４０がターンオンする。また、
コンデンサ１３４の充電電圧が第２比較器１３５の基準
電圧Ｖ2以上となって、過負荷電流検出信号を出力する
とダイオード１３８を通してサイリスタ１４０のゲート
にトリガ信号（過負荷電流検出信号）が入力され、サイ
リスタ１４０がターンオンする。
ェナーダイオード１３０のツェナー電圧ＶZ以上となっ
て、ツェナーダイオード１３０が導通して、短絡電流検
出信号を出力するとダイオード１３７を通してサイリス
タ１４０のゲートにトリガ信号（短絡電流検出信号）が
入力され、サイリスタ１４０がターンオンする。また、
コンデンサ１３４の充電電圧が第２比較器１３５の基準
電圧Ｖ2以上となって、過負荷電流検出信号を出力する
とダイオード１３８を通してサイリスタ１４０のゲート
にトリガ信号（過負荷電流検出信号）が入力され、サイ
リスタ１４０がターンオンする。
【００２８】サイリスタ１４０がターンオンすると、第
１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート電圧Ｖ
GSは、サイリスタ１４０と、第２フォトカプラ１５０の
第２発光ダイオード１５１との順方向電圧の和で決まる
ので、第１ＦＥＴ１６１および第２ＦＥＴ１６２はター
ンオフする。第１ＦＥＴ１６１および第２ＦＥＴ１６２
のターンオフの状態はサイリスタ１４０の順方向電流が
流れる間、保持（ラッチ）される。また、短絡電流検出
信号および過負荷電流検出信号の異常信号は第２フォト
カプラ１５０の第２フォトトランジスタ１５２が導通す
ることにより、端子Ｓを介して図示しない論理演算部
（図１０参照）にフィードバックされる。
１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート電圧Ｖ
GSは、サイリスタ１４０と、第２フォトカプラ１５０の
第２発光ダイオード１５１との順方向電圧の和で決まる
ので、第１ＦＥＴ１６１および第２ＦＥＴ１６２はター
ンオフする。第１ＦＥＴ１６１および第２ＦＥＴ１６２
のターンオフの状態はサイリスタ１４０の順方向電流が
流れる間、保持（ラッチ）される。また、短絡電流検出
信号および過負荷電流検出信号の異常信号は第２フォト
カプラ１５０の第２フォトトランジスタ１５２が導通す
ることにより、端子Ｓを介して図示しない論理演算部
（図１０参照）にフィードバックされる。
【００２９】以下に、上述のように構成した保護回路の
動作を説明する。 （１）短絡状態となった場合 負荷短絡状態で第１ＦＥＴ１６１および第２ＦＥＴ１６
２をターンオンすると、第１ＦＥＴ１６１および第２Ｆ
ＥＴ１６２には短絡電流が流れる。このような短絡状態
となると、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２
のドレイン−ソース間オン電圧（ＶDS(ON)）、即ち、コ
ンデンサ１２９の充電電圧がツェナーダイオード１３０
のツェナー電圧ＶZ以上となり、ツェナーダイオード１
３０が導通するとツェナーダイオード１３０は短絡電流
検出信号を出力する。すると、ダイオード１３７を通し
てサイリスタ１４０のゲートにトリガ信号（短絡電流検
出信号）が入力されて、サイリスタ１４０がターンオン
し、第１ＦＥＴ１６１および第２ＦＥＴ１６２をターン
オフする。サイリスタ１４０がターンオンすると同時
に、第２フォトカプラ１５０が導通し、端子Ｓを介して
図示しない論理演算部（図１０参照）に過電流の異常信
号がフィードバックされる。
動作を説明する。 （１）短絡状態となった場合 負荷短絡状態で第１ＦＥＴ１６１および第２ＦＥＴ１６
２をターンオンすると、第１ＦＥＴ１６１および第２Ｆ
ＥＴ１６２には短絡電流が流れる。このような短絡状態
となると、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２
のドレイン−ソース間オン電圧（ＶDS(ON)）、即ち、コ
ンデンサ１２９の充電電圧がツェナーダイオード１３０
のツェナー電圧ＶZ以上となり、ツェナーダイオード１
３０が導通するとツェナーダイオード１３０は短絡電流
検出信号を出力する。すると、ダイオード１３７を通し
てサイリスタ１４０のゲートにトリガ信号（短絡電流検
出信号）が入力されて、サイリスタ１４０がターンオン
し、第１ＦＥＴ１６１および第２ＦＥＴ１６２をターン
オフする。サイリスタ１４０がターンオンすると同時
に、第２フォトカプラ１５０が導通し、端子Ｓを介して
図示しない論理演算部（図１０参照）に過電流の異常信
号がフィードバックされる。
【００３０】（２）過負荷状態となった場合 端子Ｐ、Ｏを介して接続された被制御装置の負荷が定格
を超えた状態で運転されると、第１ＦＥＴ１６１および
第２ＦＥＴ１６２には定格を超過した電流が流れ続け
る。このような状態においては、オン抵抗（ＲON）×
（ドレイン電流（ＩD））2の損失により、第１ＦＥＴ１
６１および第２ＦＥＴ１６２が過熱され、ジャンクショ
ン温度Ｔjを超過すると第１ＦＥＴ１６１および第２Ｆ
ＥＴ１６２が破壊される。そこで、第１ＦＥＴ１６１お
よび第２ＦＥＴ１６２が過負荷状態となると、まず、第
１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソ
ース間オン電圧（ＶDS(ON)）が第１比較器１３１の基準
電圧Ｖ1以上になり、第１比較器１３１はオン動作して
過電流検出信号を出力し、この過電流検出信号は抵抗１
３３を通してコンデンサ１３４に充電される。
を超えた状態で運転されると、第１ＦＥＴ１６１および
第２ＦＥＴ１６２には定格を超過した電流が流れ続け
る。このような状態においては、オン抵抗（ＲON）×
（ドレイン電流（ＩD））2の損失により、第１ＦＥＴ１
６１および第２ＦＥＴ１６２が過熱され、ジャンクショ
ン温度Ｔjを超過すると第１ＦＥＴ１６１および第２Ｆ
ＥＴ１６２が破壊される。そこで、第１ＦＥＴ１６１お
よび第２ＦＥＴ１６２が過負荷状態となると、まず、第
１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソ
ース間オン電圧（ＶDS(ON)）が第１比較器１３１の基準
電圧Ｖ1以上になり、第１比較器１３１はオン動作して
過電流検出信号を出力し、この過電流検出信号は抵抗１
３３を通してコンデンサ１３４に充電される。
【００３１】ついで、コンデンサ１３４の充電電圧が第
２比較器１３５の基準電圧Ｖ2以上となると、第２比較
器１３５はオン動作して過負荷電流検出信号を出力す
る。すると、この過電流検出信号はダイオード１３８を
通してサイリスタ１４０のゲートにトリガ信号として入
力され、サイリスタ１４０がターンオンして、第１ＦＥ
Ｔ１６１および第２ＦＥＴ１６２をターンオフする。サ
イリスタ１４０がターンオンすると同時に、第２フォト
カプラ１５０も導通し、端子Ｓを介して図示しない論理
演算部（図１０参照）に過電流の異常信号がフィードバ
ックされる。
２比較器１３５の基準電圧Ｖ2以上となると、第２比較
器１３５はオン動作して過負荷電流検出信号を出力す
る。すると、この過電流検出信号はダイオード１３８を
通してサイリスタ１４０のゲートにトリガ信号として入
力され、サイリスタ１４０がターンオンして、第１ＦＥ
Ｔ１６１および第２ＦＥＴ１６２をターンオフする。サ
イリスタ１４０がターンオンすると同時に、第２フォト
カプラ１５０も導通し、端子Ｓを介して図示しない論理
演算部（図１０参照）に過電流の異常信号がフィードバ
ックされる。
【００３２】（３）サージ印加状態となった場合 端子Ｐ、Ｏを介して接続された被制御装置に容量性負荷
（例えば、ランプ等）が接続されている場合、第１ＦＥ
Ｔ１６１および第２ＦＥＴ１６２がターンオンした状態
においては、第１ＦＥＴ１６１および第２ＦＥＴ１６２
には容量性負荷の負荷容量に応じた突入電流（サージ電
流）が流れる。この状態においては、前述したように、
最大許容サージ電流はＩＥＣ規格により、定格電流の１
０倍と定められているので、第１ＦＥＴ１６１および第
２ＦＥＴ１６２は破壊されることはなく、過電流の保護
対象とはしない。したがって、第１ＦＥＴ１６１および
第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ
DS(ON)）が第１比較器１３１の基準電圧Ｖ1以上となっ
て、抵抗１３３を通してコンデンサ１３４が充電されて
も、このコンデンサ１３４の充電電圧は第２比較器１３
５の基準電圧Ｖ2以上となることはなく（図４（ｃ）参
照）、第２比較器１３５は過負荷電流検出信号を出力し
なく、サイリスタ１４０はターンオンしない。
（例えば、ランプ等）が接続されている場合、第１ＦＥ
Ｔ１６１および第２ＦＥＴ１６２がターンオンした状態
においては、第１ＦＥＴ１６１および第２ＦＥＴ１６２
には容量性負荷の負荷容量に応じた突入電流（サージ電
流）が流れる。この状態においては、前述したように、
最大許容サージ電流はＩＥＣ規格により、定格電流の１
０倍と定められているので、第１ＦＥＴ１６１および第
２ＦＥＴ１６２は破壊されることはなく、過電流の保護
対象とはしない。したがって、第１ＦＥＴ１６１および
第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ
DS(ON)）が第１比較器１３１の基準電圧Ｖ1以上となっ
て、抵抗１３３を通してコンデンサ１３４が充電されて
も、このコンデンサ１３４の充電電圧は第２比較器１３
５の基準電圧Ｖ2以上となることはなく（図４（ｃ）参
照）、第２比較器１３５は過負荷電流検出信号を出力し
なく、サイリスタ１４０はターンオンしない。
【００３３】上述のように構成した本第１の実施の形態
においては、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６
２のドレイン−ソース間オン電圧（ＶDS(ON)）をコンデ
ンサ１２９の充電電圧として検出し、このコンデンサ１
２９の充電電圧がツェナーダイオード１３０のツェナー
電圧ＶZ以上になると、サイリスタ１４０がターンオン
して短絡電流を検出して短絡電流検出信号を出力するの
で、分路回路を設けなくても簡単な回路構成で短絡電流
を検出できるようになり、この種の出力回路が小型にな
る。また、出力素子として電界効果トランジスタ（第１
ＦＥＴ１６１および第２ＦＥＴ１６２）を用いるので、
この種の出力回路が安価に製造できるようになる。
においては、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６
２のドレイン−ソース間オン電圧（ＶDS(ON)）をコンデ
ンサ１２９の充電電圧として検出し、このコンデンサ１
２９の充電電圧がツェナーダイオード１３０のツェナー
電圧ＶZ以上になると、サイリスタ１４０がターンオン
して短絡電流を検出して短絡電流検出信号を出力するの
で、分路回路を設けなくても簡単な回路構成で短絡電流
を検出できるようになり、この種の出力回路が小型にな
る。また、出力素子として電界効果トランジスタ（第１
ＦＥＴ１６１および第２ＦＥＴ１６２）を用いるので、
この種の出力回路が安価に製造できるようになる。
【００３４】さらに、過負荷電流検出回路は、第１比較
器１３１と第２比較器１３５の２段構成の比較器の間に
第１遅延回路を設ける構成としているので、第１比較器
１３１の基準電圧Ｖ1以上となって過電流を検出して
も、第１遅延回路のコンデンサ１３４の充電電圧が第２
比較器１３５の基準電圧Ｖ2以上にならないとサージと
判定して、サイリスタ１４０をターンオンさせなく、コ
ンデンサ１３４の充電電圧が第２比較器１３５の基準電
圧Ｖ2以上になると過負荷であると判定して、サイリス
タ１４０をターンオンさせるので、この許容サージ電流
を過負荷電流して誤検出することが防止できるようにな
る。
器１３１と第２比較器１３５の２段構成の比較器の間に
第１遅延回路を設ける構成としているので、第１比較器
１３１の基準電圧Ｖ1以上となって過電流を検出して
も、第１遅延回路のコンデンサ１３４の充電電圧が第２
比較器１３５の基準電圧Ｖ2以上にならないとサージと
判定して、サイリスタ１４０をターンオンさせなく、コ
ンデンサ１３４の充電電圧が第２比較器１３５の基準電
圧Ｖ2以上になると過負荷であると判定して、サイリス
タ１４０をターンオンさせるので、この許容サージ電流
を過負荷電流して誤検出することが防止できるようにな
る。
【００３５】なお、上述の第１の実施の形態において
は、出力素子（第１ＦＥＴ１６１および第２ＦＥＴ１６
２）によりオン／オフ制御される被制御装置となる負荷
の電源として交流電源を用いる例について説明したが、
電源として直流電源を用いてよいことは明かである。こ
の場合、図５（図５において、図１と同一符号は同一名
称を表すので、その説明は省略する）に示すように、図
１に示した第２ＦＥＴ１６２、ダイオード１２４、１２
５、１２８および抵抗１２２は設けなくてよい。
は、出力素子（第１ＦＥＴ１６１および第２ＦＥＴ１６
２）によりオン／オフ制御される被制御装置となる負荷
の電源として交流電源を用いる例について説明したが、
電源として直流電源を用いてよいことは明かである。こ
の場合、図５（図５において、図１と同一符号は同一名
称を表すので、その説明は省略する）に示すように、図
１に示した第２ＦＥＴ１６２、ダイオード１２４、１２
５、１２８および抵抗１２２は設けなくてよい。
【００３６】なお、上述の第１の実施の形態において、
サージ許容時間およびコンデンサ１２９を充電するため
の遅れ時間はそれぞれ各請求項に記載された第１時間お
よび第２時間に相当し、第１基準電圧源１３２の基準電
圧Ｖ1は各請求項に記載された第３基準電圧に相当し、
第２基準電圧源１３６の基準電圧Ｖ2は各請求項に記載
された第１基準電圧に相当し、第１比較器１３１および
第２比較器１３５はそれぞれ請求項５に記載された第２
比較器および第３比較器に相当する。
サージ許容時間およびコンデンサ１２９を充電するため
の遅れ時間はそれぞれ各請求項に記載された第１時間お
よび第２時間に相当し、第１基準電圧源１３２の基準電
圧Ｖ1は各請求項に記載された第３基準電圧に相当し、
第２基準電圧源１３６の基準電圧Ｖ2は各請求項に記載
された第１基準電圧に相当し、第１比較器１３１および
第２比較器１３５はそれぞれ請求項５に記載された第２
比較器および第３比較器に相当する。
【００３７】実施の形態２ 上述の第１の実施の形態においては、フォトカプラ１１
０による動作信号が第１ＦＥＴ１６１および第２ＦＥＴ
１６２の各ゲートに入力された瞬間から第１ＦＥＴ１６
１および第２ＦＥＴ１６２が実際に動作するまでには遅
れがあるため、コンデンサ１２９への充電により第１Ｆ
ＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース
間オン電圧の検出開始時間に遅れを持たせて、フォトカ
プラ１１０がオンした瞬間のドレイン−ソース間電圧を
短絡電流によるドレイン−ソース間オン電圧として誤検
出することを防止するようにしている。本第２の実施の
形態においては、この誤検出を防止するために２つのト
ランジスタを用い、フォトカプラがオンして一定の時間
が経過するまでは各ＦＥＴのドレイン−ソース間オン電
圧の検出を無視するようにしたことと、１つの基準電圧
設定用の電源を用いて短絡電流および過負荷電流を検出
できるようにしたことにある。
０による動作信号が第１ＦＥＴ１６１および第２ＦＥＴ
１６２の各ゲートに入力された瞬間から第１ＦＥＴ１６
１および第２ＦＥＴ１６２が実際に動作するまでには遅
れがあるため、コンデンサ１２９への充電により第１Ｆ
ＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース
間オン電圧の検出開始時間に遅れを持たせて、フォトカ
プラ１１０がオンした瞬間のドレイン−ソース間電圧を
短絡電流によるドレイン−ソース間オン電圧として誤検
出することを防止するようにしている。本第２の実施の
形態においては、この誤検出を防止するために２つのト
ランジスタを用い、フォトカプラがオンして一定の時間
が経過するまでは各ＦＥＴのドレイン−ソース間オン電
圧の検出を無視するようにしたことと、１つの基準電圧
設定用の電源を用いて短絡電流および過負荷電流を検出
できるようにしたことにある。
【００３８】図６は本発明の出力回路をプログラマブル
コントローラに適用した場合の第２の実施の形態の回路
図である。図６に示すように本第２の実施の形態の出力
回路２００は、図示しない論理演算部（図１０参照）の
演算結果が端子Ｃより入力され、この演算結果に応じて
発光する発光ダイオード２１１と発光ダイオード２１１
が発光することにより駆動されるフォトトランジスタ２
１２からなるフォトカプラ２１０と、フォトカプラ２１
０が駆動することによりターンオンされる出力素子、即
ち、第１電界効果トランジスタ（第１ＦＥＴ）２６１と
第２電界効果トランジスタ（第２ＦＥＴ）２６２と、こ
れらのフォトカプラ２１０と第１ＦＥＴ２６１および第
２ＦＥＴ２６２よりなる出力素子との間に配置された、
後述する各ＦＥＴ２６１、２６２のドレイン−ソース間
オン電圧（ＶDS(ON)）検出回路、短絡電流検出回路、サ
ージ許容回路、過負荷電流検出回路等の回路と、各ＦＥ
Ｔ２６１、２６２のターンオフラッチ回路、異常信号フ
ィードバック回路等の保護回路とにより構成される。こ
こで、ダイオード２６３および２６４は各ＦＥＴ２６
１、２６２のそれぞれの寄生ダイオードを示している。
コントローラに適用した場合の第２の実施の形態の回路
図である。図６に示すように本第２の実施の形態の出力
回路２００は、図示しない論理演算部（図１０参照）の
演算結果が端子Ｃより入力され、この演算結果に応じて
発光する発光ダイオード２１１と発光ダイオード２１１
が発光することにより駆動されるフォトトランジスタ２
１２からなるフォトカプラ２１０と、フォトカプラ２１
０が駆動することによりターンオンされる出力素子、即
ち、第１電界効果トランジスタ（第１ＦＥＴ）２６１と
第２電界効果トランジスタ（第２ＦＥＴ）２６２と、こ
れらのフォトカプラ２１０と第１ＦＥＴ２６１および第
２ＦＥＴ２６２よりなる出力素子との間に配置された、
後述する各ＦＥＴ２６１、２６２のドレイン−ソース間
オン電圧（ＶDS(ON)）検出回路、短絡電流検出回路、サ
ージ許容回路、過負荷電流検出回路等の回路と、各ＦＥ
Ｔ２６１、２６２のターンオフラッチ回路、異常信号フ
ィードバック回路等の保護回路とにより構成される。こ
こで、ダイオード２６３および２６４は各ＦＥＴ２６
１、２６２のそれぞれの寄生ダイオードを示している。
【００３９】フォトトランジスタ２１２のエミッタは抵
抗２２１および２２２の一端に接続する。抵抗２２１の
他端はダイオード２２４およびダイオード２２６のアノ
ード側に接続し、ダイオード２２６のカソード側は第１
ＦＥＴ２６１のドレイン２６１ｄに接続している。ま
た、抵抗２２２の他端はダイオード２２５およびダイオ
ード２２８のアノード側に接続し、ダイオード２２８の
カソード側は第２ＦＥＴ２６２のドレイン２６２ｄに接
続している。ダイオード２２４、２２５の各カソード側
は抵抗Ｒ1を介して接地するとともに抵抗２２３を介し
て第１比較器２３８の非反転入力端子に接続している。
抗２２１および２２２の一端に接続する。抵抗２２１の
他端はダイオード２２４およびダイオード２２６のアノ
ード側に接続し、ダイオード２２６のカソード側は第１
ＦＥＴ２６１のドレイン２６１ｄに接続している。ま
た、抵抗２２２の他端はダイオード２２５およびダイオ
ード２２８のアノード側に接続し、ダイオード２２８の
カソード側は第２ＦＥＴ２６２のドレイン２６２ｄに接
続している。ダイオード２２４、２２５の各カソード側
は抵抗Ｒ1を介して接地するとともに抵抗２２３を介し
て第１比較器２３８の非反転入力端子に接続している。
【００４０】また、抵抗２２１、２２２の共通接続点は
ゲート抵抗２２７ａ、２２７ｂを介して第１ＦＥＴ２６
１、第２ＦＥＴ２６２の各ゲート２６１ｇ、２６２ｇに
接続し、各ゲート２６１ｇ、２６２ｇはゲート抵抗２２
７ｃを介して接地している。第１ＦＥＴ２６１のソース
２６１ｓと第２ＦＥＴ２６２のソース２６２ｓは共通に
接続され、第１ＦＥＴ２６１のドレイン２６１ｄに接続
される出力端子Ｐと第２ＦＥＴ２６２のドレイン２６２
ｄに接続される出力端子Ｏとの間には被制御装置となる
負荷３００と負荷３００を駆動する負荷用交流電源３０
１とが接続され、第１ＦＥＴ２６１および第２ＦＥＴ２
６２がオン動作することにより負荷３００に負荷用交流
電源３０１から電力が供給されて負荷３００が駆動され
ることとなる。
ゲート抵抗２２７ａ、２２７ｂを介して第１ＦＥＴ２６
１、第２ＦＥＴ２６２の各ゲート２６１ｇ、２６２ｇに
接続し、各ゲート２６１ｇ、２６２ｇはゲート抵抗２２
７ｃを介して接地している。第１ＦＥＴ２６１のソース
２６１ｓと第２ＦＥＴ２６２のソース２６２ｓは共通に
接続され、第１ＦＥＴ２６１のドレイン２６１ｄに接続
される出力端子Ｐと第２ＦＥＴ２６２のドレイン２６２
ｄに接続される出力端子Ｏとの間には被制御装置となる
負荷３００と負荷３００を駆動する負荷用交流電源３０
１とが接続され、第１ＦＥＴ２６１および第２ＦＥＴ２
６２がオン動作することにより負荷３００に負荷用交流
電源３０１から電力が供給されて負荷３００が駆動され
ることとなる。
【００４１】各ＦＥＴ２６１、２６２のドレイン−ソー
ス間オン電圧（ＶDS(ON)）検出回路は、ダイオード２２
４、２２５、２２６、２２８と抵抗２２１、２２２、２
２３とから構成され、ダイオード２２６およびダイオー
ド２２８により各ＦＥＴ２６１、２６２のドレイン−ソ
ース間オン電圧（ＶDS(ON)）が検出され、このドレイン
−ソース間オン電圧（ＶDS(ON)）に相当する電位が抵抗
２２３を通して第１比較器２３８の非反転入力端子に入
力される。この第１比較器２３８の非反転入力端子に入
力される電圧は、ダイオード２２４とダイオード２２５
とがＯＲ接続されているため、第１ＦＥＴ２６１もしく
は第２ＦＥＴ２６２のドレイン−ソース間オン電圧（Ｖ
DS(ON)）の高い方が印加されることとなる。
ス間オン電圧（ＶDS(ON)）検出回路は、ダイオード２２
４、２２５、２２６、２２８と抵抗２２１、２２２、２
２３とから構成され、ダイオード２２６およびダイオー
ド２２８により各ＦＥＴ２６１、２６２のドレイン−ソ
ース間オン電圧（ＶDS(ON)）が検出され、このドレイン
−ソース間オン電圧（ＶDS(ON)）に相当する電位が抵抗
２２３を通して第１比較器２３８の非反転入力端子に入
力される。この第１比較器２３８の非反転入力端子に入
力される電圧は、ダイオード２２４とダイオード２２５
とがＯＲ接続されているため、第１ＦＥＴ２６１もしく
は第２ＦＥＴ２６２のドレイン−ソース間オン電圧（Ｖ
DS(ON)）の高い方が印加されることとなる。
【００４２】ここで、ダイオード２２４とダイオード２
２５のカソード側の共通接続点は第１トランジスタ２３
０のコレクタに接続し、そのエミツタは接地している。
第１トランジスタ２３０のベースは抵抗Ｒ2を介して直
流電源（ＤＣ／ＤＣ）に接続するとともに第２トランジ
スタ２３１のコレクタに接続し、そのエミツタは接地し
ている。第２トランジスタ２３１のベースは抵抗２３２
とコンデンサ２３３よりなる第２遅延回路に接続してい
る。
２５のカソード側の共通接続点は第１トランジスタ２３
０のコレクタに接続し、そのエミツタは接地している。
第１トランジスタ２３０のベースは抵抗Ｒ2を介して直
流電源（ＤＣ／ＤＣ）に接続するとともに第２トランジ
スタ２３１のコレクタに接続し、そのエミツタは接地し
ている。第２トランジスタ２３１のベースは抵抗２３２
とコンデンサ２３３よりなる第２遅延回路に接続してい
る。
【００４３】そのため、フォトカプラ２１０が動作しな
いときは、直流電源（ＤＣ／ＤＣ）より第１トランジス
タ２３０のベースに電流が供給されるため、第１トラン
ジスタ２３０はオン動作し、各ダイオード２２４、２２
５のカソード側はＧＮＤレベルにされる。
いときは、直流電源（ＤＣ／ＤＣ）より第１トランジス
タ２３０のベースに電流が供給されるため、第１トラン
ジスタ２３０はオン動作し、各ダイオード２２４、２２
５のカソード側はＧＮＤレベルにされる。
【００４４】一方、フォトカプラ２１０が動作すると、
ゲート抵抗２２７ａ、２２７ｂ、２２７ｃの抵抗分割比
に応じて第１ＦＥＴ２６１および第２ＦＥＴ２６２の各
ゲート２６１ｇ、２６２ｇに電圧が印加され、第１ＦＥ
Ｔ２６１および第２ＦＥＴ２６２がオン動作するが、第
１トランジスタ２３０がオン動作している間は第１比較
器２３８の非反転入力端子に各ダイオード２２６、２２
８の検出電圧が入力されないので、第１ＦＥＴ２６１お
よび第２ＦＥＴ２６２のドレイン−ソース間オン電圧
（ＶDS(ON)）の検出は無視される。これにより、第１Ｆ
ＥＴ２６１および第２ＦＥＴ２６２が完全にオン動作す
るまでのドレイン−ソース間電圧を短絡電流によるドレ
イン−ソース間オン電圧（ＶDS(ON)）として誤検出する
ことが防止できる。
ゲート抵抗２２７ａ、２２７ｂ、２２７ｃの抵抗分割比
に応じて第１ＦＥＴ２６１および第２ＦＥＴ２６２の各
ゲート２６１ｇ、２６２ｇに電圧が印加され、第１ＦＥ
Ｔ２６１および第２ＦＥＴ２６２がオン動作するが、第
１トランジスタ２３０がオン動作している間は第１比較
器２３８の非反転入力端子に各ダイオード２２６、２２
８の検出電圧が入力されないので、第１ＦＥＴ２６１お
よび第２ＦＥＴ２６２のドレイン−ソース間オン電圧
（ＶDS(ON)）の検出は無視される。これにより、第１Ｆ
ＥＴ２６１および第２ＦＥＴ２６２が完全にオン動作す
るまでのドレイン−ソース間電圧を短絡電流によるドレ
イン−ソース間オン電圧（ＶDS(ON)）として誤検出する
ことが防止できる。
【００４５】ここで、第１ＦＥＴ２６１および第２ＦＥ
Ｔ２６２がオン動作し、各ゲート２６１ｇ、２６２ｇの
印加電圧が上昇して、第２遅延回路の抵抗２３２とコン
デンサ２３３により決定される時定数に対応する所定の
時間（Ｔ1時間）が経過すると、コンデンサ２３３の充
電電圧が上昇して第２トランジスタ２３１のベース電圧
が上昇するため、第２トランジスタ２３１はオン動作す
る。第２トランジスタ２３１がオン動作すると、第１ト
ランジスタ２３０のベース電流を引き込み、第１トラン
ジスタ２３０はオフ動作することとなる。これにより、
第１比較器２３８の非反転入力端子に各ダイオード２２
６、２２８の検出電圧が入力されて、第１ＦＥＴ２６１
および第２ＦＥＴ２６２のドレイン−ソース間オン電圧
（ＶDS(ON)）の検出が開始されることとなる。
Ｔ２６２がオン動作し、各ゲート２６１ｇ、２６２ｇの
印加電圧が上昇して、第２遅延回路の抵抗２３２とコン
デンサ２３３により決定される時定数に対応する所定の
時間（Ｔ1時間）が経過すると、コンデンサ２３３の充
電電圧が上昇して第２トランジスタ２３１のベース電圧
が上昇するため、第２トランジスタ２３１はオン動作す
る。第２トランジスタ２３１がオン動作すると、第１ト
ランジスタ２３０のベース電流を引き込み、第１トラン
ジスタ２３０はオフ動作することとなる。これにより、
第１比較器２３８の非反転入力端子に各ダイオード２２
６、２２８の検出電圧が入力されて、第１ＦＥＴ２６１
および第２ＦＥＴ２６２のドレイン−ソース間オン電圧
（ＶDS(ON)）の検出が開始されることとなる。
【００４６】短絡電流検出回路は第１比較器２３８にて
構成され、この第１比較器２３８の非反転入力端子には
抵抗２２３を介してダイオード２２４、２２５の各カソ
ード側に接続している。一方、第１比較器２３８の反転
入力端子には抵抗２３７ｂと抵抗２３７ｃの共通接続点
に接続しており、抵抗２３７ｂの他端は直流電源（ＤＣ
／ＤＣ）に接続し、抵抗２３７ｃの他端は接地してい
る。ここで、抵抗２３７ｂの抵抗値Ｒｂと抵抗２３７ｃ
の抵抗値Ｒｃで分割された直流電源（ＤＣ／ＤＣ）の分
圧電圧が第１ＦＥＴ２６１および第２ＦＥＴ２６２の短
絡電流を検出するためのドレイン−ソース間オン電圧
（ＶDS(ON)）の基準電圧Ｖｓ（第２基準電圧）となる。
第１基準電圧の値Ｖｓの設定は以下のようにしてなされ
る。即ち、上述の第１の実施の形態で述べたように、Ｆ
ＥＴの最大許容サージ電流はＩＥＣ（International El
ectrotechnical Commission）規格（ＩＥＣ１１３１−
２）にて定められており、その最大許容サージ電流は定
格電流の１０倍と定められている。したがって、定格電
流の１０倍に相当する電圧より大きい値を短絡電流検出
のための基準電圧Ｖｓとしている。
構成され、この第１比較器２３８の非反転入力端子には
抵抗２２３を介してダイオード２２４、２２５の各カソ
ード側に接続している。一方、第１比較器２３８の反転
入力端子には抵抗２３７ｂと抵抗２３７ｃの共通接続点
に接続しており、抵抗２３７ｂの他端は直流電源（ＤＣ
／ＤＣ）に接続し、抵抗２３７ｃの他端は接地してい
る。ここで、抵抗２３７ｂの抵抗値Ｒｂと抵抗２３７ｃ
の抵抗値Ｒｃで分割された直流電源（ＤＣ／ＤＣ）の分
圧電圧が第１ＦＥＴ２６１および第２ＦＥＴ２６２の短
絡電流を検出するためのドレイン−ソース間オン電圧
（ＶDS(ON)）の基準電圧Ｖｓ（第２基準電圧）となる。
第１基準電圧の値Ｖｓの設定は以下のようにしてなされ
る。即ち、上述の第１の実施の形態で述べたように、Ｆ
ＥＴの最大許容サージ電流はＩＥＣ（International El
ectrotechnical Commission）規格（ＩＥＣ１１３１−
２）にて定められており、その最大許容サージ電流は定
格電流の１０倍と定められている。したがって、定格電
流の１０倍に相当する電圧より大きい値を短絡電流検出
のための基準電圧Ｖｓとしている。
【００４７】ここで、図７は第１ＦＥＴ２６１および第
２ＦＥＴ２６２に過渡電流が流れた場合のドレイン−ソ
ース間オン電圧（ＶDS(ON)）波形を示す図であり、短絡
時には曲線Ａで示される波形となり、サージ印加時には
曲線Ｂで示される波形となり、過負荷時には曲線Ｃで示
される波形となり、定格負荷時には曲線Ｄで示される波
形となる。したがって、図７に示すように、短絡電流の
検出レベルをドレイン−ソース間オン電圧（ＶDS(ON)）
が定格電流の１０倍に相当する電圧より大きくなった値
を基準電圧Ｖｓとなるように抵抗２３７ｂの抵抗値Ｒｂ
と抵抗２３７ｃの抵抗値Ｒｃを選定すればよいこととな
る。
２ＦＥＴ２６２に過渡電流が流れた場合のドレイン−ソ
ース間オン電圧（ＶDS(ON)）波形を示す図であり、短絡
時には曲線Ａで示される波形となり、サージ印加時には
曲線Ｂで示される波形となり、過負荷時には曲線Ｃで示
される波形となり、定格負荷時には曲線Ｄで示される波
形となる。したがって、図７に示すように、短絡電流の
検出レベルをドレイン−ソース間オン電圧（ＶDS(ON)）
が定格電流の１０倍に相当する電圧より大きくなった値
を基準電圧Ｖｓとなるように抵抗２３７ｂの抵抗値Ｒｂ
と抵抗２３７ｃの抵抗値Ｒｃを選定すればよいこととな
る。
【００４８】サージ許容回路および過負荷電流検出回路
は、抵抗２３９とコンデンサ２３５とかなる第１遅延回
路と第２比較器２３６と上述の第１比較器２３８とから
構成され、第２比較器２３６の反転入力端子は抵抗２３
９とコンデンサ２３５との共通接続点に接続し、抵抗２
３９の他端は各ＦＥＴ２６１、２６２の各ゲート２６１
ｇ、２６２ｇに接続し、コンデンサ２３５の他端は接地
している。また、第２比較器２３６の非反転入力端子は
抵抗２３４ａと抵抗２３４ｂの共通接続点に接続し、抵
抗２３４ａの他端は直流電源（ＤＣ／ＤＣ）に接続し、
抵抗２３４ｂの他端は接地している。第２比較器２３６
の出力は抵抗２３７ａを介して第１比較器２３８の反転
入力端子に接続している。
は、抵抗２３９とコンデンサ２３５とかなる第１遅延回
路と第２比較器２３６と上述の第１比較器２３８とから
構成され、第２比較器２３６の反転入力端子は抵抗２３
９とコンデンサ２３５との共通接続点に接続し、抵抗２
３９の他端は各ＦＥＴ２６１、２６２の各ゲート２６１
ｇ、２６２ｇに接続し、コンデンサ２３５の他端は接地
している。また、第２比較器２３６の非反転入力端子は
抵抗２３４ａと抵抗２３４ｂの共通接続点に接続し、抵
抗２３４ａの他端は直流電源（ＤＣ／ＤＣ）に接続し、
抵抗２３４ｂの他端は接地している。第２比較器２３６
の出力は抵抗２３７ａを介して第１比較器２３８の反転
入力端子に接続している。
【００４９】ここで、第２比較器２３６の反転入力端子
に入力される電圧（コンデンサ２３５の充電電圧）が非
反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵
抗２３４ａと抵抗２３４ｂとの分圧比により決定される
電圧を越えるまでの時間を、第１遅延回路の抵抗２３９
とコンデンサ２３５により決定される時定数に対応する
サージ許容時間（Ｔ2時間、図７においては２サイクル
の間）として設定する。これにより、このサージ許容時
間（Ｔ2時間）内に第１比較器２３８の非反転入力端子
に入力される第１ＦＥＴ２６１もしくは第２ＦＥＴ２６
２のドレイン−ソース間オン電圧（ＶDS(ON)）が反転入
力端子に入力される基準電圧Ｖｓより大きくなると、第
１比較器２３８は許容サージ電流を越えたとしてオフ動
作し、短絡電流検出信号を出力する。
に入力される電圧（コンデンサ２３５の充電電圧）が非
反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵
抗２３４ａと抵抗２３４ｂとの分圧比により決定される
電圧を越えるまでの時間を、第１遅延回路の抵抗２３９
とコンデンサ２３５により決定される時定数に対応する
サージ許容時間（Ｔ2時間、図７においては２サイクル
の間）として設定する。これにより、このサージ許容時
間（Ｔ2時間）内に第１比較器２３８の非反転入力端子
に入力される第１ＦＥＴ２６１もしくは第２ＦＥＴ２６
２のドレイン−ソース間オン電圧（ＶDS(ON)）が反転入
力端子に入力される基準電圧Ｖｓより大きくなると、第
１比較器２３８は許容サージ電流を越えたとしてオフ動
作し、短絡電流検出信号を出力する。
【００５０】なお、サージ許容時間（Ｔ2時間）内に第
１比較器２３８の非反転入力端子に入力される第１ＦＥ
Ｔ２６１もしくは第２ＦＥＴ２６２のドレイン−ソース
間オン電圧（ＶDS(ON)）が反転入力端子に入力される後
述する過負荷電流検出電圧Ｖｏより大きくても基準電圧
Ｖｓより小さければ許容サージ電流と判定して第１比較
器２３８はオン動作のままで出力信号を出力することは
ない。
１比較器２３８の非反転入力端子に入力される第１ＦＥ
Ｔ２６１もしくは第２ＦＥＴ２６２のドレイン−ソース
間オン電圧（ＶDS(ON)）が反転入力端子に入力される後
述する過負荷電流検出電圧Ｖｏより大きくても基準電圧
Ｖｓより小さければ許容サージ電流と判定して第１比較
器２３８はオン動作のままで出力信号を出力することは
ない。
【００５１】一方、コンデンサ２３５の充電電圧が上昇
して第２比較器２３６の反転入力端子電圧が上昇し、非
反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵
抗２３４ａと抵抗２３４ｂとの分圧比により決定される
基準電圧Ｖｔ（第３基準電圧図８（ｅ）参照）を越える
と、第２比較器２３６はサージ許容時間（Ｔ2時間）を
越えたと判定してサージ許容時間経過信号を出力する。
すると、このサージ許容時間経過信号により抵抗２３７
ａがＧＮＤレベルに引かれることとなり、第１比較器２
３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗
２３７ｃのみから抵抗２３７ａと抵抗２３７ｃの並列回
路の合成抵抗となってその抵抗値が減少することとな
る。つまり、第１比較器２３８の反転入力端子に接続さ
れる基準電圧が図７に示すように基準電圧Ｖｓから基準
電圧Ｖｏ（第１基準電圧）に低下することとなる。
して第２比較器２３６の反転入力端子電圧が上昇し、非
反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵
抗２３４ａと抵抗２３４ｂとの分圧比により決定される
基準電圧Ｖｔ（第３基準電圧図８（ｅ）参照）を越える
と、第２比較器２３６はサージ許容時間（Ｔ2時間）を
越えたと判定してサージ許容時間経過信号を出力する。
すると、このサージ許容時間経過信号により抵抗２３７
ａがＧＮＤレベルに引かれることとなり、第１比較器２
３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗
２３７ｃのみから抵抗２３７ａと抵抗２３７ｃの並列回
路の合成抵抗となってその抵抗値が減少することとな
る。つまり、第１比較器２３８の反転入力端子に接続さ
れる基準電圧が図７に示すように基準電圧Ｖｓから基準
電圧Ｖｏ（第１基準電圧）に低下することとなる。
【００５２】したがって、サージ許容時間（Ｔ2時間）
経過後、第１比較器２３８の非反転入力端子に入力され
る第１ＦＥＴ２６１もしくは第２ＦＥＴ２６２のドレイ
ン−ソース間オン電圧（ＶDS(ON)）が反転入力端子に入
力される基準電圧Ｖｏ（第１基準電圧）より大きくなる
と、第１比較器２３８は過負荷電流と判定してオフ動作
し、過負荷電流検出信号を出力することとなる。ターン
オフラッチ回路は、サイリスタ２４０から構成し、この
サイリスタ２４０のアノード側は第２発光ダイオード２
５１を介して分圧抵抗２２７ａと２２７ｂの共通接続点
に接続し、そのカソード側は接地し、そのゲートは第１
比較器２３８の出力端子に接続するとともに抵抗２４１
を介して直流電源（ＤＣ／ＤＣ）に接続している。
経過後、第１比較器２３８の非反転入力端子に入力され
る第１ＦＥＴ２６１もしくは第２ＦＥＴ２６２のドレイ
ン−ソース間オン電圧（ＶDS(ON)）が反転入力端子に入
力される基準電圧Ｖｏ（第１基準電圧）より大きくなる
と、第１比較器２３８は過負荷電流と判定してオフ動作
し、過負荷電流検出信号を出力することとなる。ターン
オフラッチ回路は、サイリスタ２４０から構成し、この
サイリスタ２４０のアノード側は第２発光ダイオード２
５１を介して分圧抵抗２２７ａと２２７ｂの共通接続点
に接続し、そのカソード側は接地し、そのゲートは第１
比較器２３８の出力端子に接続するとともに抵抗２４１
を介して直流電源（ＤＣ／ＤＣ）に接続している。
【００５３】このため、第１比較器２３８がオフ動作し
て短絡電流検出信号または過負荷電流検出信号を出力す
ると、サイリスタ２４０のゲートには抵抗２４１を通し
て直流電源（ＤＣ／ＤＣ）が印加されてターンオンす
る。すると、第１ＦＥＴ２６１および第２ＦＥＴ２６２
の各ゲート電圧が低下して各ＦＥＴ２６１、２６２はオ
フ動作する。サイリスタ２４０のアノードには直流電源
（ＤＣ／ＤＣ）より第１フォトトランジスタ２１２、抵
抗２２７ａ、第２発光ダイオード２５１を通して保持電
流が供給されるため、第１フォトカプラ２１０がオフ動
作するまでサイリスタ２４０のターンオンが保持（ラッ
チ）され、各ＦＥＴ２６１、２６２のターンオフ状態が
ラッチされる。なお、図６に示すように、第１ＦＥＴ２
６１および第２ＦＥＴ２６２の各ゲート２６１ｇ、２６
２ｇの共通接続点とサイリスタ２４０のアノード側との
間にダイオード２４２を接続すれば、各ＦＥＴ２６１、
２６２のゲート電荷を急激に引き抜くことができるよう
になり、各ＦＥＴ２６１、２６２のオフ動作を速くする
ことが可能となる。
て短絡電流検出信号または過負荷電流検出信号を出力す
ると、サイリスタ２４０のゲートには抵抗２４１を通し
て直流電源（ＤＣ／ＤＣ）が印加されてターンオンす
る。すると、第１ＦＥＴ２６１および第２ＦＥＴ２６２
の各ゲート電圧が低下して各ＦＥＴ２６１、２６２はオ
フ動作する。サイリスタ２４０のアノードには直流電源
（ＤＣ／ＤＣ）より第１フォトトランジスタ２１２、抵
抗２２７ａ、第２発光ダイオード２５１を通して保持電
流が供給されるため、第１フォトカプラ２１０がオフ動
作するまでサイリスタ２４０のターンオンが保持（ラッ
チ）され、各ＦＥＴ２６１、２６２のターンオフ状態が
ラッチされる。なお、図６に示すように、第１ＦＥＴ２
６１および第２ＦＥＴ２６２の各ゲート２６１ｇ、２６
２ｇの共通接続点とサイリスタ２４０のアノード側との
間にダイオード２４２を接続すれば、各ＦＥＴ２６１、
２６２のゲート電荷を急激に引き抜くことができるよう
になり、各ＦＥＴ２６１、２６２のオフ動作を速くする
ことが可能となる。
【００５４】異常信号フィードバック回路は第２発光ダ
イオード２５１と第２フォトトランジスタ２５２よりな
る第２フォトカプラ２５０から構成し、上述したよう
に、第１比較器２３８がオフ動作して短絡検出信号また
は過負荷検出信号を出力するとサイリスタ２４０がター
ンオンする。すると、第２発光ダイオード２５１が発光
して第２フォトトランジスタ２５２が導通する。第２フ
ォトトランジスタ２５２が導通することにより、短絡電
流あるいは過負荷電流の異常信号は端子Ｓを介して図示
しない論理演算部（図１０参照）にフィードバックされ
ることとなる。
イオード２５１と第２フォトトランジスタ２５２よりな
る第２フォトカプラ２５０から構成し、上述したよう
に、第１比較器２３８がオフ動作して短絡検出信号また
は過負荷検出信号を出力するとサイリスタ２４０がター
ンオンする。すると、第２発光ダイオード２５１が発光
して第２フォトトランジスタ２５２が導通する。第２フ
ォトトランジスタ２５２が導通することにより、短絡電
流あるいは過負荷電流の異常信号は端子Ｓを介して図示
しない論理演算部（図１０参照）にフィードバックされ
ることとなる。
【００５５】以下に、上述のように構成した本第２の実
施の形態の保護回路の動作を図８の動作波形図に基づい
て説明する。ここで、図８（ａ）はフォトカプラ２１０
のオン／オフ動作波形を示し、図８（ｂ）は第１ＦＥＴ
２６１および第２ＦＥＴ２６２のオン／オフ動作波形を
示し、図８（ｃ）は第１ＦＥＴ２６１および第２ＦＥＴ
２６２に流れる負荷電流の波形を示し、図８（ｄ）は第
１トランジスタ２３０の動作波形を示し、図８（ｅ）は
第２比較器２３６の反転入力端子に入力される入力電圧
波形を示し、図８（ｆ）は第１比較器２３８の反転入力
端子に入力される入力電圧波形を示す。なお、図８
（ｆ）のＯＮ電圧は各ＦＥＴ２６１、２６２のドレイン
−ソース間電圧を示す。
施の形態の保護回路の動作を図８の動作波形図に基づい
て説明する。ここで、図８（ａ）はフォトカプラ２１０
のオン／オフ動作波形を示し、図８（ｂ）は第１ＦＥＴ
２６１および第２ＦＥＴ２６２のオン／オフ動作波形を
示し、図８（ｃ）は第１ＦＥＴ２６１および第２ＦＥＴ
２６２に流れる負荷電流の波形を示し、図８（ｄ）は第
１トランジスタ２３０の動作波形を示し、図８（ｅ）は
第２比較器２３６の反転入力端子に入力される入力電圧
波形を示し、図８（ｆ）は第１比較器２３８の反転入力
端子に入力される入力電圧波形を示す。なお、図８
（ｆ）のＯＮ電圧は各ＦＥＴ２６１、２６２のドレイン
−ソース間電圧を示す。
【００５６】（１）短絡状態となった場合 時刻ｔ1の時点においてフォトカプラ２１０が動作（図
８（ａ）参照）すると、第１ＦＥＴ２６１および第２Ｆ
ＥＴ２６２の各ゲート２６１ｇ、２６２ｇに電圧が印加
され、第１ＦＥＴ２６１および第２ＦＥＴ２６２がオン
動作（図８（ｂ）参照）する。ところが、第２遅延回路
の抵抗２３２とコンデンサ２３３により決定される時定
数に対応するＴ1時間が経過するまでは第１トランジス
タ２３０がオン動作しているので、第１比較器２３８の
非反転入力端子に各ダイオード２２６、２２８の検出電
圧が入力されなく、第１ＦＥＴ２６１もしくは第２ＦＥ
Ｔ２６２のドレイン−ソース間オン電圧（ＶDS(ON)）の
検出は無視される。
８（ａ）参照）すると、第１ＦＥＴ２６１および第２Ｆ
ＥＴ２６２の各ゲート２６１ｇ、２６２ｇに電圧が印加
され、第１ＦＥＴ２６１および第２ＦＥＴ２６２がオン
動作（図８（ｂ）参照）する。ところが、第２遅延回路
の抵抗２３２とコンデンサ２３３により決定される時定
数に対応するＴ1時間が経過するまでは第１トランジス
タ２３０がオン動作しているので、第１比較器２３８の
非反転入力端子に各ダイオード２２６、２２８の検出電
圧が入力されなく、第１ＦＥＴ２６１もしくは第２ＦＥ
Ｔ２６２のドレイン−ソース間オン電圧（ＶDS(ON)）の
検出は無視される。
【００５７】第１ＦＥＴ２６１および第２ＦＥＴ２６２
がオン動作してからＴ1時間が経過した時刻ｔ2の時点に
なると、各ゲート２６１ｇ、２６２ｇの印加電圧が上昇
し、コンデンサ２３３の充電電圧が上昇して第２トラン
ジスタ２３１のベース電圧が上昇するため、第２トラン
ジスタ２３１がオン動作する。第２トランジスタ２３１
がオン動作すると、第１トランジスタ２３０のベース電
流を引き込み、第１トランジスタ２３０はオフ動作（図
８（ｄ）参照）する。これにより、第１比較器２３８の
非反転入力端子に各ダイオード２２６、２２８の検出電
圧が入力されて、第１ＦＥＴ２６１もしくは第２ＦＥＴ
２６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検
出が開始される。
がオン動作してからＴ1時間が経過した時刻ｔ2の時点に
なると、各ゲート２６１ｇ、２６２ｇの印加電圧が上昇
し、コンデンサ２３３の充電電圧が上昇して第２トラン
ジスタ２３１のベース電圧が上昇するため、第２トラン
ジスタ２３１がオン動作する。第２トランジスタ２３１
がオン動作すると、第１トランジスタ２３０のベース電
流を引き込み、第１トランジスタ２３０はオフ動作（図
８（ｄ）参照）する。これにより、第１比較器２３８の
非反転入力端子に各ダイオード２２６、２２８の検出電
圧が入力されて、第１ＦＥＴ２６１もしくは第２ＦＥＴ
２６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検
出が開始される。
【００５８】このとき出力端子Ｐ、Ｏに接続された負荷
３００が負荷短絡状態にあると、第１ＦＥＴ２６１およ
び第２ＦＥＴ２６２には短絡電流（図７および図８
（ｃ）の符号Ａ参照）が流れる。すると、この短絡電流
に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が
各ダイオード２２６、２２８にて検出され、検出された
電圧の高い方の電圧がダイオード２２４と２２５にて選
択されて、抵抗２２３を通して第１比較器２３８の非反
転入力端子に入力される。このとき、第２比較器２３６
の反転入力端子に入力される電圧は図８（ｅ）に示すよ
うに基準電圧Ｖｔより小さい（即ち、コンデンサ２３５
の充電電圧が小さい）ため、第２比較器２３６はサージ
許容時間経過信号を出力しなく、第１比較器２３８の反
転入力端子には基準電圧Ｖｓ（直流電源（ＤＣ／ＤＣ）
の抵抗２３７ｂと抵抗２３７ｃで分圧された電圧）が入
力されることとなる。
３００が負荷短絡状態にあると、第１ＦＥＴ２６１およ
び第２ＦＥＴ２６２には短絡電流（図７および図８
（ｃ）の符号Ａ参照）が流れる。すると、この短絡電流
に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が
各ダイオード２２６、２２８にて検出され、検出された
電圧の高い方の電圧がダイオード２２４と２２５にて選
択されて、抵抗２２３を通して第１比較器２３８の非反
転入力端子に入力される。このとき、第２比較器２３６
の反転入力端子に入力される電圧は図８（ｅ）に示すよ
うに基準電圧Ｖｔより小さい（即ち、コンデンサ２３５
の充電電圧が小さい）ため、第２比較器２３６はサージ
許容時間経過信号を出力しなく、第１比較器２３８の反
転入力端子には基準電圧Ｖｓ（直流電源（ＤＣ／ＤＣ）
の抵抗２３７ｂと抵抗２３７ｃで分圧された電圧）が入
力されることとなる。
【００５９】そして、図８（ｆ）に示すように、第１比
較器２３８の非反転入力端子に入力されるドレイン−ソ
ース間オン電圧（ＶDS(ON)）は反転入力端子に入力され
る基準電圧Ｖｓより大きいため、第１比較器２３８はオ
フ動作して短絡検出信号を出力する。すると、サイリス
タ２４０のゲートには抵抗２４１を通して直流電源（Ｄ
Ｃ／ＤＣ）が印加されてターンオンし、ダイオード２４
２を通して各ＦＥＴ２６１、２６２のゲート電荷が引き
抜かれて各ＦＥＴ２６１、２６２はオフ動作（図８
（ｂ）参照）する。このとき、サイリスタ２４０のアノ
ードには直流電源（ＤＣ／ＤＣ）より第１フォトトラン
ジスタ２１２、抵抗２２７ａ、第２発光ダイオード２５
１を通して保持電流が供給されるため、サイリスタ２４
０はターンオンの状態がラッチされ、各ＦＥＴ２６１、
２６２のターンオフの状態がラッチされる。
較器２３８の非反転入力端子に入力されるドレイン−ソ
ース間オン電圧（ＶDS(ON)）は反転入力端子に入力され
る基準電圧Ｖｓより大きいため、第１比較器２３８はオ
フ動作して短絡検出信号を出力する。すると、サイリス
タ２４０のゲートには抵抗２４１を通して直流電源（Ｄ
Ｃ／ＤＣ）が印加されてターンオンし、ダイオード２４
２を通して各ＦＥＴ２６１、２６２のゲート電荷が引き
抜かれて各ＦＥＴ２６１、２６２はオフ動作（図８
（ｂ）参照）する。このとき、サイリスタ２４０のアノ
ードには直流電源（ＤＣ／ＤＣ）より第１フォトトラン
ジスタ２１２、抵抗２２７ａ、第２発光ダイオード２５
１を通して保持電流が供給されるため、サイリスタ２４
０はターンオンの状態がラッチされ、各ＦＥＴ２６１、
２６２のターンオフの状態がラッチされる。
【００６０】一方、サイリスタ２４０がターンオンする
と、第２フォトカプラ２５０の第２発光ダイオード２５
１が発光して第２フォトトランジスタ２５２が導通す
る。第２フォトトランジスタ２５２が導通すると、短絡
電流の異常信号が端子Ｓを介して図示しない論理演算部
（図１０参照）にフィードバックされる。なお、時刻ｔ
3において第１フォトカプラ２１０がオフ動作するとサ
イリスタ２４０のターンオンのラッチが解除される。
と、第２フォトカプラ２５０の第２発光ダイオード２５
１が発光して第２フォトトランジスタ２５２が導通す
る。第２フォトトランジスタ２５２が導通すると、短絡
電流の異常信号が端子Ｓを介して図示しない論理演算部
（図１０参照）にフィードバックされる。なお、時刻ｔ
3において第１フォトカプラ２１０がオフ動作するとサ
イリスタ２４０のターンオンのラッチが解除される。
【００６１】（２）過負荷状態となった場合 時刻ｔ4において、再度、フォトカプラ２１０が動作
（図８（ａ）参照）し、Ｔ1時間が経過した時刻ｔ5の時
点になると、各ゲート２６１ｇ、２６２ｇの印加電圧が
上昇し、コンデンサ２３３の充電電圧が上昇して第２ト
ランジスタ２３１のベース電圧が上昇するため、第２ト
ランジスタ２３１がオン動作して、第１トランジスタ２
３０はオフ動作（図８（ｄ）参照）する。このとき出力
端子Ｐ、Ｏに接続された負荷３００が過負荷状態にある
と、第１ＦＥＴ２６１および第２ＦＥＴ２６２には過負
荷電流（図７および図８（ｃ）の符号Ｃ参照）が流れ
る。
（図８（ａ）参照）し、Ｔ1時間が経過した時刻ｔ5の時
点になると、各ゲート２６１ｇ、２６２ｇの印加電圧が
上昇し、コンデンサ２３３の充電電圧が上昇して第２ト
ランジスタ２３１のベース電圧が上昇するため、第２ト
ランジスタ２３１がオン動作して、第１トランジスタ２
３０はオフ動作（図８（ｄ）参照）する。このとき出力
端子Ｐ、Ｏに接続された負荷３００が過負荷状態にある
と、第１ＦＥＴ２６１および第２ＦＥＴ２６２には過負
荷電流（図７および図８（ｃ）の符号Ｃ参照）が流れ
る。
【００６２】すると、この過負荷電流に対応するドレイ
ン−ソース間オン電圧（ＶDS(ON)）が各ダイオード２２
６、２２８にて検出され、検出された電圧の高い方の電
圧がダイオード２２４と２２５にて選択されて、抵抗２
２３を通して第１比較器２３８の非反転入力端子に入力
される。このとき、第２比較器２３６の反転入力端子に
入力される電圧はコンデンサ２３５の充電電圧となるの
で、図８（ｅ）に示すように時刻ｔ4から時刻ｔ6に時間
が経過するとともにその充電電圧は上昇し、時刻ｔ6に
なって充電電圧が基準電圧Ｖｔに達するとサージ許容時
間（Ｔ2時間）が経過したこととなり、第２比較器２３
６はサージ許容時間経過信号を出力する。
ン−ソース間オン電圧（ＶDS(ON)）が各ダイオード２２
６、２２８にて検出され、検出された電圧の高い方の電
圧がダイオード２２４と２２５にて選択されて、抵抗２
２３を通して第１比較器２３８の非反転入力端子に入力
される。このとき、第２比較器２３６の反転入力端子に
入力される電圧はコンデンサ２３５の充電電圧となるの
で、図８（ｅ）に示すように時刻ｔ4から時刻ｔ6に時間
が経過するとともにその充電電圧は上昇し、時刻ｔ6に
なって充電電圧が基準電圧Ｖｔに達するとサージ許容時
間（Ｔ2時間）が経過したこととなり、第２比較器２３
６はサージ許容時間経過信号を出力する。
【００６３】時刻ｔ6において、第２比較器２３６より
サージ許容時間経過信号を出力されると、第１比較器２
３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗
２３７ｃのみから抵抗２３７ａと抵抗２３７ｃの並列回
路の合成抵抗となってその抵抗値が小さくなる。そのた
め、図８（ｆ）に示すように、第１比較器２３８の反転
入力端子に入力される基準電圧はＶｓからＶｏに低下
し、非反転入力端子に入力されるドレイン−ソース間オ
ン電圧（ＶDS(ON)）はこのＶｏより大きいため、第１比
較器２３８はオフ動作して過電流検出信号を出力する。
サージ許容時間経過信号を出力されると、第１比較器２
３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗
２３７ｃのみから抵抗２３７ａと抵抗２３７ｃの並列回
路の合成抵抗となってその抵抗値が小さくなる。そのた
め、図８（ｆ）に示すように、第１比較器２３８の反転
入力端子に入力される基準電圧はＶｓからＶｏに低下
し、非反転入力端子に入力されるドレイン−ソース間オ
ン電圧（ＶDS(ON)）はこのＶｏより大きいため、第１比
較器２３８はオフ動作して過電流検出信号を出力する。
【００６４】すると、サイリスタ２４０のゲートには抵
抗２４１を通して直流電源（ＤＣ／ＤＣ）が印加されて
ターンオンし、ダイオード２４２を通して各ＦＥＴ２６
１、２６２のゲート電荷が引き抜かれて各ＦＥＴ２６
１、２６２はオフ動作（図８（ｂ）参照）する。このと
き、サイリスタ２４０のアノードには直流電源（ＤＣ／
ＤＣ）より第１フォトトランジスタ２１２、抵抗２２７
ａ、第２発光ダイオード２５１を通して保持電流が供給
されるため、サイリスタ２４０はターンオンの状態がラ
ッチされ、各ＦＥＴ２６１、２６２はターンオフの状態
がラッチされる。
抗２４１を通して直流電源（ＤＣ／ＤＣ）が印加されて
ターンオンし、ダイオード２４２を通して各ＦＥＴ２６
１、２６２のゲート電荷が引き抜かれて各ＦＥＴ２６
１、２６２はオフ動作（図８（ｂ）参照）する。このと
き、サイリスタ２４０のアノードには直流電源（ＤＣ／
ＤＣ）より第１フォトトランジスタ２１２、抵抗２２７
ａ、第２発光ダイオード２５１を通して保持電流が供給
されるため、サイリスタ２４０はターンオンの状態がラ
ッチされ、各ＦＥＴ２６１、２６２はターンオフの状態
がラッチされる。
【００６５】一方、サイリスタ２４０がターンオンする
と、第２フォトカプラ２５０の第２発光ダイオード２５
１が発光して第２フォトトランジスタ２５２が導通す
る。第２フォトトランジスタ２５２が導通すると、過負
荷電流の異常信号が端子Ｓを介して図示しない論理演算
部（図１０参照）にフィードバックされる。なお、時刻
ｔ7において第１フォトカプラ２１０がオフ動作すると
サイリスタ２４０のターンオンのラッチが解除される。
と、第２フォトカプラ２５０の第２発光ダイオード２５
１が発光して第２フォトトランジスタ２５２が導通す
る。第２フォトトランジスタ２５２が導通すると、過負
荷電流の異常信号が端子Ｓを介して図示しない論理演算
部（図１０参照）にフィードバックされる。なお、時刻
ｔ7において第１フォトカプラ２１０がオフ動作すると
サイリスタ２４０のターンオンのラッチが解除される。
【００６６】（３）定格負荷状態となった場合、 時刻ｔ8において、再再度、フォトカプラ２１０が動作
（図８（ａ）参照）し、Ｔ1時間が経過した時刻ｔ9の時
点になると、各ゲート２６１ｇ、２６２ｇの印加電圧が
上昇し、コンデンサ２３３の充電電圧が上昇して第２ト
ランジスタ２３１のベース電圧が上昇するため、第２ト
ランジスタ２３１がオン動作して、第１トランジスタ２
３０はオフ動作（図８（ｄ）参照）する。このとき出力
端子Ｐ、Ｏに接続された負荷３００が定格負荷状態にあ
ると、第１ＦＥＴ２６１および第２ＦＥＴ２６２には定
格負荷電流（図７および図８（ｃ）の符号Ｄ参照）が流
れる。
（図８（ａ）参照）し、Ｔ1時間が経過した時刻ｔ9の時
点になると、各ゲート２６１ｇ、２６２ｇの印加電圧が
上昇し、コンデンサ２３３の充電電圧が上昇して第２ト
ランジスタ２３１のベース電圧が上昇するため、第２ト
ランジスタ２３１がオン動作して、第１トランジスタ２
３０はオフ動作（図８（ｄ）参照）する。このとき出力
端子Ｐ、Ｏに接続された負荷３００が定格負荷状態にあ
ると、第１ＦＥＴ２６１および第２ＦＥＴ２６２には定
格負荷電流（図７および図８（ｃ）の符号Ｄ参照）が流
れる。
【００６７】すると、この定格負荷電流に対応するドレ
イン−ソース間オン電圧（ＶDS(ON)）が各ダイオード２
２６、２２８にて検出され、検出された電圧の高い方の
電圧がダイオード２２４と２２５にて選択されて、抵抗
２２３を通して第１比較器２３８の非反転入力端子に入
力される。このとき、第２比較器２３６の反転入力端子
に入力される電圧はコンデンサ２３５の充電電圧となる
ので、図８（ｅ）に示すように時刻ｔ8から時刻ｔ10に
時間が経過するとともにその充電電圧は上昇し、時刻ｔ
10になって充電電圧が基準電圧Ｖｔに達するとサージ許
容時間（Ｔ2時間）が経過したこととなり、第２比較器
２３６はサージ許容時間経過信号を出力する。
イン−ソース間オン電圧（ＶDS(ON)）が各ダイオード２
２６、２２８にて検出され、検出された電圧の高い方の
電圧がダイオード２２４と２２５にて選択されて、抵抗
２２３を通して第１比較器２３８の非反転入力端子に入
力される。このとき、第２比較器２３６の反転入力端子
に入力される電圧はコンデンサ２３５の充電電圧となる
ので、図８（ｅ）に示すように時刻ｔ8から時刻ｔ10に
時間が経過するとともにその充電電圧は上昇し、時刻ｔ
10になって充電電圧が基準電圧Ｖｔに達するとサージ許
容時間（Ｔ2時間）が経過したこととなり、第２比較器
２３６はサージ許容時間経過信号を出力する。
【００６８】時刻ｔ10において、第２比較器２３６より
サージ許容時間経過信号を出力されると、第１比較器２
３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗
２３７ｃのみから抵抗２３７ａと抵抗２３７ｃの並列回
路の合成抵抗となってその抵抗値が小さくなる。そのた
め、図８（ｆ）に示すように、第１比較器２３８の反転
入力端子に入力される基準電圧はＶｓからＶｏに低下
し、非反転入力端子に入力されるドレイン−ソース間オ
ン電圧（ＶDS(ON)）はこのＶｏより小さいため、第１比
較器２３８はオン動作のままで検出信号を出力しない。
サージ許容時間経過信号を出力されると、第１比較器２
３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗
２３７ｃのみから抵抗２３７ａと抵抗２３７ｃの並列回
路の合成抵抗となってその抵抗値が小さくなる。そのた
め、図８（ｆ）に示すように、第１比較器２３８の反転
入力端子に入力される基準電圧はＶｓからＶｏに低下
し、非反転入力端子に入力されるドレイン−ソース間オ
ン電圧（ＶDS(ON)）はこのＶｏより小さいため、第１比
較器２３８はオン動作のままで検出信号を出力しない。
【００６９】上述のように構成した本第２の実施の形態
においては、各ＦＥＴ２６１、２６２のドレイン−ソー
ス間オン電圧（ＶDS(ON)）と基準電圧Ｖｓ（第２基準電
圧）とを第１比較器２３８が比較して、ドレイン−ソー
ス間オン電圧（ＶDS(ON)）が基準電圧Ｖｓより大きいと
短絡電流検出信号を出力する。これにより、分路回路を
設けなくても簡単な回路構成で短絡電流を検出できるよ
うになる。
においては、各ＦＥＴ２６１、２６２のドレイン−ソー
ス間オン電圧（ＶDS(ON)）と基準電圧Ｖｓ（第２基準電
圧）とを第１比較器２３８が比較して、ドレイン−ソー
ス間オン電圧（ＶDS(ON)）が基準電圧Ｖｓより大きいと
短絡電流検出信号を出力する。これにより、分路回路を
設けなくても簡単な回路構成で短絡電流を検出できるよ
うになる。
【００７０】また、抵抗２３９とコンデンサ２３５とか
らなる第１遅延回路の時定数（Ｔ2時間：第１の経過時
間）に対応する電圧に基づいて第２比較器２３６から出
力されたサージ許容時間経過信号により基準電圧Ｖｓが
低下した基準電圧Ｖｏ（第１基準電圧）と各ＦＥＴ２６
１、２６２のドレイン−ソース間オン電圧（ＶDS(ON)）
とを比較し、ドレイン−ソース間オン電圧（ＶDS(ON)）
が基準電圧Ｖｏより大きいと第１比較器２３８は過負荷
電流検出信号を出力するので、許容サージ電流を過電流
として誤検出することが防止できるようになる。
らなる第１遅延回路の時定数（Ｔ2時間：第１の経過時
間）に対応する電圧に基づいて第２比較器２３６から出
力されたサージ許容時間経過信号により基準電圧Ｖｓが
低下した基準電圧Ｖｏ（第１基準電圧）と各ＦＥＴ２６
１、２６２のドレイン−ソース間オン電圧（ＶDS(ON)）
とを比較し、ドレイン−ソース間オン電圧（ＶDS(ON)）
が基準電圧Ｖｏより大きいと第１比較器２３８は過負荷
電流検出信号を出力するので、許容サージ電流を過電流
として誤検出することが防止できるようになる。
【００７１】また、基準電圧Ｖｓ（第２基準電圧）と基
準電圧Ｖｏ（第１基準電圧）は１つの直流電源（ＤＣ／
ＤＣ）により発生させることができるので、基準電圧発
生用の電源を減らすことが可能となり、この種の出力回
路を小型にかつ安価に製造できるようになる。さらに、
第２遅延回路路は電界効果トランジスタが駆動して第２
の経過時間（Ｔ1時間）が経過するまで、ドレイン−ソ
ース間オン電圧検出手段が検出したドレイン−ソース間
オン電圧の検出を開始しないので、電界効果トランジス
タが駆動する瞬間のドレイン−ソース間電圧を短絡電流
によるドレイン−ソース間オン電圧として誤検出するこ
とが防止できるようになる。
準電圧Ｖｏ（第１基準電圧）は１つの直流電源（ＤＣ／
ＤＣ）により発生させることができるので、基準電圧発
生用の電源を減らすことが可能となり、この種の出力回
路を小型にかつ安価に製造できるようになる。さらに、
第２遅延回路路は電界効果トランジスタが駆動して第２
の経過時間（Ｔ1時間）が経過するまで、ドレイン−ソ
ース間オン電圧検出手段が検出したドレイン−ソース間
オン電圧の検出を開始しないので、電界効果トランジス
タが駆動する瞬間のドレイン−ソース間電圧を短絡電流
によるドレイン−ソース間オン電圧として誤検出するこ
とが防止できるようになる。
【００７２】なお、上述の第２の実施の形態において
は、出力素子（第１ＦＥＴ２６１および第２ＦＥＴ２６
２）によりオン／オフ制御される被制御装置となる負荷
の電源として交流電源を用いる例について説明したが、
電源として直流電源を用いてよいことは明かである。こ
の場合、図９（図９において、図６と同一符号は同一名
称を表すので、その説明は省略する）に示すように、図
６に示した第２ＦＥＴ２６２、ダイオード２２４、２２
５、２２８および抵抗２２２は設けなくてよい。
は、出力素子（第１ＦＥＴ２６１および第２ＦＥＴ２６
２）によりオン／オフ制御される被制御装置となる負荷
の電源として交流電源を用いる例について説明したが、
電源として直流電源を用いてよいことは明かである。こ
の場合、図９（図９において、図６と同一符号は同一名
称を表すので、その説明は省略する）に示すように、図
６に示した第２ＦＥＴ２６２、ダイオード２２４、２２
５、２２８および抵抗２２２は設けなくてよい。
【００７３】なお、上述の第２の実施の形態において、
サージ許容時間（Ｔ2時間）およびコンデンサ２３３を
充電するための遅れ時間（Ｔ1時間）はそれぞれ各請求
項に記載された第１時間および第２時間に相当し、基準
電圧Ｖｏは各請求項１に記載された第１基準電圧に相当
し、基準電圧Ｖｓは各請求項に記載された第２基準電圧
に相当し、基準電圧Ｖｔは各請求項に記載された第３基
準電圧に相当し、第１比較器２３８は請求項４および請
求項６に記載された第１比較器に相当し、第２比較器２
３６は請求項６に記載された第４比較器に相当する。
サージ許容時間（Ｔ2時間）およびコンデンサ２３３を
充電するための遅れ時間（Ｔ1時間）はそれぞれ各請求
項に記載された第１時間および第２時間に相当し、基準
電圧Ｖｏは各請求項１に記載された第１基準電圧に相当
し、基準電圧Ｖｓは各請求項に記載された第２基準電圧
に相当し、基準電圧Ｖｔは各請求項に記載された第３基
準電圧に相当し、第１比較器２３８は請求項４および請
求項６に記載された第１比較器に相当し、第２比較器２
３６は請求項６に記載された第４比較器に相当する。
【００７４】なお、上述の各実施の形態においては、本
発明の出力回路をプログラマブルコントローラに適用し
たが、所定のオン／オフの状態を電気信号として出力
し、しかも様々の電圧レベルの電気信号に対応可能な汎
用の出力回路を備える制御装置であれば、どのような装
置に適用してもよい。
発明の出力回路をプログラマブルコントローラに適用し
たが、所定のオン／オフの状態を電気信号として出力
し、しかも様々の電圧レベルの電気信号に対応可能な汎
用の出力回路を備える制御装置であれば、どのような装
置に適用してもよい。
【図１】 本発明の出力回路の第１の実施の形態の全体
構成を示す回路図である。
構成を示す回路図である。
【図２】 電界効果トランジスタ（ＦＥＴ）の特性を示
す図であり、（ａ）はドレイン−ソース間オン抵抗（Ｒ
DS(ON)）とドレイン電流（ＩD）の関係を示し、（ｂ）
はドレイン−ソース間オン電圧（ＶDS(ON)）とドレイン
電流（ＩD）の関係を示す。
す図であり、（ａ）はドレイン−ソース間オン抵抗（Ｒ
DS(ON)）とドレイン電流（ＩD）の関係を示し、（ｂ）
はドレイン−ソース間オン電圧（ＶDS(ON)）とドレイン
電流（ＩD）の関係を示す。
【図３】 電界効果トランジスタ（ＦＥＴ）に過渡電流
が流れた場合のドレイン−ソース間オン電圧
（ＶDS(ON)）の変化を示す図である。
が流れた場合のドレイン−ソース間オン電圧
（ＶDS(ON)）の変化を示す図である。
【図４】 電界効果トランジスタ（ＦＥＴ）に過渡電流
が流れた場合のドレイン−ソース間オン電圧
（ＶDS(ON)）の変化を示す図であり、（ａ）はサージ印
加時のドレイン−ソース間オン電圧（ＶDS(ON)）の変化
を示す図であり、（ｂ）は過負荷時のドレイン−ソース
間オン電圧（ＶDS(ON)）の変化を示す図であり、（ｃ）
はドレイン−ソース間オン電圧（ＶDS(ON)）の積分波形
を示す図である。
が流れた場合のドレイン−ソース間オン電圧
（ＶDS(ON)）の変化を示す図であり、（ａ）はサージ印
加時のドレイン−ソース間オン電圧（ＶDS(ON)）の変化
を示す図であり、（ｂ）は過負荷時のドレイン−ソース
間オン電圧（ＶDS(ON)）の変化を示す図であり、（ｃ）
はドレイン−ソース間オン電圧（ＶDS(ON)）の積分波形
を示す図である。
【図５】 電源として直流電源を用いた場合の図１と同
様な回路図である。
様な回路図である。
【図６】 本発明の出力回路の第２の実施の形態の全体
構成を示す回路図である。
構成を示す回路図である。
【図７】 電界効果トランジスタ（ＦＥＴ）に過渡電流
が流れた場合のドレイン−ソース間オン電圧
（ＶDS(ON)）の変化と短絡電流検出レベルおよび過負荷
電流検出レベルを示す図である。
が流れた場合のドレイン−ソース間オン電圧
（ＶDS(ON)）の変化と短絡電流検出レベルおよび過負荷
電流検出レベルを示す図である。
【図８】 図６の回路の動作波形を示す図である。
【図９】 電源として直流電源を用いた場合の図６と同
様な回路図である。
様な回路図である。
【図１０】 プログラマブルコントローラの全体構成を
示す図である。
示す図である。
１００…出力回路、１１０…第１フォトカプラ、１２
１、１２２、１２３…抵抗、１２４、１２５、１２６、
１２８…ダイオード、１２９…コンデンサ、１３０…ツ
ェナーダイオード、１３１…比較器（第３比較器）、１
３２…比較器１３１の基準電圧源（Ｖ1：第３基準電
圧）、１３３…抵抗、１３４…コンデンサ、１３５…比
較器（第２比較器）、１３６…比較器１３５の基準電圧
源（Ｖ2：第１基準電圧）、１４０…サイリスタ、１５
０…第２フォトカプラ、１６１、１６２…電界効果トラ
ンジスタ（ＦＥＴ）（出力素子）
１、１２２、１２３…抵抗、１２４、１２５、１２６、
１２８…ダイオード、１２９…コンデンサ、１３０…ツ
ェナーダイオード、１３１…比較器（第３比較器）、１
３２…比較器１３１の基準電圧源（Ｖ1：第３基準電
圧）、１３３…抵抗、１３４…コンデンサ、１３５…比
較器（第２比較器）、１３６…比較器１３５の基準電圧
源（Ｖ2：第１基準電圧）、１４０…サイリスタ、１５
０…第２フォトカプラ、１６１、１６２…電界効果トラ
ンジスタ（ＦＥＴ）（出力素子）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｈ 3/093 Ｈ０２Ｈ 3/10 Ａ 3/10 Ｇ０５Ｂ 19/05 Ｌ
Claims (7)
- 【請求項１】 入力装置あるいは検出装置からの出力信
号に基づき予め設定されたプログラムに従って論理演算
処理を行う論理演算部からの演算結果を出力する出力素
子を有する制御装置の出力回路であって、 前記出力素子として電界効果トランジスタを用い、 前記電界効果トランジスタのドレイン−ソース間オン電
圧を検出するドレイン−ソース間オン電圧検出手段と、 前記ドレイン−ソース間オン電圧検出手段が検出したド
レイン−ソース間オン電圧が第１基準電圧より大きいと
過負荷電流検出信号を出力する過負荷電流検出手段と、 前記電界効果トランジスタが駆動して所定の第１時間が
経過するとサージ許容時間経過信号を出力するサージ許
容手段とを備え、 前記ドレイン−ソース間オン電圧検出手段が検出したド
レイン−ソース間オン電圧が前記第１基準電圧より大き
くなっても、前記第１時間が経過するまでは前記過負荷
電流検出手段は許容サージ電流として許容して前記過負
荷電流検出信号を出力しないようにするとともに、前記
ドレイン−ソース間オン電圧が前記第１基準電圧より大
きくなって、前記第１時間が経過して前記サージ許容手
段が前記サージ許容時間経過信号を出力すると前記過負
荷電流検出信号を出力して前記電界効果トランジスタの
動作を遮断するようにしたことを特徴とする制御装置の
出力回路。 - 【請求項２】 前記ドレイン−ソース間オン電圧検出手
段が検出したドレイン−ソース間オン電圧が前記第１基
準電圧よりは大きい第２基準電圧より大きくなると短絡
電流検出信号を出力する短絡電流検出手段を備え、 前記短絡電流検出手段が前記短絡電流検出信号を出力す
ると前記電界効果トランジスタの動作を遮断するように
したことを特徴とする請求項１に記載の制御装置の出力
回路。 - 【請求項３】 前記短絡電流検出手段は前記第２基準電
圧となるツェナー電圧を有するツェナーダイオードから
なることを特徴とする請求項２に記載の制御装置の出力
回路。 - 【請求項４】 前記短絡電流検出手段は前記電界効果ト
ランジスタのドレイン−ソース間オン電圧と前記第２基
準電圧とを比較して同ドレイン−ソース間オン電圧が同
第２基準電圧より大きいと短絡電流検出信号を出力する
第１比較器からなることを特徴とする請求項２に記載の
制御装置の出力回路。 - 【請求項５】 前記サージ許容手段は前記第１基準電圧
より大きくかつ前記第２基準電圧より小さい第３基準電
圧と前記電界効果トランジスタのドレイン−ソース間オ
ン電圧とを比較して同ドレイン−ソース間オン電圧が同
第３基準電圧より大きいと過電流検出信号を出力する第
２比較器と、前記第１時間に対応する電圧まで上昇する
とサージ許容時間経過信号を出力する第１遅延回路から
なり、 前記過負荷電流検出手段は前記第１遅延回路から出力さ
れた前記第１時間に対応する電圧と前記第１基準電圧と
を比較して同第１時間に対応する電圧が同第１基準電圧
より大きいと過負荷電流検出信号を出力する第３比較器
からなることを特徴とする請求項３に記載の制御装置の
出力回路。 - 【請求項６】 前記サージ許容手段は前記第１時間に対
応する電圧を発生する第１遅延回路と、この第１遅延回
路により発生された電圧と前記第３基準電圧とを比較し
て同遅延回路により発生された前記第１時間に対応する
電圧が同第３基準電圧より大きいとサージ許容時間経過
信号を出力する第４比較器とからなり、 前記過負荷電流検出手段は前記第１遅延回路から出力さ
れたサージ許容時間経過信号に基づいて前記第２基準電
圧が低下した前記第１基準電圧と前記電界効果トランジ
スタのドレイン−ソース間オン電圧とを比較して同ドレ
イン−ソース間オン電圧が同第１基準電圧より大きいと
過負荷電流検出信号を出力する前記第１比較器からなる
ことを特徴とする請求項４に記載の制御装置の出力回
路。 - 【請求項７】 前記電界効果トランジスタが駆動してか
らの所定の第２時間に対応する所定の電圧を発生する第
２遅延回路を備え、同第２遅延回路が前記所定の電圧を
発生するまでは前記ドレイン−ソース間オン電圧検出手
段が検出したドレイン−ソース間オン電圧の検出を遅ら
せるようにしたことを特徴とする請求項１から請求項６
のいずれかに記載の制御装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07286696A JP3713795B2 (ja) | 1995-05-16 | 1996-03-27 | 制御装置の出力回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-117475 | 1995-05-16 | ||
| JP11747595 | 1995-05-16 | ||
| JP07286696A JP3713795B2 (ja) | 1995-05-16 | 1996-03-27 | 制御装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934513A true JPH0934513A (ja) | 1997-02-07 |
| JP3713795B2 JP3713795B2 (ja) | 2005-11-09 |
Family
ID=26414002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07286696A Expired - Lifetime JP3713795B2 (ja) | 1995-05-16 | 1996-03-27 | 制御装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3713795B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000268990A (ja) * | 1999-03-17 | 2000-09-29 | Koito Mfg Co Ltd | 放電灯点灯回路 |
| JP2016143169A (ja) * | 2015-01-30 | 2016-08-08 | 株式会社キーエンス | デバイスモニタ装置及びデバイスモニタ方法 |
| CN114123833A (zh) * | 2021-10-29 | 2022-03-01 | 广东汇芯半导体有限公司 | 半导体电路 |
-
1996
- 1996-03-27 JP JP07286696A patent/JP3713795B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000268990A (ja) * | 1999-03-17 | 2000-09-29 | Koito Mfg Co Ltd | 放電灯点灯回路 |
| JP2016143169A (ja) * | 2015-01-30 | 2016-08-08 | 株式会社キーエンス | デバイスモニタ装置及びデバイスモニタ方法 |
| CN114123833A (zh) * | 2021-10-29 | 2022-03-01 | 广东汇芯半导体有限公司 | 半导体电路 |
| CN114123833B (zh) * | 2021-10-29 | 2023-07-25 | 广东汇芯半导体有限公司 | 半导体电路 |
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| Publication number | Publication date |
|---|---|
| JP3713795B2 (ja) | 2005-11-09 |
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