JP2000268990A - 放電灯点灯回路 - Google Patents
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- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0009—Devices or circuits for detecting current in a converter
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- Circuit Arrangements For Discharge Lamps (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 放電灯の点灯回路において直流−直流コンバ
ータ内のスイッチング素子に対する電流制限を簡易に実
現するとともに、回路装置の小型化、低コスト化を図
る。 【解決手段】 放電灯点灯回路１において、直流電圧変
換のための直流−直流コンバータ３と、該コンバータを
構成するＦＥＴのオン／オフ制御を行うことでコンバー
タの出力電圧を制御するための制御回路６を設ける。そ
して、ＦＥＴに流れる電流を、そのドレイン−ソース間
電圧の検出により監視して、当該電圧値がその基準値以
上になったときに電界効果型トランジスタをオフ状態と
することでパルス・バイ・パルス方式の電流制限を行
う。
ータ内のスイッチング素子に対する電流制限を簡易に実
現するとともに、回路装置の小型化、低コスト化を図
る。 【解決手段】 放電灯点灯回路１において、直流電圧変
換のための直流−直流コンバータ３と、該コンバータを
構成するＦＥＴのオン／オフ制御を行うことでコンバー
タの出力電圧を制御するための制御回路６を設ける。そ
して、ＦＥＴに流れる電流を、そのドレイン−ソース間
電圧の検出により監視して、当該電圧値がその基準値以
上になったときに電界効果型トランジスタをオフ状態と
することでパルス・バイ・パルス方式の電流制限を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、直流−直流コンバ
ータを備えた放電灯点灯回路において、該コンバータを
構成するスイッチング素子の電流を制限することで過電
流による素子破壊を防止するための技術に関する。
ータを備えた放電灯点灯回路において、該コンバータを
構成するスイッチング素子の電流を制限することで過電
流による素子破壊を防止するための技術に関する。
【０００２】
【従来の技術】メタルハライドランプ等の放電灯の点灯
回路においては、直流電源、スイッチング電源回路、直
流−交流変換回路、起動回路等を備えたものが知られて
おり、ＤＣ−ＤＣコンバータ回路として構成されるスイ
ッチング電源回路の制御方式として、例えば、ＰＷＭ
（パルス幅変調）方式が知られている。
回路においては、直流電源、スイッチング電源回路、直
流−交流変換回路、起動回路等を備えたものが知られて
おり、ＤＣ−ＤＣコンバータ回路として構成されるスイ
ッチング電源回路の制御方式として、例えば、ＰＷＭ
（パルス幅変調）方式が知られている。
【０００３】つまり、この方式では、コンバータ回路を
構成する半導体スイッチング素子に対するオン／オフ比
あるいはデューティー比（デューティーサイクル）を可
変制御することによって出力電圧を変化させることがで
きる。
構成する半導体スイッチング素子に対するオン／オフ比
あるいはデューティー比（デューティーサイクル）を可
変制御することによって出力電圧を変化させることがで
きる。
【０００４】ところで、コンバータ回路内のスイッチン
グ素子の過電流破壊を防止するための保護対策には、確
実性の高い方式として所謂パルス・バイ・パルス方式の
電流制限法が知られている。
グ素子の過電流破壊を防止するための保護対策には、確
実性の高い方式として所謂パルス・バイ・パルス方式の
電流制限法が知られている。
【０００５】図１１は回路構成例ａの要部を示したもの
であり、直流電源ｂ、コンデンサｃ、トランスＴ（図に
は１次巻線ｄだけを示す。）、スイッチング素子として
のＦＥＴ（電界効果（型）トランジスタ）ｅ、電流検出
用抵抗ｆから構成されている。即ち、直流電源ｂに対し
てコンデンサｃが並列に設けられており、トランスＴの
１次巻線ｄの一端が直流電源ｂの正極端子に接続される
とともに、その他端がＦＥＴｅのドレインに接続されて
おり、該ＦＥＴｅのソースは電流検出用抵抗ｆを介して
直流電源ｂの負極端子に接続されている。尚、ＦＥＴｅ
のゲートには、図示しない制御回路（例えば、ＰＷＭ型
制御ＩＣ等を用いた回路）からの制御信号が供給される
ようになっており、当該信号によってＦＥＴｅのオン／
オフ制御が行われる。
であり、直流電源ｂ、コンデンサｃ、トランスＴ（図に
は１次巻線ｄだけを示す。）、スイッチング素子として
のＦＥＴ（電界効果（型）トランジスタ）ｅ、電流検出
用抵抗ｆから構成されている。即ち、直流電源ｂに対し
てコンデンサｃが並列に設けられており、トランスＴの
１次巻線ｄの一端が直流電源ｂの正極端子に接続される
とともに、その他端がＦＥＴｅのドレインに接続されて
おり、該ＦＥＴｅのソースは電流検出用抵抗ｆを介して
直流電源ｂの負極端子に接続されている。尚、ＦＥＴｅ
のゲートには、図示しない制御回路（例えば、ＰＷＭ型
制御ＩＣ等を用いた回路）からの制御信号が供給される
ようになっており、当該信号によってＦＥＴｅのオン／
オフ制御が行われる。
【０００６】図１２は上記ＦＥＴｅに流れる電流「Ｉ」
と当該ＦＥＴへの制御信号「ＳＤ」（期間「Ｔon」が素
子のオン期間、「Ｔoff」が素子のオフ期間をそれぞれ
示す。）の概略的な波形を示したものであり、電流Ｉが
電流検出用抵抗ｆによって電圧変換されて検出され（つ
まり、電流検出用抵抗ｆの抵抗値を「Ｒ」とするとき、
検出電圧値が「Ｉ・Ｒ」である。）、この検出信号が制
御回路へと送出される。
と当該ＦＥＴへの制御信号「ＳＤ」（期間「Ｔon」が素
子のオン期間、「Ｔoff」が素子のオフ期間をそれぞれ
示す。）の概略的な波形を示したものであり、電流Ｉが
電流検出用抵抗ｆによって電圧変換されて検出され（つ
まり、電流検出用抵抗ｆの抵抗値を「Ｒ」とするとき、
検出電圧値が「Ｉ・Ｒ」である。）、この検出信号が制
御回路へと送出される。
【０００７】図中に破線で示すレベル「Ｖlim」は電流
制限のレベル（上限値）を示しており、電流Ｉがこのレ
ベルに達したときにＦＥＴがオフ状態となる。つまり、
レベルＶlimが高い値に規定される場合にはオフ期間Ｔo
ffの長さが短くなり、当該レベルが低い値に規定される
場合にはオフ期間Ｔoffの長さが長くなるように制御が
行われる結果、スイッチング素子（ＦＥＴ）に過電流が
流れないように電流値が制限されて当該素子の加熱や破
壊が防止される。
制限のレベル（上限値）を示しており、電流Ｉがこのレ
ベルに達したときにＦＥＴがオフ状態となる。つまり、
レベルＶlimが高い値に規定される場合にはオフ期間Ｔo
ffの長さが短くなり、当該レベルが低い値に規定される
場合にはオフ期間Ｔoffの長さが長くなるように制御が
行われる結果、スイッチング素子（ＦＥＴ）に過電流が
流れないように電流値が制限されて当該素子の加熱や破
壊が防止される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような電流制限機能を備えた回路にあっては、電流検出
用抵抗ｆに容量の比較的大きなもの（例えば、数Ｗクラ
スの抵抗素子）を必要とするため、装置の小型化や低コ
スト化を阻む原因となってしまうという問題がある。
ような電流制限機能を備えた回路にあっては、電流検出
用抵抗ｆに容量の比較的大きなもの（例えば、数Ｗクラ
スの抵抗素子）を必要とするため、装置の小型化や低コ
スト化を阻む原因となってしまうという問題がある。
【０００９】尚、このことは、電流検出用抵抗ｆを用い
ることなく、電流／電圧変換用のカレントトランスを使
用した場合にも問題となる。
ることなく、電流／電圧変換用のカレントトランスを使
用した場合にも問題となる。
【００１０】そこで、本発明は、放電灯の点灯回路にお
いて直流−直流コンバータ内のスイッチング素子に対す
る電流制限を簡易に実現するとともに、回路装置の小型
化、低コスト化を図ることを課題とする。
いて直流−直流コンバータ内のスイッチング素子に対す
る電流制限を簡易に実現するとともに、回路装置の小型
化、低コスト化を図ることを課題とする。
【００１１】
【課題を解決するための手段】本発明は上記した課題を
解決するために、直流電圧変換のための直流−直流コン
バータと、該コンバータを構成するスイッチング素子と
しての電界効果トランジスタのオン／オフ制御を行うこ
とでコンバータの出力電圧を制御する制御回路を備えた
放電灯点灯回路において、電界効果トランジスタに流れ
る電流を、当該トランジスタのドレイン−ソース間電圧
の検出により監視して、その電圧値が基準値以上になっ
たときに制御回路が電界効果トランジスタをオフ状態と
するものである。
解決するために、直流電圧変換のための直流−直流コン
バータと、該コンバータを構成するスイッチング素子と
しての電界効果トランジスタのオン／オフ制御を行うこ
とでコンバータの出力電圧を制御する制御回路を備えた
放電灯点灯回路において、電界効果トランジスタに流れ
る電流を、当該トランジスタのドレイン−ソース間電圧
の検出により監視して、その電圧値が基準値以上になっ
たときに制御回路が電界効果トランジスタをオフ状態と
するものである。
【００１２】本発明によれば、電界効果トランジスタに
流れる電流を、ドレイン−ソース間電圧の検出により監
視し、当該電圧値が基準値以上になったときに電界効果
トランジスタをオフ状態として、そのオン期間の長さを
規制することで素子の過電流破壊を防止することがで
き、しかも、電界効果トランジスタに流れる電流を検出
するために容量の大きな電流検出用抵抗等を必要としな
い。
流れる電流を、ドレイン−ソース間電圧の検出により監
視し、当該電圧値が基準値以上になったときに電界効果
トランジスタをオフ状態として、そのオン期間の長さを
規制することで素子の過電流破壊を防止することがで
き、しかも、電界効果トランジスタに流れる電流を検出
するために容量の大きな電流検出用抵抗等を必要としな
い。
【００１３】
【発明の実施の形態】図１は本発明の基本構成を示すも
のであり、放電灯点灯回路１は、直流電源２、スイッチ
ング電源部を構成する直流（ＤＣ）−直流（ＤＣ）コン
バータ３、直流−交流変換部４、起動回路５、制御回路
６を備えており、直流−直流コンバータ３内に設けられ
る電界効果トランジスタのスイッチング制御においてそ
のオン期間の長さを規制することで当該トランジスタに
流れる電流を制限する機能を有する。尚、放電灯点灯回
路１の適用範囲については、小型メタルハライドランプ
等の車輌用放電灯が挙げられるが、本発明を広汎に使用
できることは勿論である。
のであり、放電灯点灯回路１は、直流電源２、スイッチ
ング電源部を構成する直流（ＤＣ）−直流（ＤＣ）コン
バータ３、直流−交流変換部４、起動回路５、制御回路
６を備えており、直流−直流コンバータ３内に設けられ
る電界効果トランジスタのスイッチング制御においてそ
のオン期間の長さを規制することで当該トランジスタに
流れる電流を制限する機能を有する。尚、放電灯点灯回
路１の適用範囲については、小型メタルハライドランプ
等の車輌用放電灯が挙げられるが、本発明を広汎に使用
できることは勿論である。
【００１４】直流−直流コンバータ３の構成としては、
例えば、図２（Ａ）に概略的に示すように、直流電源２
からの入力電圧「Ｖin」に対してインダクタＬと、スイ
ッチング素子ＳＷとしてのＦＥＴ（電界効果トランジス
タ）、そしてダイオードＤ、コンデンサＣを設けた構成
や、図２（Ｂ）に概略的に示すように直流電源２からの
入力電圧「Ｖin」に対してトランスＴ及びスイッチング
素子ＳＷ（ＦＥＴ）、そしてトランスＴの２次側にダイ
オードＤ、コンデンサＣを設けた構成が挙げられる。
例えば、図２（Ａ）に概略的に示すように、直流電源２
からの入力電圧「Ｖin」に対してインダクタＬと、スイ
ッチング素子ＳＷとしてのＦＥＴ（電界効果トランジス
タ）、そしてダイオードＤ、コンデンサＣを設けた構成
や、図２（Ｂ）に概略的に示すように直流電源２からの
入力電圧「Ｖin」に対してトランスＴ及びスイッチング
素子ＳＷ（ＦＥＴ）、そしてトランスＴの２次側にダイ
オードＤ、コンデンサＣを設けた構成が挙げられる。
【００１５】つまり、図２（Ａ）に示す例では、直流電
源入力端子と出力端子とを結ぶ正ラインＬＰ上にインダ
クタＬとダイオードＤが配置され、ＮチャンネルＦＥＴ
「ＳＷ」のドレインがインダクタＬとダイオードＤ（の
アノード）との間に接続され、ＦＥＴのソースが負ライ
ンＬＮ（あるいはグランドライン）に接続されており、
出力段に設けられたコンデンサＣの端子電圧が出力電圧
「Ｖout」として取り出される構成となっている。
源入力端子と出力端子とを結ぶ正ラインＬＰ上にインダ
クタＬとダイオードＤが配置され、ＮチャンネルＦＥＴ
「ＳＷ」のドレインがインダクタＬとダイオードＤ（の
アノード）との間に接続され、ＦＥＴのソースが負ライ
ンＬＮ（あるいはグランドライン）に接続されており、
出力段に設けられたコンデンサＣの端子電圧が出力電圧
「Ｖout」として取り出される構成となっている。
【００１６】また、図２（Ｂ）に示す例では、トランス
Ｔの１次巻線Ｔ１に対してＮチャンネルＦＥＴが接続さ
れており、トランスＴの２次側にはダイオードＤとコン
デンサＣが配置され、該コンデンサＣの端子電圧が出力
電圧「Ｖout」として取り出される構成となっている。
Ｔの１次巻線Ｔ１に対してＮチャンネルＦＥＴが接続さ
れており、トランスＴの２次側にはダイオードＤとコン
デンサＣが配置され、該コンデンサＣの端子電圧が出力
電圧「Ｖout」として取り出される構成となっている。
【００１７】尚、いずれの場合にも、スイッチング素子
ＳＷに対して制御回路６からの制御信号（これを「Ｓ
６」と記す。）が供給されて当該素子のスイッチング制
御が行われることで（ＦＥＴのゲートに制御電圧が供給
されてそのオン／オフ状態が規定される。）、出力電圧
Ｖoutの値が可変制御される。
ＳＷに対して制御回路６からの制御信号（これを「Ｓ
６」と記す。）が供給されて当該素子のスイッチング制
御が行われることで（ＦＥＴのゲートに制御電圧が供給
されてそのオン／オフ状態が規定される。）、出力電圧
Ｖoutの値が可変制御される。
【００１８】図３及び図４は、ＦＥＴに流れる電流検出
についての基本回路を示したものであり、ＦＥＴのオン
抵抗（これを「ＲON」と記す。）の温度特性に対する温
度補償手段として図３ではサーミスタを使った例を示
し、図４はダイオードを使った例をそれぞれ示してい
る。
についての基本回路を示したものであり、ＦＥＴのオン
抵抗（これを「ＲON」と記す。）の温度特性に対する温
度補償手段として図３ではサーミスタを使った例を示
し、図４はダイオードを使った例をそれぞれ示してい
る。
【００１９】図３において直流電源２に対してコンデン
サＣ０が並列に設けられており、該コンデンサＣ０に対
してコイルＣＬ（トランスの１次巻線やインダクタ等）
及びＮチャンネルＦＥＴ「ＳＷ」の直列回路が並列に設
けられている。
サＣ０が並列に設けられており、該コンデンサＣ０に対
してコイルＣＬ（トランスの１次巻線やインダクタ等）
及びＮチャンネルＦＥＴ「ＳＷ」の直列回路が並列に設
けられている。
【００２０】そして、ＦＥＴに流れる電流の検出につい
ては、抵抗Ｒ１乃至Ｒ３及びサーミスタＴＨからなる回
路を用いてＦＥＴのドレイン−ソース間電圧の検出によ
り監視され、この検出電圧値が制御回路６に送出される
ように構成され、該制御回路は当該電圧値が予め決めら
れた基準値（あるいはその上限が決められている基準
値）以上になったときにＦＥＴをオフ状態とする（つま
り、ＦＥＴはこのとき一時的にオフ状態となってそのオ
ン期間の長さが制限される。）ことでパルス・バイ・パ
ルス方式の電流制限を実現している。
ては、抵抗Ｒ１乃至Ｒ３及びサーミスタＴＨからなる回
路を用いてＦＥＴのドレイン−ソース間電圧の検出によ
り監視され、この検出電圧値が制御回路６に送出される
ように構成され、該制御回路は当該電圧値が予め決めら
れた基準値（あるいはその上限が決められている基準
値）以上になったときにＦＥＴをオフ状態とする（つま
り、ＦＥＴはこのとき一時的にオフ状態となってそのオ
ン期間の長さが制限される。）ことでパルス・バイ・パ
ルス方式の電流制限を実現している。
【００２１】尚、このような電流制限の必要性について
説明すると、例えば、車輌用直流電源（バッテリー）の
使用時において、エンジン始動時のクランキング等、他
の負荷がかかったためにバッテリー電圧が急激に変動し
たときには、主電源電圧や電力制御の遅れによってスイ
ッチング素子に思わぬ大電流が流れる虞がある。また、
放電灯の点灯回路では、放電灯が点灯した瞬間に出力段
で負荷が一気に急変したときの制御遅れによりスイッチ
ング素子に過大な電流が流れてしまう虞があり、このよ
うな事態に対処するために電流制限が有効である。
説明すると、例えば、車輌用直流電源（バッテリー）の
使用時において、エンジン始動時のクランキング等、他
の負荷がかかったためにバッテリー電圧が急激に変動し
たときには、主電源電圧や電力制御の遅れによってスイ
ッチング素子に思わぬ大電流が流れる虞がある。また、
放電灯の点灯回路では、放電灯が点灯した瞬間に出力段
で負荷が一気に急変したときの制御遅れによりスイッチ
ング素子に過大な電流が流れてしまう虞があり、このよ
うな事態に対処するために電流制限が有効である。
【００２２】図３では、抵抗Ｒ２と抵抗Ｒ３とが直列に
接続されており、抵抗Ｒ２の一端が抵抗Ｒ１を介してＦ
ＥＴのドレインに接続され、抵抗Ｒ３のうち抵抗Ｒ２と
は反対側の端子がＦＥＴのソースに接続されている。つ
まり、ＦＥＴのドレイン−ソース間電圧を、ＦＥＴの電
流検出信号の代用としており、抵抗Ｒ２、Ｒ３、サーミ
スタＴＨからなる回路の端子電圧が検出電圧として制御
回路６に送出される。このように比較的少数の部品点数
によって検出部を構成することができ、しかも各抵抗素
子に容量の大きなものを必要としないという利点があ
る。
接続されており、抵抗Ｒ２の一端が抵抗Ｒ１を介してＦ
ＥＴのドレインに接続され、抵抗Ｒ３のうち抵抗Ｒ２と
は反対側の端子がＦＥＴのソースに接続されている。つ
まり、ＦＥＴのドレイン−ソース間電圧を、ＦＥＴの電
流検出信号の代用としており、抵抗Ｒ２、Ｒ３、サーミ
スタＴＨからなる回路の端子電圧が検出電圧として制御
回路６に送出される。このように比較的少数の部品点数
によって検出部を構成することができ、しかも各抵抗素
子に容量の大きなものを必要としないという利点があ
る。
【００２３】尚、ＦＥＴのオン状態においてドレイン−
ソース間電圧はオン抵抗ＲONの値とドレイン電流（Ｉ
D）との積（ＲON・ＩD）で決まるため、ＲON値に係る素
子のバラツキあるいはゲート電圧やＩDに起因するＲON
値の変化等に起因する電流検出への影響が認められる
が、本発明ではＦＥＴの素子破壊の防止を目的としてい
るため、検出マージンに余裕を見込むことでこれを容認
できる。
ソース間電圧はオン抵抗ＲONの値とドレイン電流（Ｉ
D）との積（ＲON・ＩD）で決まるため、ＲON値に係る素
子のバラツキあるいはゲート電圧やＩDに起因するＲON
値の変化等に起因する電流検出への影響が認められる
が、本発明ではＦＥＴの素子破壊の防止を目的としてい
るため、検出マージンに余裕を見込むことでこれを容認
できる。
【００２４】温度補償手段であるサーミスタＴＨは抵抗
Ｒ３に対して並列に接続されており、これはドレイン−
ソース間電圧に係る温度変化の影響を打ち消すために必
要とされる。つまり、ＲONの温度特性については大まか
に言って、常温域に比較して高温域で抵抗値が２倍程度
になり、低温域では半分程度になる傾向があるため、そ
の温度変化を補正しないと電流制限に誤差を伴うことに
なる。
Ｒ３に対して並列に接続されており、これはドレイン−
ソース間電圧に係る温度変化の影響を打ち消すために必
要とされる。つまり、ＲONの温度特性については大まか
に言って、常温域に比較して高温域で抵抗値が２倍程度
になり、低温域では半分程度になる傾向があるため、そ
の温度変化を補正しないと電流制限に誤差を伴うことに
なる。
【００２５】図５は横軸に温度Ｔｅｍｐをとり、縦軸に
抵抗値Ｒをとって、ＦＥＴのオン抵抗ＲONの温度特性及
びサーミスタＴＨの抵抗値ＲTHの温度特性を概略的に示
したグラフ図である。
抵抗値Ｒをとって、ＦＥＴのオン抵抗ＲONの温度特性及
びサーミスタＴＨの抵抗値ＲTHの温度特性を概略的に示
したグラフ図である。
【００２６】オン抵抗値ＲONについては、温度Ｔｅｍｐ
の増加につれて値が大きくなっていく傾向があるのに対
して、サーミスタの抵抗値ＲTHは温度Ｔｅｍｐの増加に
つれて値が次第に減少していく傾向があるので、温度上
昇に伴うオン抵抗ＲON値の増加をサーミスタＴＨが打ち
消してくれる。
の増加につれて値が大きくなっていく傾向があるのに対
して、サーミスタの抵抗値ＲTHは温度Ｔｅｍｐの増加に
つれて値が次第に減少していく傾向があるので、温度上
昇に伴うオン抵抗ＲON値の増加をサーミスタＴＨが打ち
消してくれる。
【００２７】図６は横軸に温度Ｔｅｍｐをとり、縦軸に
制限電流値（電流制限が働く際の電流値であり、これを
「Ｉlim」と記す。）をとって、その温度に対する変化
を概略的に示したグラフ図であり、当該電流値が温度Ｔ
ｅｍｐに依らずにある一定の幅に収まっている様子が分
かる。
制限電流値（電流制限が働く際の電流値であり、これを
「Ｉlim」と記す。）をとって、その温度に対する変化
を概略的に示したグラフ図であり、当該電流値が温度Ｔ
ｅｍｐに依らずにある一定の幅に収まっている様子が分
かる。
【００２８】尚、本例ではサーミスタを使用したが、こ
れに限らず負の温度係数をもった素子によってＲONの温
度補償を行っても良いことは勿論である。
れに限らず負の温度係数をもった素子によってＲONの温
度補償を行っても良いことは勿論である。
【００２９】また、図４に示す回路例では、ダイオード
ＤＤのカソードがＦＥＴ「ＳＷ」のドレインに接続され
ており、該ダイオードＤＤのアノードが抵抗Ｒａを介し
て端子ｔｍ（基準電圧「Ｖref」が供給されている。）
に接続されるとともに、抵抗Ｒｂ及びＲｃを介して検出
電圧が出力されるように構成されている（抵抗Ｒｃの一
端が抵抗Ｒｂを介してダイオードＤＤのアノードに接続
され、抵抗Ｒｃの他端がＦＥＴのソースに接続されてい
る。）。
ＤＤのカソードがＦＥＴ「ＳＷ」のドレインに接続され
ており、該ダイオードＤＤのアノードが抵抗Ｒａを介し
て端子ｔｍ（基準電圧「Ｖref」が供給されている。）
に接続されるとともに、抵抗Ｒｂ及びＲｃを介して検出
電圧が出力されるように構成されている（抵抗Ｒｃの一
端が抵抗Ｒｂを介してダイオードＤＤのアノードに接続
され、抵抗Ｒｃの他端がＦＥＴのソースに接続されてい
る。）。
【００３０】尚、ダイオードを用いる場合には抵抗値で
はなくダイオードの順方向電圧降下(ＶF)の温度特性に
よってドレイン−ソース間電圧「ＶDS」の温度補償を行
うことができる。
はなくダイオードの順方向電圧降下(ＶF)の温度特性に
よってドレイン−ソース間電圧「ＶDS」の温度補償を行
うことができる。
【００３１】図７は横軸に温度Ｔｅｍｐをとり、縦軸に
Ｖ（電圧値）をとって、ＶDS値や順方向電圧降下（Ｖ
F）値の温度に対する変化を概略的に示したグラフ図で
ある。
Ｖ（電圧値）をとって、ＶDS値や順方向電圧降下（Ｖ
F）値の温度に対する変化を概略的に示したグラフ図で
ある。
【００３２】ＶDS値の温度特性については、温度Ｔｅｍ
ｐの増加につれて値が大きくなっていく傾向があるのに
対して、ＶF値の温度特性では、温度Ｔｅｍｐの増加に
つれて値が次第に減少していく傾向があるので、温度上
昇に伴うＶDS値の増加をダイオードが打ち消してくれ
る。
ｐの増加につれて値が大きくなっていく傾向があるのに
対して、ＶF値の温度特性では、温度Ｔｅｍｐの増加に
つれて値が次第に減少していく傾向があるので、温度上
昇に伴うＶDS値の増加をダイオードが打ち消してくれ
る。
【００３３】図８は横軸に温度Ｔｅｍｐをとり、縦軸に
制限電流値「Ｉlim」をとって、当該電流値の温度に対
する変化を示したグラフ図であり、当該電流値が温度Ｔ
ｅｍｐに依らずにほぼ一定幅に収まっている様子が分か
る。
制限電流値「Ｉlim」をとって、当該電流値の温度に対
する変化を示したグラフ図であり、当該電流値が温度Ｔ
ｅｍｐに依らずにほぼ一定幅に収まっている様子が分か
る。
【００３４】しかして、本発明によれば、容量の小さい
少数の素子（抵抗素子及び温度補償用素子）を使用して
検出部を構成できるのでコスト面及び基板上の実装面積
の点で有利である。
少数の素子（抵抗素子及び温度補償用素子）を使用して
検出部を構成できるのでコスト面及び基板上の実装面積
の点で有利である。
【００３５】また、付帯的効果としては、下記に示す事
項が挙げられる。
項が挙げられる。
【００３６】（ｉ）従来のシャント抵抗（電流検出用抵
抗）を用いた電流制限法では周囲温度が何℃であっても
当該抵抗による電流制限の作用がほとんど変化しない
が、本発明では、高温になる程オン抵抗ＲONの値が大き
くなっていくので、上記サーミスタやダイオードを用い
ない場合には、温度上昇に伴って電流制限が強まってい
くことになる（尚、これらの素子を用いた場合でも抵抗
の定数を調整することで温度上昇に伴って電流制限を強
くすることは可能である。）。これは、スイッチング素
子にとっては、熱的破壊に対してより安全な方向に電流
制限が作用することを意味し、回路保護の観点からは好
都合である。
抗）を用いた電流制限法では周囲温度が何℃であっても
当該抵抗による電流制限の作用がほとんど変化しない
が、本発明では、高温になる程オン抵抗ＲONの値が大き
くなっていくので、上記サーミスタやダイオードを用い
ない場合には、温度上昇に伴って電流制限が強まってい
くことになる（尚、これらの素子を用いた場合でも抵抗
の定数を調整することで温度上昇に伴って電流制限を強
くすることは可能である。）。これは、スイッチング素
子にとっては、熱的破壊に対してより安全な方向に電流
制限が作用することを意味し、回路保護の観点からは好
都合である。
【００３７】（ｉｉ）シャント抵抗によって検出される
電圧降下は、そのまま電気的な損失となり、ジュール熱
として消費されるため無駄であるばかりでなく、周囲温
度の高い環境（例えば、自動車のエンジンルーム内等）
ではさらに温度上昇をもたらす原因となってしまう虞が
あるが、本発明では、ＶDS値を利用してＦＥＴの電流検
出を行っているため、新たな電力損失が生じることがな
く、熱対策にとって有効である。
電圧降下は、そのまま電気的な損失となり、ジュール熱
として消費されるため無駄であるばかりでなく、周囲温
度の高い環境（例えば、自動車のエンジンルーム内等）
ではさらに温度上昇をもたらす原因となってしまう虞が
あるが、本発明では、ＶDS値を利用してＦＥＴの電流検
出を行っているため、新たな電力損失が生じることがな
く、熱対策にとって有効である。
【００３８】図１中の直流−交流変換部４は直流電圧を
交流電圧に変換するために直流−直流コンバータ３の後
段に設けられており、例えば、複数対のスイッチング素
子（ＦＥＴ等）からなるフルブリッジ型の回路構成を有
している。
交流電圧に変換するために直流−直流コンバータ３の後
段に設けられており、例えば、複数対のスイッチング素
子（ＦＥＴ等）からなるフルブリッジ型の回路構成を有
している。
【００３９】直流−交流変換部４の出力電圧は放電灯７
に供給されることになるが、放電灯７の起動時には高電
圧の起動パルス（あるいは始動用パルス）を、直流−交
流変換部４の出力に重畳して放電灯に供給する必要があ
り、そのために直流−交流変換部４と放電灯７との間に
は起動回路５が設けられており、その出力端子８、９に
放電灯７が接続される。
に供給されることになるが、放電灯７の起動時には高電
圧の起動パルス（あるいは始動用パルス）を、直流−交
流変換部４の出力に重畳して放電灯に供給する必要があ
り、そのために直流−交流変換部４と放電灯７との間に
は起動回路５が設けられており、その出力端子８、９に
放電灯７が接続される。
【００４０】制御回路６は、直流−直流コンバータ３を
構成する上記ＦＥＴのオン／オフ制御を行うことでコン
バータの出力電圧を制御するために設けられており、一
般的にはＰＷＭ制御方式が用いられる。尚、この制御回
路６は、直流−直流コンバータ３と直流−交流変換部４
との間に設けられた出力電圧検出部１０や出力電流検出
部１１からの検出信号あるいは起動回路５からの管電圧
や管電流の検出信号に基づいてＦＥＴのオン／オフ制御
を行うものであり、既知の制御信号生成回路（例えば、
放電灯の管電圧−管電流特性図における制御曲線に従っ
て、放電灯初期には定格電力を越える過大な電力を供給
した後、供給電力を徐々に低減して定格電力での定電力
制御へと移行させるための信号を演算増幅器等を使って
構成した回路（特開平４−１４１９８８号公報等）が挙
げられる。）の構成を有している。
構成する上記ＦＥＴのオン／オフ制御を行うことでコン
バータの出力電圧を制御するために設けられており、一
般的にはＰＷＭ制御方式が用いられる。尚、この制御回
路６は、直流−直流コンバータ３と直流−交流変換部４
との間に設けられた出力電圧検出部１０や出力電流検出
部１１からの検出信号あるいは起動回路５からの管電圧
や管電流の検出信号に基づいてＦＥＴのオン／オフ制御
を行うものであり、既知の制御信号生成回路（例えば、
放電灯の管電圧−管電流特性図における制御曲線に従っ
て、放電灯初期には定格電力を越える過大な電力を供給
した後、供給電力を徐々に低減して定格電力での定電力
制御へと移行させるための信号を演算増幅器等を使って
構成した回路（特開平４−１４１９８８号公報等）が挙
げられる。）の構成を有している。
【００４１】制御回路６の出力する制御信号Ｓ６は、最
終的にはＦＥＴ「ＳＷ」のゲートに送出されるが、ＦＥ
Ｔ及びその電流検出（ＶDSの検出）を中心とした回路構
成例１２を図９に示す。
終的にはＦＥＴ「ＳＷ」のゲートに送出されるが、ＦＥ
Ｔ及びその電流検出（ＶDSの検出）を中心とした回路構
成例１２を図９に示す。
【００４２】図示するように、直流電源２に対してコン
デンサＣ０が並列に接続されており、該コンデンサＣ０
に対してコイルＣＬ及びＦＥＴ「ＳＷ」が並列に接続さ
れている。つまり、コイルＣＬの一端が直流電源２の正
極側端子に接続され、該コイルＣＬの他端がＦＥＴのド
レインに接続され、該ＦＥＴのソースが直流電源２の負
極端子に接続されている。尚、ＦＥＴのゲートには、後
述するＨレベル変換回路（１４）からの制御信号（Ｓ
６）が供給される。
デンサＣ０が並列に接続されており、該コンデンサＣ０
に対してコイルＣＬ及びＦＥＴ「ＳＷ」が並列に接続さ
れている。つまり、コイルＣＬの一端が直流電源２の正
極側端子に接続され、該コイルＣＬの他端がＦＥＴのド
レインに接続され、該ＦＥＴのソースが直流電源２の負
極端子に接続されている。尚、ＦＥＴのゲートには、後
述するＨレベル変換回路（１４）からの制御信号（Ｓ
６）が供給される。
【００４３】抵抗Ｒ１は、その一端がＦＥＴのドレイン
に接続され、その他端が抵抗Ｒ４を介して後段のｐｎｐ
トランジスタＱ１のベースに接続されている。そして、
抵抗Ｒ２、Ｒ３の一方Ｒ２は、その一端が抵抗Ｒ１とＲ
４との間に接続されるとともに、その他端が抵抗Ｒ３を
介してＦＥＴのソースに接続されている。
に接続され、その他端が抵抗Ｒ４を介して後段のｐｎｐ
トランジスタＱ１のベースに接続されている。そして、
抵抗Ｒ２、Ｒ３の一方Ｒ２は、その一端が抵抗Ｒ１とＲ
４との間に接続されるとともに、その他端が抵抗Ｒ３を
介してＦＥＴのソースに接続されている。
【００４４】尚、サーミスタＴＨは抵抗Ｒ３に対して並
列に設けられており、前記したように温度補償手段とし
て機能する。
列に設けられており、前記したように温度補償手段とし
て機能する。
【００４５】コレクタ接地とされたｐｎｐトランジスタ
Ｑ１は、そのエミッタが抵抗Ｒ５を介して電源端子１３
（電圧ＶCCが供給される。）に接続され、エミッタ出力
が電圧検出出力として取り出される。尚、トランジスタ
Ｑ１のエミッタとコレクタとの間にはコンデンサＣ２が
介挿されている。
Ｑ１は、そのエミッタが抵抗Ｒ５を介して電源端子１３
（電圧ＶCCが供給される。）に接続され、エミッタ出力
が電圧検出出力として取り出される。尚、トランジスタ
Ｑ１のエミッタとコレクタとの間にはコンデンサＣ２が
介挿されている。
【００４６】ＦＥＴ「ＳＷ」に対する制御信号（既知の
制御信号生成回路から得られるＨレベル変換前の信号で
あり、これを「ＳＳ」と記す。）は、Ｈレベル変換回路
１４に入力されてここで当該信号のＨレベル値が所定の
電圧値（ＶCC）となるようにレベル変換される。尚、こ
のＨレベル変換回路１４は、電圧変換のための供給電圧
ＶCCを受けるために端子１５を要し、その構成には既知
の回路構成（例えば、信号のＨレベルをＶCCにクリップ
する回路等）が用いられる。そして、この回路はＦＥＴ
のオン動作を確実にするために必要とされ、従って、供
給電圧値ＶCCは制御回路６の電源電圧値より当然大きい
値とされている。
制御信号生成回路から得られるＨレベル変換前の信号で
あり、これを「ＳＳ」と記す。）は、Ｈレベル変換回路
１４に入力されてここで当該信号のＨレベル値が所定の
電圧値（ＶCC）となるようにレベル変換される。尚、こ
のＨレベル変換回路１４は、電圧変換のための供給電圧
ＶCCを受けるために端子１５を要し、その構成には既知
の回路構成（例えば、信号のＨレベルをＶCCにクリップ
する回路等）が用いられる。そして、この回路はＦＥＴ
のオン動作を確実にするために必要とされ、従って、供
給電圧値ＶCCは制御回路６の電源電圧値より当然大きい
値とされている。
【００４７】Ｈレベル変換回路１４の出力信号（Ｓ６）
はＦＥＴ「ＳＷ」のゲートに送出されるとともに、当該
信号と同位相の信号が抵抗Ｒ６、コンデンサＣ１を介し
てロジック回路１６、１７のイネーブル端子にそれぞれ
送出される。尚、ロジック回路１６は、その入力端子が
グランドラインＬＮに接続されてＬ（ロー）レベルとさ
れ、その出力端子がｐｎｐトランジスタＱ１のベースに
接続されており、イネーブル端子がローアクティブ入力
とされている。また、ロジック回路１７は、その入力端
子がグランドラインＬＮに接続されるとともに、その出
力端子がｐｎｐトランジスタＱ１のエミッタに接続され
ており、イネーブル端子がローアクティブ入力とされて
いる。ロジック回路１６、１７については、イネーブル
端子への入力信号のレベルがＬレベルのときに当該ロジ
ック回路への入力信号をそのまま通し、また、イネーブ
ル端子への入力信号のレベルがＨレベルのときにハイイ
ンピーダンス（あるいはオープン状態）とされる。これ
らの回路には３ステートバッファあるいはトランスファ
ーゲート、アナログスイッチ等を用いることができる
が、その際のスイッチング素子としてはＦＥＴの使用が
好ましい（∵バイポーラトランジスタではコレクタ−エ
ミッタ間飽和電圧ＶCESの電圧分が影響が残るため）。
はＦＥＴ「ＳＷ」のゲートに送出されるとともに、当該
信号と同位相の信号が抵抗Ｒ６、コンデンサＣ１を介し
てロジック回路１６、１７のイネーブル端子にそれぞれ
送出される。尚、ロジック回路１６は、その入力端子が
グランドラインＬＮに接続されてＬ（ロー）レベルとさ
れ、その出力端子がｐｎｐトランジスタＱ１のベースに
接続されており、イネーブル端子がローアクティブ入力
とされている。また、ロジック回路１７は、その入力端
子がグランドラインＬＮに接続されるとともに、その出
力端子がｐｎｐトランジスタＱ１のエミッタに接続され
ており、イネーブル端子がローアクティブ入力とされて
いる。ロジック回路１６、１７については、イネーブル
端子への入力信号のレベルがＬレベルのときに当該ロジ
ック回路への入力信号をそのまま通し、また、イネーブ
ル端子への入力信号のレベルがＨレベルのときにハイイ
ンピーダンス（あるいはオープン状態）とされる。これ
らの回路には３ステートバッファあるいはトランスファ
ーゲート、アナログスイッチ等を用いることができる
が、その際のスイッチング素子としてはＦＥＴの使用が
好ましい（∵バイポーラトランジスタではコレクタ−エ
ミッタ間飽和電圧ＶCESの電圧分が影響が残るため）。
【００４８】本構成においてコンデンサＣ１、Ｃ２がな
い場合には、スイッチング素子であるＦＥＴ「ＳＷ」が
オフ状態になるタイミングでロジック回路１６、１７の
出力信号レベルがＬレベルとなる。よって、ＦＥＴのオ
ン抵抗値とドレイン電流値との積で決まる検出電圧でな
い、不要電圧を無視する（つまり、ＦＥＴのオフ期間に
おける電圧をゼロ又はほぼゼロとみなす）ことでＦＥＴ
のドレイン−ソース間電圧ＶDSの電圧検出によって電流
検出を実現できる。尚、本例では２つのロジック回路を
用いたが、一方のロジック回路だけを付設した構成を採
用しても良いことは勿論である。
い場合には、スイッチング素子であるＦＥＴ「ＳＷ」が
オフ状態になるタイミングでロジック回路１６、１７の
出力信号レベルがＬレベルとなる。よって、ＦＥＴのオ
ン抵抗値とドレイン電流値との積で決まる検出電圧でな
い、不要電圧を無視する（つまり、ＦＥＴのオフ期間に
おける電圧をゼロ又はほぼゼロとみなす）ことでＦＥＴ
のドレイン−ソース間電圧ＶDSの電圧検出によって電流
検出を実現できる。尚、本例では２つのロジック回路を
用いたが、一方のロジック回路だけを付設した構成を採
用しても良いことは勿論である。
【００４９】コンデンサＣ１を設けた場合には、抵抗Ｒ
６及びコンデンサＣ１による時定数回路が形成されるこ
とになるので、当該回路での遅延時間が生まれる。これ
によって、ＦＥＴのミラー効果（増幅器の入出力容量の
影響）に起因するスイッチングの時間遅れを無視するこ
とができるので、例えば、ＦＥＴがオフ状態からオン状
態となった瞬間に多くの電流が流れていると判断されて
しまう結果として生じる不都合（ＦＥＴが強制的にオフ
されてしまう現象）がなくなる。
６及びコンデンサＣ１による時定数回路が形成されるこ
とになるので、当該回路での遅延時間が生まれる。これ
によって、ＦＥＴのミラー効果（増幅器の入出力容量の
影響）に起因するスイッチングの時間遅れを無視するこ
とができるので、例えば、ＦＥＴがオフ状態からオン状
態となった瞬間に多くの電流が流れていると判断されて
しまう結果として生じる不都合（ＦＥＴが強制的にオフ
されてしまう現象）がなくなる。
【００５０】尚、コンデンサＣ２の必要性については、
上記電圧ＶCCの生成回路の構成如何にも依るが、ＶCCを
ＤＣ電源（バッテリー）からシリーズレギュレータ回路
で生成している場合には、バッテリー電圧の低下がその
ままＶCCの低下に直結してしまうので、このような不都
合を回避するためにコンデンサＣ２の挿入が望ましい。
つまり、このコンデンサＣ２がない場合には、ＶCCの電
圧低下によってＦＥＴのゲートへの供給電圧も低下する
ため、ミラー効果によるＦＥＴの遅れ時間が長くなって
しまうことになるが、上記のようにコンデンサＣ２をト
ランジスタＱ１のコレクタとエミッタとの間に挿入した
場合には、ＶCCの電圧低下によって実際の電圧検出値に
到達するまでに時間を要することになるので、この間は
ミラー効果による時間遅れを無視することができる。よ
ってＦＥＴがオンした瞬間に多くの電流が流れていると
判断されてしまうことに起因する上記弊害を防止するこ
とができる。
上記電圧ＶCCの生成回路の構成如何にも依るが、ＶCCを
ＤＣ電源（バッテリー）からシリーズレギュレータ回路
で生成している場合には、バッテリー電圧の低下がその
ままＶCCの低下に直結してしまうので、このような不都
合を回避するためにコンデンサＣ２の挿入が望ましい。
つまり、このコンデンサＣ２がない場合には、ＶCCの電
圧低下によってＦＥＴのゲートへの供給電圧も低下する
ため、ミラー効果によるＦＥＴの遅れ時間が長くなって
しまうことになるが、上記のようにコンデンサＣ２をト
ランジスタＱ１のコレクタとエミッタとの間に挿入した
場合には、ＶCCの電圧低下によって実際の電圧検出値に
到達するまでに時間を要することになるので、この間は
ミラー効果による時間遅れを無視することができる。よ
ってＦＥＴがオンした瞬間に多くの電流が流れていると
判断されてしまうことに起因する上記弊害を防止するこ
とができる。
【００５１】図１０はＦＥＴへの制御信号Ｓ６、ＦＥＴ
のドレイン−ソース間電圧ＶDS、上記トランジスタＱ１
及びコンデンサＣ２を経た後の検出電圧（これを「ＶDE
T」と記す。）の各波形を示すものであり、図中の「Ｔo
n」はＦＥＴのオン期間を、「Ｔoff」はＦＥＴのオフ間
をそれぞれ示している。
のドレイン−ソース間電圧ＶDS、上記トランジスタＱ１
及びコンデンサＣ２を経た後の検出電圧（これを「ＶDE
T」と記す。）の各波形を示すものであり、図中の「Ｔo
n」はＦＥＴのオン期間を、「Ｔoff」はＦＥＴのオフ間
をそれぞれ示している。
【００５２】ＦＥＴのオン期間Ｔonにおいて、ＶDSはオ
ン抵抗ＲONとドレイン電流ＩDとの積で決まり、オン期
間Ｔonの起点で最も低く当該期間の終り時点に近づくに
つれて徐々に上がって行く。また、ＦＥＴのオフ期間Ｔ
offにおいてはＶDSが「ＲON・ＩD」の関係では決まら
ず、少なくとも直流電源２からの供給電圧以上の電圧と
なる。
ン抵抗ＲONとドレイン電流ＩDとの積で決まり、オン期
間Ｔonの起点で最も低く当該期間の終り時点に近づくに
つれて徐々に上がって行く。また、ＦＥＴのオフ期間Ｔ
offにおいてはＶDSが「ＲON・ＩD」の関係では決まら
ず、少なくとも直流電源２からの供給電圧以上の電圧と
なる。
【００５３】検出電圧ＶDETについては、ＦＥＴのオン
期間Ｔonにおいてロジック回路１６、１７の各イネーブ
ル端子にＨレベル信号が供給されるためハイインピーダ
ンス（あるいはオープン状態）となり、よって抵抗Ｒ１
乃至Ｒ４及びサーミスタＴＨによって得られる電圧がコ
レクタ接地のトランジスタＱ１を介してそのまま検出電
圧となる。また、ＦＥＴのオフ期間Ｔoffにおいては、
ロジック回路１６、１７の各イネーブル端子にＬレベル
信号が供給されるため（ローアクティブ入力であること
に注意）、両回路の出力信号レベルがＬレベルとなる。
よって、ＶDETは０ボルト又はその近傍にまで低下す
る。
期間Ｔonにおいてロジック回路１６、１７の各イネーブ
ル端子にＨレベル信号が供給されるためハイインピーダ
ンス（あるいはオープン状態）となり、よって抵抗Ｒ１
乃至Ｒ４及びサーミスタＴＨによって得られる電圧がコ
レクタ接地のトランジスタＱ１を介してそのまま検出電
圧となる。また、ＦＥＴのオフ期間Ｔoffにおいては、
ロジック回路１６、１７の各イネーブル端子にＬレベル
信号が供給されるため（ローアクティブ入力であること
に注意）、両回路の出力信号レベルがＬレベルとなる。
よって、ＶDETは０ボルト又はその近傍にまで低下す
る。
【００５４】このように、電界効果トランジスタのドレ
イン−ソース間電圧の検出電圧を、当該トランジスタが
オフ状態になったときにゼロボルト又はゼロボルトの近
傍にまで低下させることが望ましく（∵ＦＥＴのオフ時
には電流が流れないので、検出電圧値をゼロとし、ＦＥ
Ｔのオン時にのみ検出電圧（電流検出値）が得られるよ
うにするため。）、そのための手段として図９ではロジ
ック回路１６、１７を設けている。
イン−ソース間電圧の検出電圧を、当該トランジスタが
オフ状態になったときにゼロボルト又はゼロボルトの近
傍にまで低下させることが望ましく（∵ＦＥＴのオフ時
には電流が流れないので、検出電圧値をゼロとし、ＦＥ
Ｔのオン時にのみ検出電圧（電流検出値）が得られるよ
うにするため。）、そのための手段として図９ではロジ
ック回路１６、１７を設けている。
【００５５】また、ＦＥＴがオフ状態からオン状態にな
った時点からいきなりドレイン−ソース間電圧ＶDSの検
出電圧を立ち上げるのではなく、当該時点から遅延時間
を経た後、ＦＥＴのドレイン−ソース間電圧の検出電圧
をゼロボルト又はゼロボルトの近傍にまで低下させてい
た状態を解除（あるいは解放）することが好ましい。そ
の理由はＦＥＴのオン／オフ時におけるミラー効果の影
響を排除するためである。つまり、ＦＥＴがオン状態か
らオフ状態（あるいはオフ状態からオン状態）へと変化
する際には、ミラー効果に起因する時間遅れを伴うた
め、検出電圧が図１０の電圧「ＶDET′」に示すような
波形となり、オン期間Ｔonの前縁にヒゲ状の電圧（先頭
電圧）が生じてしまうので、当該電圧によってＦＥＴに
実際より多くの電流が流れているという誤った判断がな
される虞（これによりＦＥＴが直ちにオフ状態とされて
しまう）がある。
った時点からいきなりドレイン−ソース間電圧ＶDSの検
出電圧を立ち上げるのではなく、当該時点から遅延時間
を経た後、ＦＥＴのドレイン−ソース間電圧の検出電圧
をゼロボルト又はゼロボルトの近傍にまで低下させてい
た状態を解除（あるいは解放）することが好ましい。そ
の理由はＦＥＴのオン／オフ時におけるミラー効果の影
響を排除するためである。つまり、ＦＥＴがオン状態か
らオフ状態（あるいはオフ状態からオン状態）へと変化
する際には、ミラー効果に起因する時間遅れを伴うた
め、検出電圧が図１０の電圧「ＶDET′」に示すような
波形となり、オン期間Ｔonの前縁にヒゲ状の電圧（先頭
電圧）が生じてしまうので、当該電圧によってＦＥＴに
実際より多くの電流が流れているという誤った判断がな
される虞（これによりＦＥＴが直ちにオフ状態とされて
しまう）がある。
【００５６】このような不都合を防止するために、図９
の構成ではロジック回路１６、１７へのイネーブル入力
に対してコンデンサＣ１が設けられており、当該コンデ
ンサＣ１の静電容量及びその前段の抵抗Ｒ６の抵抗値で
決まる時定数により上記遅延時間が規定される。即ち、
ＦＥＴがオフ状態からオン状態へと移行する際に、当該
遅延時間を経た後でロジック回路１６、１７のイネーブ
ル端子にＨレベル信号が入力されるので、ヒゲ状電圧の
期間が無視され、これによって当該電圧を正しい検出電
圧とみなした結果生じる弊害を防止できる。
の構成ではロジック回路１６、１７へのイネーブル入力
に対してコンデンサＣ１が設けられており、当該コンデ
ンサＣ１の静電容量及びその前段の抵抗Ｒ６の抵抗値で
決まる時定数により上記遅延時間が規定される。即ち、
ＦＥＴがオフ状態からオン状態へと移行する際に、当該
遅延時間を経た後でロジック回路１６、１７のイネーブ
ル端子にＨレベル信号が入力されるので、ヒゲ状電圧の
期間が無視され、これによって当該電圧を正しい検出電
圧とみなした結果生じる弊害を防止できる。
【００５７】そして、上記ミラー効果の影響は、ＦＥＴ
のゲートへの供給電圧が低下した場合においてさらに目
立つようになる（ＦＥＴのスイッチング切換時の遅れ時
間が長くなる）ので、上記遅延時間の長さについては、
ＦＥＴのゲート電圧が低い程長くなるように規定するこ
とが好ましい。つまり、図９の構成では、コンデンサＣ
２の付設によって検出電圧の立ち上がりを遅くすること
で実現していた訳である（コンデンサＣ２は電圧ＶCCの
値が低いとその充電電流が小さいので、その分、検出電
圧ＶDETの上昇を遅くさせる働きをもち、よって、ＶCC
の低下に伴ってＦＥＴのミラー効果の影響でスイッチン
グ切換の時間遅れが長くなっても、これをコンデンサＣ
２の充電動作の遅れによって打ち消すことで、上記ヒゲ
状の電圧発生を防ぐことができる。）。
のゲートへの供給電圧が低下した場合においてさらに目
立つようになる（ＦＥＴのスイッチング切換時の遅れ時
間が長くなる）ので、上記遅延時間の長さについては、
ＦＥＴのゲート電圧が低い程長くなるように規定するこ
とが好ましい。つまり、図９の構成では、コンデンサＣ
２の付設によって検出電圧の立ち上がりを遅くすること
で実現していた訳である（コンデンサＣ２は電圧ＶCCの
値が低いとその充電電流が小さいので、その分、検出電
圧ＶDETの上昇を遅くさせる働きをもち、よって、ＶCC
の低下に伴ってＦＥＴのミラー効果の影響でスイッチン
グ切換の時間遅れが長くなっても、これをコンデンサＣ
２の充電動作の遅れによって打ち消すことで、上記ヒゲ
状の電圧発生を防ぐことができる。）。
【００５８】
【発明の効果】以上に記載したところから明らかなよう
に、請求項１に係る発明によれば、電界効果トランジス
タに流れる電流についての検出信号を、当該トランジス
タのドレイン−ソース間電圧から得て、該電圧値が基準
値以上になった場合に電界効果トランジスタをオフ状態
とすることで素子の過電流破壊を防止することができ、
しかも、そのために容量の大きな電流検出用抵抗等を必
要としないので装置の小型化や低コスト化が可能とな
り、熱対策にも有効である。
に、請求項１に係る発明によれば、電界効果トランジス
タに流れる電流についての検出信号を、当該トランジス
タのドレイン−ソース間電圧から得て、該電圧値が基準
値以上になった場合に電界効果トランジスタをオフ状態
とすることで素子の過電流破壊を防止することができ、
しかも、そのために容量の大きな電流検出用抵抗等を必
要としないので装置の小型化や低コスト化が可能とな
り、熱対策にも有効である。
【００５９】請求項２に係る発明によれば、電界効果ト
ランジスタのオン抵抗の温度特性を補償するための温度
補償手段を設けることで、制限電流の値を温度に依らず
に一定化させることがことができる。
ランジスタのオン抵抗の温度特性を補償するための温度
補償手段を設けることで、制限電流の値を温度に依らず
に一定化させることがことができる。
【００６０】請求項３に係る発明によれば、電界効果ト
ランジスタのオフ状態のときには検出電圧値をゼロボル
ト又はその近傍にまで低下させることで、当該トランジ
スタのオフ期間には電流が流れないことを明確化し、誤
った電流検出の発生に起因する弊害を防止することがで
きる。
ランジスタのオフ状態のときには検出電圧値をゼロボル
ト又はその近傍にまで低下させることで、当該トランジ
スタのオフ期間には電流が流れないことを明確化し、誤
った電流検出の発生に起因する弊害を防止することがで
きる。
【００６１】請求項４に係る発明によれば、電界効果ト
ランジスタのミラー効果に起因するスイッチング切換時
点での素子状態の曖昧さの影響を排除し、ドレイン−ソ
ース間電圧に係る検出電圧について誤った判断（トラン
ジスタがオンした直後に生じる一時的な高電圧によりト
ランジスタに大電流が流れているとみなしてしまうこ
と）がなされないようにこれを防止することができる。
ランジスタのミラー効果に起因するスイッチング切換時
点での素子状態の曖昧さの影響を排除し、ドレイン−ソ
ース間電圧に係る検出電圧について誤った判断（トラン
ジスタがオンした直後に生じる一時的な高電圧によりト
ランジスタに大電流が流れているとみなしてしまうこ
と）がなされないようにこれを防止することができる。
【００６２】請求項５に係る発明によれば、ドレイン−
ソース間電圧の検出電圧に係る遅延時間の長さを、電界
効果トランジスタのゲート電圧が低い程長くなるように
して、供給電圧の低下時にトランジスタのスイッチング
の時間遅れ（ミラー効果による）の期間が長くなって
も、当該期間を無視することができるように上記遅延時
間を保証することができる（時間遅れの期間が長いほど
遅延時間も長くなるので、ドレイン−ソース間電圧に係
る検出電圧についての誤判断がなくなる）。
ソース間電圧の検出電圧に係る遅延時間の長さを、電界
効果トランジスタのゲート電圧が低い程長くなるように
して、供給電圧の低下時にトランジスタのスイッチング
の時間遅れ（ミラー効果による）の期間が長くなって
も、当該期間を無視することができるように上記遅延時
間を保証することができる（時間遅れの期間が長いほど
遅延時間も長くなるので、ドレイン−ソース間電圧に係
る検出電圧についての誤判断がなくなる）。
【図１】本発明の基本構成を示す回路ブロック図であ
る。
る。
【図２】直流−直流コンバータの構成例を示すものであ
り、（Ａ）は直流電源に対してインダクタＬ及びスイッ
チング素子ＳＷを設けた構成を示し、（Ｂ）は直流電源
に対してトランスＴ及びスイッチング素子ＳＷを設けた
構成を示す。
り、（Ａ）は直流電源に対してインダクタＬ及びスイッ
チング素子ＳＷを設けた構成を示し、（Ｂ）は直流電源
に対してトランスＴ及びスイッチング素子ＳＷを設けた
構成を示す。
【図３】図４とともにＦＥＴに流れる電流検出をドレイ
ン−ソース間電圧の検出で代用する方法について説明す
るための図であり、本図はサーミスタで温度補償を行う
構成例を示す。
ン−ソース間電圧の検出で代用する方法について説明す
るための図であり、本図はサーミスタで温度補償を行う
構成例を示す。
【図４】ダイオードによって温度補償を行う構成例を示
す。
す。
【図５】ＦＥＴのオン抵抗及びサーミスタの抵抗につい
て温度特性を概略的に示すグラフ図である。
て温度特性を概略的に示すグラフ図である。
【図６】電流制限における温度特性を概略的に示すグラ
フ図である。
フ図である。
【図７】ＦＥＴのドレイン−ソース間電圧及びダイオー
ドの順方向電圧降下について温度特性を概略的に示すグ
ラフ図である。
ドの順方向電圧降下について温度特性を概略的に示すグ
ラフ図である。
【図８】電流制限における温度特性を概略的に示すグラ
フ図である。
フ図である。
【図９】回路構成の要部を示す回路図である。
【図１０】図９の回路における各部の波形を概略的に示
す図である。
す図である。
【図１１】図１２とともに従来例について説明するため
の図であり、本図は従来の回路構成を示す等価回路図で
ある。
の図であり、本図は従来の回路構成を示す等価回路図で
ある。
【図１２】電流制限動作について説明するための波形図
である。
である。
１…放電灯点灯回路、３…直流−直流コンバータ、６…
制御回路、ＳＷ…電界効果トランジスタ、ＴＨ、ＤＤ…
温度補償手段
制御回路、ＳＷ…電界効果トランジスタ、ＴＨ、ＤＤ…
温度補償手段
Claims (5)
- 【請求項１】 直流電圧変換のための直流−直流コンバ
ータと、該コンバータを構成するスイッチング素子とし
ての電界効果トランジスタのオン／オフ制御を行うこと
でコンバータの出力電圧を制御する制御回路を備えた放
電灯点灯回路において、 上記電界効果トランジスタに流れる電流を、当該トラン
ジスタのドレイン−ソース間電圧の検出により監視し
て、当該電圧値が基準値以上になったときに上記制御回
路が電界効果トランジスタをオフ状態とすることを特徴
とする放電灯点灯回路。 - 【請求項２】 請求項１に記載の放電灯点灯回路におい
て、 電界効果トランジスタのドレイン−ソース間電圧に係る
温度変化の影響を打ち消すための温度補償手段を設けた
ことを特徴とする放電灯点灯回路。 - 【請求項３】 請求項１又は請求項２に記載の放電灯点
灯回路において、 電界効果トランジスタのドレイン−ソース間電圧の検出
電圧が、当該トランジスタのオフ状態になったときにゼ
ロボルト又はゼロボルトの近傍にまで低下するようにし
たことを特徴とする放電灯点灯回路。 - 【請求項４】 請求項３に記載の放電灯点灯回路におい
て、 電界効果トランジスタがオフ状態からオン状態になった
時点から遅延時間を経た後、当該トランジスタのドレイ
ン−ソース間電圧の検出電圧をゼロボルト又はゼロボル
トの近傍にまで低下させていた状態を解除することを特
徴とする放電灯点灯回路。 - 【請求項５】 請求項４に記載の放電灯点灯回路におい
て、 電界効果トランジスタのゲート電圧が低い程、ドレイン
−ソース間電圧の検出電圧に係る遅延時間の長さが長く
なるようにしたことを特徴とする放電灯点灯回路。
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|---|---|---|---|
| JP07185399A JP3710951B2 (ja) | 1999-03-17 | 1999-03-17 | 放電灯点灯回路 |
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| JP07185399A JP3710951B2 (ja) | 1999-03-17 | 1999-03-17 | 放電灯点灯回路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140040101A (ko) * | 2011-01-18 | 2014-04-02 | 티악스 엘엘씨 | 병렬 연결된 배터리용 차동 전류 모니터링 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3742270B2 (ja) * | 2000-02-10 | 2006-02-01 | 株式会社小糸製作所 | 放電灯点灯回路 |
| JP2002134287A (ja) * | 2000-10-24 | 2002-05-10 | Tdk Corp | 放電灯点灯方法及び装置 |
| JP3742302B2 (ja) * | 2001-01-31 | 2006-02-01 | 株式会社小糸製作所 | 放電灯点灯回路 |
| JP2002237395A (ja) * | 2001-02-13 | 2002-08-23 | Koito Mfg Co Ltd | 放電灯点灯回路 |
| JP2003051394A (ja) * | 2001-08-07 | 2003-02-21 | Denso Corp | 放電灯点灯装置 |
| JP4247868B2 (ja) * | 2001-09-25 | 2009-04-02 | Ｔｄｋ株式会社 | 放電灯点灯装置及び放電灯装置 |
| US6522089B1 (en) * | 2001-10-23 | 2003-02-18 | Orsam Sylvania Inc. | Electronic ballast and method for arc straightening |
| JP3839737B2 (ja) * | 2002-03-01 | 2006-11-01 | 株式会社小糸製作所 | 直流電圧変換回路 |
| JP2003272887A (ja) * | 2002-03-12 | 2003-09-26 | Koito Mfg Co Ltd | 放電灯点灯回路 |
| US6979959B2 (en) * | 2002-12-13 | 2005-12-27 | Microsemi Corporation | Apparatus and method for striking a fluorescent lamp |
| US6870330B2 (en) * | 2003-03-26 | 2005-03-22 | Microsemi Corporation | Shorted lamp detection in backlight system |
| JP2005063821A (ja) * | 2003-08-13 | 2005-03-10 | Koito Mfg Co Ltd | 放電灯点灯回路及び放電灯点灯方法 |
| JP2005063819A (ja) * | 2003-08-13 | 2005-03-10 | Koito Mfg Co Ltd | 放電灯点灯回路 |
| US7187139B2 (en) * | 2003-09-09 | 2007-03-06 | Microsemi Corporation | Split phase inverters for CCFL backlight system |
| US7183727B2 (en) * | 2003-09-23 | 2007-02-27 | Microsemi Corporation | Optical and temperature feedbacks to control display brightness |
| JP3930473B2 (ja) * | 2003-12-18 | 2007-06-13 | ミネベア株式会社 | 放電灯点灯回路 |
| FR2865885B1 (fr) * | 2004-01-30 | 2007-10-05 | Valeo Vision | Dispositif de protection pour alimentation a decoupage et dispositif d'eclairage de vehicule. |
| US7468722B2 (en) * | 2004-02-09 | 2008-12-23 | Microsemi Corporation | Method and apparatus to control display brightness with ambient light correction |
| WO2005099316A2 (en) * | 2004-04-01 | 2005-10-20 | Microsemi Corporation | Full-bridge and half-bridge compatible driver timing schedule for direct drive backlight system |
| US7233258B1 (en) * | 2004-04-13 | 2007-06-19 | Gelcore Llc | LED matrix current control |
| US7755595B2 (en) | 2004-06-07 | 2010-07-13 | Microsemi Corporation | Dual-slope brightness control for transflective displays |
| US7569998B2 (en) * | 2006-07-06 | 2009-08-04 | Microsemi Corporation | Striking and open lamp regulation for CCFL controller |
| US8093839B2 (en) * | 2008-11-20 | 2012-01-10 | Microsemi Corporation | Method and apparatus for driving CCFL at low burst duty cycle rates |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05344642A (ja) * | 1992-06-09 | 1993-12-24 | Canon Inc | 半導体スイッチング素子の保護装置 |
| JPH06120787A (ja) * | 1992-10-09 | 1994-04-28 | Mitsubishi Electric Corp | パワーデバイスの過電流保護回路及び半導体集積回路装置 |
| JPH0858668A (ja) * | 1994-08-18 | 1996-03-05 | Honda Motor Co Ltd | 電動補助自転車 |
| JPH08195290A (ja) * | 1995-01-13 | 1996-07-30 | Matsushita Electric Works Ltd | 放電灯点灯装置 |
| JPH08223013A (ja) * | 1995-02-15 | 1996-08-30 | Fuji Electric Co Ltd | 電力用トランジスタの過電流保護装置 |
| JPH0934513A (ja) * | 1995-05-16 | 1997-02-07 | Denso Corp | 制御装置の出力回路 |
| JPH10116107A (ja) * | 1996-10-14 | 1998-05-06 | Denso Corp | 制御装置の出力回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038299A (ja) | 1989-06-02 | 1991-01-16 | Koito Mfg Co Ltd | 車輌用高圧放電灯の点灯回路 |
| JP2587718B2 (ja) | 1990-10-01 | 1997-03-05 | 株式会社小糸製作所 | 車輌用放電灯の点灯回路 |
| US5365152A (en) * | 1991-09-09 | 1994-11-15 | Matsushita Electric Industrial Co. Ltd. | Apparatus for controlling the power to a discharge-lamp |
| JP3136451B2 (ja) | 1992-06-23 | 2001-02-19 | 株式会社小糸製作所 | 車輌用放電灯の点灯回路 |
| JP3258758B2 (ja) * | 1993-04-12 | 2002-02-18 | 池田デンソー株式会社 | 放電灯点灯装置 |
| US5463287A (en) * | 1993-10-06 | 1995-10-31 | Tdk Corporation | Discharge lamp lighting apparatus which can control a lighting process |
| JP3324386B2 (ja) * | 1995-06-02 | 2002-09-17 | 株式会社デンソー | 車両用放電灯制御装置 |
| JP3210570B2 (ja) * | 1996-02-29 | 2001-09-17 | 株式会社小糸製作所 | 放電灯点灯回路 |
-
1999
- 1999-03-17 JP JP07185399A patent/JP3710951B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-16 US US09/526,884 patent/US6340870B1/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05344642A (ja) * | 1992-06-09 | 1993-12-24 | Canon Inc | 半導体スイッチング素子の保護装置 |
| JPH06120787A (ja) * | 1992-10-09 | 1994-04-28 | Mitsubishi Electric Corp | パワーデバイスの過電流保護回路及び半導体集積回路装置 |
| JPH0858668A (ja) * | 1994-08-18 | 1996-03-05 | Honda Motor Co Ltd | 電動補助自転車 |
| JPH08195290A (ja) * | 1995-01-13 | 1996-07-30 | Matsushita Electric Works Ltd | 放電灯点灯装置 |
| JPH08223013A (ja) * | 1995-02-15 | 1996-08-30 | Fuji Electric Co Ltd | 電力用トランジスタの過電流保護装置 |
| JPH0934513A (ja) * | 1995-05-16 | 1997-02-07 | Denso Corp | 制御装置の出力回路 |
| JPH10116107A (ja) * | 1996-10-14 | 1998-05-06 | Denso Corp | 制御装置の出力回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140040101A (ko) * | 2011-01-18 | 2014-04-02 | 티악스 엘엘씨 | 병렬 연결된 배터리용 차동 전류 모니터링 |
| JP2014510262A (ja) * | 2011-01-18 | 2014-04-24 | ティアックス エルエルシー | 並列接続バッテリのための差動電流モニタリング |
| US9678163B2 (en) | 2011-01-18 | 2017-06-13 | Tiax Llc | Differential current monitoring for parallel-connected batteries |
| JP2018066757A (ja) * | 2011-01-18 | 2018-04-26 | ティアックス エルエルシーＴｉａｘ Ｌｌｃ | 並列接続バッテリのための差動電流モニタリング |
| KR101901680B1 (ko) * | 2011-01-18 | 2018-09-27 | 티악스 엘엘씨 | 병렬 연결된 배터리용 차동 전류 모니터링 |
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