JPH11122922A - スイッチングレギュレータ装置 - Google Patents
スイッチングレギュレータ装置Info
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- JPH11122922A JPH11122922A JP28405597A JP28405597A JPH11122922A JP H11122922 A JPH11122922 A JP H11122922A JP 28405597 A JP28405597 A JP 28405597A JP 28405597 A JP28405597 A JP 28405597A JP H11122922 A JPH11122922 A JP H11122922A
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Abstract
(57)【要約】
【課題】１つの出力電圧に係わる電源ラインがオープン
となったときスイッチングレギュレータにより他の出力
電圧が過電圧になるのを防止する。 【解決手段】スイッチングレギュレータＩＣ1、スイッ
チングレギュレータにより制御されるスイッチング素子
Ｑ1、スイッチング素子に一次側コイルが接続され複数
の二次側コイルにそれぞれダイオードＤ1〜Ｄ3を介して
複数の負荷Ｒｄ1〜Ｒｄ3が電源ラインＬ1〜Ｌ3でそれぞ
れ接続され複数の出力電圧Ｖ１〜Ｖ３を出力する電圧変
換トランスＴ1を備え、複数の負荷における複数の出力
電圧の１つから得られた帰還電圧Ｖref'をスイッチング
レギュレータ内の基準電圧Ｖrefと比較して、複数の出
力電圧を電圧制御する複数出力のスイッチングレギュレ
ータ装置であって、ダイオードの破損等で１つの出力電
圧に係わる電源ラインがオープンとなりスイッチングレ
ギュレータにより他の出力電圧が過電圧に電圧制御され
たとき、この過電圧を帰還電圧として帰還するツェナー
ダイオードＺＤ1を設けたものである。
となったときスイッチングレギュレータにより他の出力
電圧が過電圧になるのを防止する。 【解決手段】スイッチングレギュレータＩＣ1、スイッ
チングレギュレータにより制御されるスイッチング素子
Ｑ1、スイッチング素子に一次側コイルが接続され複数
の二次側コイルにそれぞれダイオードＤ1〜Ｄ3を介して
複数の負荷Ｒｄ1〜Ｒｄ3が電源ラインＬ1〜Ｌ3でそれぞ
れ接続され複数の出力電圧Ｖ１〜Ｖ３を出力する電圧変
換トランスＴ1を備え、複数の負荷における複数の出力
電圧の１つから得られた帰還電圧Ｖref'をスイッチング
レギュレータ内の基準電圧Ｖrefと比較して、複数の出
力電圧を電圧制御する複数出力のスイッチングレギュレ
ータ装置であって、ダイオードの破損等で１つの出力電
圧に係わる電源ラインがオープンとなりスイッチングレ
ギュレータにより他の出力電圧が過電圧に電圧制御され
たとき、この過電圧を帰還電圧として帰還するツェナー
ダイオードＺＤ1を設けたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータ装置に係わり、特に動作異常時に電圧上昇を抑
えて負荷回路の発煙、発火を回避することができるスイ
ッチングレギュレータ装置に関する。
ュレータ装置に係わり、特に動作異常時に電圧上昇を抑
えて負荷回路の発煙、発火を回避することができるスイ
ッチングレギュレータ装置に関する。
【０００２】
【従来の技術】従来から、この種のスイッチングレギュ
レータ装置としてＤＣ−ＤＣコンバータが図２に示すよ
うに提案されている。同図において、ＤＣ−ＤＣコンバ
ータは、パルス幅制御回路ＩＣ1、パルス幅制御回路Ｉ
Ｃ1により制御されるスイッチング用ＦＥＴＱ1、スイッ
チング用ＦＥＴＱ1に一次側コイルが接続された電圧変
換トランスＴ1、電圧変換トランスＴ1の各二次側コイル
にそれぞれ接続されたフライホイールダイオードＤ1〜
Ｄ3、平滑コンデンサＣ1〜Ｃ3を備えている。平滑コン
デンサＣ1〜Ｃ3と負荷Ｒｄ1〜Ｒｄ3の間にはそれぞれ平
滑回路Ｌ、Ｃを挿入してもよい。電圧変換トランスＴ1
の各二次側コイルにそれぞれ接続された各負荷Ｒｄ1〜
Ｒｄ3の出力電圧をＶ１〜Ｖ３で示す。スイッチング用
ＦＥＴＱ1によりスイッチングされる一次側コイルの入
力電圧をＶ4で示す。
レータ装置としてＤＣ−ＤＣコンバータが図２に示すよ
うに提案されている。同図において、ＤＣ−ＤＣコンバ
ータは、パルス幅制御回路ＩＣ1、パルス幅制御回路Ｉ
Ｃ1により制御されるスイッチング用ＦＥＴＱ1、スイッ
チング用ＦＥＴＱ1に一次側コイルが接続された電圧変
換トランスＴ1、電圧変換トランスＴ1の各二次側コイル
にそれぞれ接続されたフライホイールダイオードＤ1〜
Ｄ3、平滑コンデンサＣ1〜Ｃ3を備えている。平滑コン
デンサＣ1〜Ｃ3と負荷Ｒｄ1〜Ｒｄ3の間にはそれぞれ平
滑回路Ｌ、Ｃを挿入してもよい。電圧変換トランスＴ1
の各二次側コイルにそれぞれ接続された各負荷Ｒｄ1〜
Ｒｄ3の出力電圧をＶ１〜Ｖ３で示す。スイッチング用
ＦＥＴＱ1によりスイッチングされる一次側コイルの入
力電圧をＶ4で示す。
【０００３】パルス幅制御回路ＩＣ1は、Vcc低電圧ロッ
クアウト回路Lo1、基準電圧レギュレータＲeg1、Vref低
電圧ロックアウト回路Lo2、発振器OSC、エラーアンプＥ
a、ＰＭＷラッチ回路Ｌa、ドライバDrを有している。入
力側ＶINからＶccがVcc低電圧ロックアウト回路Lo1に入
力され、 Vcc低電圧ロックアウト回路Lo1の出力側は基
準電圧レギュレータＲeg1に接続されている。
クアウト回路Lo1、基準電圧レギュレータＲeg1、Vref低
電圧ロックアウト回路Lo2、発振器OSC、エラーアンプＥ
a、ＰＭＷラッチ回路Ｌa、ドライバDrを有している。入
力側ＶINからＶccがVcc低電圧ロックアウト回路Lo1に入
力され、 Vcc低電圧ロックアウト回路Lo1の出力側は基
準電圧レギュレータＲeg1に接続されている。
【０００４】基準電圧レギュレータＲeg1の出力側はVre
f低電圧ロックアウト回路Lo2に接続され、Vref低電圧ロ
ックアウト回路Lo2はＰＭＷラッチ回路Ｌaの電源入力端
子に接続されている。基準電圧レギュレータＲeg1の出
力側は抵抗Ｒ3、Ｒ4を介して、かつ抵抗ＲT、コンデン
サＣTを介してグランドに接続されている。抵抗ＲT、コ
ンデンサＣTの接続点は発振器ＯＳＣに接続され、発振
器ＯＳＣは抵抗ＲT、コンデンサＣTの時定数で定まる所
定周波数のパルスを発振する。発振器ＯＳＣの出力側は
ＰＭＷラッチ回路Ｌaの入力端子に接続されている。
f低電圧ロックアウト回路Lo2に接続され、Vref低電圧ロ
ックアウト回路Lo2はＰＭＷラッチ回路Ｌaの電源入力端
子に接続されている。基準電圧レギュレータＲeg1の出
力側は抵抗Ｒ3、Ｒ4を介して、かつ抵抗ＲT、コンデン
サＣTを介してグランドに接続されている。抵抗ＲT、コ
ンデンサＣTの接続点は発振器ＯＳＣに接続され、発振
器ＯＳＣは抵抗ＲT、コンデンサＣTの時定数で定まる所
定周波数のパルスを発振する。発振器ＯＳＣの出力側は
ＰＭＷラッチ回路Ｌaの入力端子に接続されている。
【０００５】抵抗Ｒ3、Ｒ4の接続点は基準電圧Ｖrefを
生成し、エラーアンプＥaの正転入力端子に入力され、
電圧変換トランスＴ1の各二次側コイルにそれぞれ接続
された各負荷Ｒｄ1〜Ｒｄ3の出力電圧Ｖ１〜Ｖ３のうち
出力電圧Ｖ３は誤差電圧検出抵抗Ｒ1、Ｒ2を介してグラ
ンドに接続され、誤差電圧検出抵抗Ｒ1、Ｒ2の接続点は
帰還電圧Ｖref'を生成し、エラーアンプＥaの反転入力
端子に入力されている。エラーアンプＥaの出力側はＰ
ＭＷラッチ回路Ｌaの入力端子に接続されている。
生成し、エラーアンプＥaの正転入力端子に入力され、
電圧変換トランスＴ1の各二次側コイルにそれぞれ接続
された各負荷Ｒｄ1〜Ｒｄ3の出力電圧Ｖ１〜Ｖ３のうち
出力電圧Ｖ３は誤差電圧検出抵抗Ｒ1、Ｒ2を介してグラ
ンドに接続され、誤差電圧検出抵抗Ｒ1、Ｒ2の接続点は
帰還電圧Ｖref'を生成し、エラーアンプＥaの反転入力
端子に入力されている。エラーアンプＥaの出力側はＰ
ＭＷラッチ回路Ｌaの入力端子に接続されている。
【０００６】入力側ＶINはドライバDrを介してグランド
に接続され、ドライバDrの出力側はスイッチング用ＦＥ
ＴＱ1のゲート端子に接続されている。入力側ＶINは電
圧変換トランスＴ1の一次側コイル、スイッチング用Ｆ
ＥＴＱ1のソース、ドレイン、一次電流検出抵抗ＲSを介
してグランドに接続されている。スイッチング用ＦＥＴ
Ｑ1と一次電流検出抵抗ＲSの接続点はＰＭＷラッチ回路
Ｌaの入力端子に接続されている。
に接続され、ドライバDrの出力側はスイッチング用ＦＥ
ＴＱ1のゲート端子に接続されている。入力側ＶINは電
圧変換トランスＴ1の一次側コイル、スイッチング用Ｆ
ＥＴＱ1のソース、ドレイン、一次電流検出抵抗ＲSを介
してグランドに接続されている。スイッチング用ＦＥＴ
Ｑ1と一次電流検出抵抗ＲSの接続点はＰＭＷラッチ回路
Ｌaの入力端子に接続されている。
【０００７】このように構成されたＤＣ−ＤＣコンバー
タにおいて、正常動作時には、出力電圧Ｖ３は誤差電圧
検出抵抗Ｒ1、Ｒ2で抵抗分圧されて帰還電圧Ｖref'がパ
ルス幅制御回路ＩＣ1のエラーアンプＥaに入力され帰還
電圧制御される。パルス幅制御回路ＩＣ1はその基準電
圧レギュレータＲeg1の出力が抵抗Ｒ3、Ｒ4で抵抗分圧
された基準電圧Ｖrefを生成している。
タにおいて、正常動作時には、出力電圧Ｖ３は誤差電圧
検出抵抗Ｒ1、Ｒ2で抵抗分圧されて帰還電圧Ｖref'がパ
ルス幅制御回路ＩＣ1のエラーアンプＥaに入力され帰還
電圧制御される。パルス幅制御回路ＩＣ1はその基準電
圧レギュレータＲeg1の出力が抵抗Ｒ3、Ｒ4で抵抗分圧
された基準電圧Ｖrefを生成している。
【０００８】パルス幅制御回路ＩＣ1は、エラーアンプ
Ｅa、ＰＭＷラッチ回路Ｌa、発振器ＯＳＣ、 ＰＭＷラ
ッチ回路Ｌaが公知の機能を行なうことにより帰還電圧
Ｖref'が基準電圧Ｖrefに近づくようにスイッチング用
ＦＥＴＱ1のＯＮ、ＯＦＦ時間を制御し、出力電圧Ｖ３
の安定化を図っている。このとき誤差電圧検出抵抗Ｒ
1、Ｒ2は、 Ｖref'＝{Ｒ2／（Ｒ1＋Ｒ2）}Ｖ３＝Ｖref となるように定数設定がなされている。
Ｅa、ＰＭＷラッチ回路Ｌa、発振器ＯＳＣ、 ＰＭＷラ
ッチ回路Ｌaが公知の機能を行なうことにより帰還電圧
Ｖref'が基準電圧Ｖrefに近づくようにスイッチング用
ＦＥＴＱ1のＯＮ、ＯＦＦ時間を制御し、出力電圧Ｖ３
の安定化を図っている。このとき誤差電圧検出抵抗Ｒ
1、Ｒ2は、 Ｖref'＝{Ｒ2／（Ｒ1＋Ｒ2）}Ｖ３＝Ｖref となるように定数設定がなされている。
【０００９】また、出力電圧Ｖ1、Ｖ2は帰還電圧制御を
かけていないため定電圧特性が悪いものの、電圧変換ト
ランスＴ1の一次側コイル、二次側コイルの巻数比によ
りほぼ一定の電圧が出力されている。
かけていないため定電圧特性が悪いものの、電圧変換ト
ランスＴ1の一次側コイル、二次側コイルの巻数比によ
りほぼ一定の電圧が出力されている。
【００１０】
【発明が解決しようとする課題】この複数出力のＤＣ−
ＤＣコンバータにおいては、帰還電圧制御をかけている
出力電圧Ｖ３に係わるダイオードＤ3がオープンモード
で破損した場合、エラーアンプＥaに入力される帰還電
圧Ｖref'が０Vとなり、パルス幅制御回路ＩＣ1は帰還電
圧Ｖref'を基準電圧Ｖrefに近づくようにスイッチング
用ＦＥＴＱ1のＯＮ時間を最大に制御するため、通常動
作以上のエネルギーが電圧変換トランスＴ1の二次側コ
イルに出力として放出される。
ＤＣコンバータにおいては、帰還電圧制御をかけている
出力電圧Ｖ３に係わるダイオードＤ3がオープンモード
で破損した場合、エラーアンプＥaに入力される帰還電
圧Ｖref'が０Vとなり、パルス幅制御回路ＩＣ1は帰還電
圧Ｖref'を基準電圧Ｖrefに近づくようにスイッチング
用ＦＥＴＱ1のＯＮ時間を最大に制御するため、通常動
作以上のエネルギーが電圧変換トランスＴ1の二次側コ
イルに出力として放出される。
【００１１】これにより出力電圧Ｖ1、Ｖ2が過電圧状態
となり、出力1、出力2の負荷Ｒｄ1〜Ｒｄ2で発煙、発火
を引き起こす可能性があった。
となり、出力1、出力2の負荷Ｒｄ1〜Ｒｄ2で発煙、発火
を引き起こす可能性があった。
【００１２】
【発明の目的】本発明は上述した難点に鑑みなされたも
ので、１つの出力電圧に係わる電源ラインがオープンと
なったときスイッチングレギュレータにより他の出力電
圧が過電圧になるのを防止して動作異常時に電圧上昇を
抑えて負荷回路の発煙、発火を回避することができるス
イッチングレギュレータ装置を提供することを目的とし
ている。
ので、１つの出力電圧に係わる電源ラインがオープンと
なったときスイッチングレギュレータにより他の出力電
圧が過電圧になるのを防止して動作異常時に電圧上昇を
抑えて負荷回路の発煙、発火を回避することができるス
イッチングレギュレータ装置を提供することを目的とし
ている。
【００１３】
【課題を解決するための手段】この目的を達成するため
本発明のスイッチングレギュレータ装置は、スイッチン
グレギュレータ、スイッチングレギュレータにより制御
されるスイッチング素子、スイッチング素子に一次側コ
イルが接続され複数の二次側コイルにそれぞれダイオー
ドを介して複数の負荷が電源ラインでそれぞれ接続され
複数の出力電圧を出力する電圧変換トランスを備え、複
数の負荷における複数の出力電圧の１つから得られた帰
還電圧をスイッチングレギュレータ内の基準電圧と比較
して、複数の出力電圧を電圧制御する複数出力のスイッ
チングレギュレータ装置であって、ダイオードの破損等
で１つの出力電圧に係わる電源ラインがオープンとなり
スイッチングレギュレータにより他の出力電圧が過電圧
に電圧制御されたとき、この過電圧を帰還電圧として帰
還するツェナーダイオードを設けたものである。
本発明のスイッチングレギュレータ装置は、スイッチン
グレギュレータ、スイッチングレギュレータにより制御
されるスイッチング素子、スイッチング素子に一次側コ
イルが接続され複数の二次側コイルにそれぞれダイオー
ドを介して複数の負荷が電源ラインでそれぞれ接続され
複数の出力電圧を出力する電圧変換トランスを備え、複
数の負荷における複数の出力電圧の１つから得られた帰
還電圧をスイッチングレギュレータ内の基準電圧と比較
して、複数の出力電圧を電圧制御する複数出力のスイッ
チングレギュレータ装置であって、ダイオードの破損等
で１つの出力電圧に係わる電源ラインがオープンとなり
スイッチングレギュレータにより他の出力電圧が過電圧
に電圧制御されたとき、この過電圧を帰還電圧として帰
還するツェナーダイオードを設けたものである。
【００１４】
【作用】このスイッチングレギュレータ装置において、
スイッチングレギュレータによりスイッチング素子が制
御され、スイッチング素子に一次側コイルが接続された
電圧変換トランスは複数の二次側コイルにそれぞれ複数
の出力電圧を出力し、電源ラインでダイオードを介して
複数の負荷に給電する。複数の負荷における複数の出力
電圧の１つから得られた帰還電圧をスイッチングレギュ
レータ内の基準電圧と比較して、複数の出力電圧を電圧
制御する。
スイッチングレギュレータによりスイッチング素子が制
御され、スイッチング素子に一次側コイルが接続された
電圧変換トランスは複数の二次側コイルにそれぞれ複数
の出力電圧を出力し、電源ラインでダイオードを介して
複数の負荷に給電する。複数の負荷における複数の出力
電圧の１つから得られた帰還電圧をスイッチングレギュ
レータ内の基準電圧と比較して、複数の出力電圧を電圧
制御する。
【００１５】ダイオードの破損等で１つの出力電圧に係
わる電源ラインがオープンとなりスイッチングレギュレ
ータにより他の出力電圧が過電圧に電圧制御されたと
き、この過電圧をツェナーダイオードが帰還電圧として
帰還することにより動作異常時に電圧上昇を抑えて負荷
回路の発煙、発火を回避することができる。
わる電源ラインがオープンとなりスイッチングレギュレ
ータにより他の出力電圧が過電圧に電圧制御されたと
き、この過電圧をツェナーダイオードが帰還電圧として
帰還することにより動作異常時に電圧上昇を抑えて負荷
回路の発煙、発火を回避することができる。
【００１６】
【発明の実施の形態】以下、本発明のスイッチングレギ
ュレータ装置を多出力のＤＣ−ＤＣコンバータに適用し
た好ましい実施の形態例を図面にしたがって説明する。
本発明の複数出力のスイッチングレギュレータ装置は、
図１に示すようにパルス幅制御回路ＩＣ1、パルス幅制
御回路ＩＣ1により制御されるスイッチング用ＦＥＴＱ
1、スイッチング用ＦＥＴＱ1に一次側コイルが接続され
た電圧変換トランスＴ1、電圧変換トランスＴ1の各二次
側コイルに電源ラインＬ1〜Ｌ3でそれぞれ接続されたフ
ライホイールダイオードＤ1〜Ｄ3、平滑コンデンサＣ1
〜Ｃ3を備えている。平滑コンデンサＣ1〜Ｃ3には負荷
Ｒｄ1〜Ｒｄ3が接続されている。平滑コンデンサＣ1〜
Ｃ3と負荷Ｒｄ1〜Ｒｄ3の間にはそれぞれ平滑回路Ｌ、
Ｃを挿入してもよい。電圧変換トランスＴ1の各二次側
コイルにそれぞれ接続された各負荷Ｒｄ1〜Ｒｄ3の出力
電圧をＶ１〜Ｖ３で示す。スイッチング用ＦＥＴＱ1に
よりスイッチングされる一次側コイルの入力電圧をＶ4
で示す。
ュレータ装置を多出力のＤＣ−ＤＣコンバータに適用し
た好ましい実施の形態例を図面にしたがって説明する。
本発明の複数出力のスイッチングレギュレータ装置は、
図１に示すようにパルス幅制御回路ＩＣ1、パルス幅制
御回路ＩＣ1により制御されるスイッチング用ＦＥＴＱ
1、スイッチング用ＦＥＴＱ1に一次側コイルが接続され
た電圧変換トランスＴ1、電圧変換トランスＴ1の各二次
側コイルに電源ラインＬ1〜Ｌ3でそれぞれ接続されたフ
ライホイールダイオードＤ1〜Ｄ3、平滑コンデンサＣ1
〜Ｃ3を備えている。平滑コンデンサＣ1〜Ｃ3には負荷
Ｒｄ1〜Ｒｄ3が接続されている。平滑コンデンサＣ1〜
Ｃ3と負荷Ｒｄ1〜Ｒｄ3の間にはそれぞれ平滑回路Ｌ、
Ｃを挿入してもよい。電圧変換トランスＴ1の各二次側
コイルにそれぞれ接続された各負荷Ｒｄ1〜Ｒｄ3の出力
電圧をＶ１〜Ｖ３で示す。スイッチング用ＦＥＴＱ1に
よりスイッチングされる一次側コイルの入力電圧をＶ4
で示す。
【００１７】この複数出力のスイッチングレギュレータ
装置は、複数の負荷Ｒｄ1〜Ｒｄ3における複数の出力電
圧Ｖ１〜Ｖ３の１つＶ３から得られた帰還電圧Ｖref'を
スイッチングレギュレータ内の基準電圧Ｖrefと比較し
て、複数の出力電圧Ｖ１〜Ｖ３を電圧制御するものであ
る。パルス幅制御回路ＩＣ1は、Vcc低電圧ロックアウト
回路Lo1、基準電圧レギュレータＲeg1、Vref低電圧ロッ
クアウト回路Lo2、発振器OSC、エラーアンプＥa、ＰＭ
Ｗラッチ回路Ｌa、ドライバDrを有している。
装置は、複数の負荷Ｒｄ1〜Ｒｄ3における複数の出力電
圧Ｖ１〜Ｖ３の１つＶ３から得られた帰還電圧Ｖref'を
スイッチングレギュレータ内の基準電圧Ｖrefと比較し
て、複数の出力電圧Ｖ１〜Ｖ３を電圧制御するものであ
る。パルス幅制御回路ＩＣ1は、Vcc低電圧ロックアウト
回路Lo1、基準電圧レギュレータＲeg1、Vref低電圧ロッ
クアウト回路Lo2、発振器OSC、エラーアンプＥa、ＰＭ
Ｗラッチ回路Ｌa、ドライバDrを有している。
【００１８】入力側ＶINからＶccがVcc低電圧ロックア
ウト回路Lo1に入力され、Vcc低電圧ロックアウト回路Lo
1の出力側は基準電圧レギュレータＲeg1に接続されてい
る。基準電圧レギュレータＲeg1の出力側はVref低電圧
ロックアウト回路Lo2に接続され、Vref低電圧ロックア
ウト回路Lo2はＰＭＷラッチ回路Ｌaの電源入力端子に接
続されている。
ウト回路Lo1に入力され、Vcc低電圧ロックアウト回路Lo
1の出力側は基準電圧レギュレータＲeg1に接続されてい
る。基準電圧レギュレータＲeg1の出力側はVref低電圧
ロックアウト回路Lo2に接続され、Vref低電圧ロックア
ウト回路Lo2はＰＭＷラッチ回路Ｌaの電源入力端子に接
続されている。
【００１９】基準電圧レギュレータＲeg1の出力側は抵
抗Ｒ3、Ｒ4を介して、かつ抵抗ＲT、コンデンサＣTを介
してグランドに接続されている。抵抗ＲT、コンデンサ
ＣTの接続点は発振器ＯＳＣに接続され、発振器ＯＳＣ
は抵抗ＲT、コンデンサＣTの時定数で定まる所定周波数
のパルスを発振する。発振器ＯＳＣの出力側はＰＭＷラ
ッチ回路Ｌaの入力端子に接続されている。
抗Ｒ3、Ｒ4を介して、かつ抵抗ＲT、コンデンサＣTを介
してグランドに接続されている。抵抗ＲT、コンデンサ
ＣTの接続点は発振器ＯＳＣに接続され、発振器ＯＳＣ
は抵抗ＲT、コンデンサＣTの時定数で定まる所定周波数
のパルスを発振する。発振器ＯＳＣの出力側はＰＭＷラ
ッチ回路Ｌaの入力端子に接続されている。
【００２０】抵抗Ｒ3、Ｒ4の接続点は基準電圧Ｖrefを
生成し、エラーアンプＥaの正転入力端子に入力され、
電圧変換トランスＴ1の各二次側コイルにそれぞれ接続
された各負荷Ｒｄ1〜Ｒｄ3の出力電圧Ｖ１〜Ｖ３のうち
出力電圧Ｖ３は誤差電圧検出抵抗Ｒ1、Ｒ2を介してグラ
ンドに接続され、誤差電圧検出抵抗Ｒ1、Ｒ2の接続点は
帰還電圧Ｖref'を生成し、エラーアンプＥaの反転入力
端子に入力されている。エラーアンプＥaの出力側はＰ
ＭＷラッチ回路Ｌaの入力端子に接続されている。
生成し、エラーアンプＥaの正転入力端子に入力され、
電圧変換トランスＴ1の各二次側コイルにそれぞれ接続
された各負荷Ｒｄ1〜Ｒｄ3の出力電圧Ｖ１〜Ｖ３のうち
出力電圧Ｖ３は誤差電圧検出抵抗Ｒ1、Ｒ2を介してグラ
ンドに接続され、誤差電圧検出抵抗Ｒ1、Ｒ2の接続点は
帰還電圧Ｖref'を生成し、エラーアンプＥaの反転入力
端子に入力されている。エラーアンプＥaの出力側はＰ
ＭＷラッチ回路Ｌaの入力端子に接続されている。
【００２１】入力側ＶINはドライバDrを介してグランド
に接続され、ドライバDrの出力側はスイッチング用ＦＥ
ＴＱ1のゲート端子に接続されている。入力側ＶINは電
圧変換トランスＴ1の一次側コイル、スイッチング用Ｆ
ＥＴＱ1のソース、ドレイン、一次電流検出抵抗ＲSを介
してグランドに接続されている。スイッチング用ＦＥＴ
Ｑ1と一次電流検出抵抗ＲSの接続点はＰＭＷラッチ回路
Ｌaの入力端子に接続されている。
に接続され、ドライバDrの出力側はスイッチング用ＦＥ
ＴＱ1のゲート端子に接続されている。入力側ＶINは電
圧変換トランスＴ1の一次側コイル、スイッチング用Ｆ
ＥＴＱ1のソース、ドレイン、一次電流検出抵抗ＲSを介
してグランドに接続されている。スイッチング用ＦＥＴ
Ｑ1と一次電流検出抵抗ＲSの接続点はＰＭＷラッチ回路
Ｌaの入力端子に接続されている。
【００２２】この複数出力のスイッチングレギュレータ
装置は、ダイオードＤ3の破損等で１つの出力電圧Ｖ3に
係わる電源ラインＬ3がオープンとなったときスイッチ
ングレギュレータにより他の出力電圧Ｖ2、Ｖ3が過電圧
に電圧制御されたとき、この過電圧を帰還電圧として帰
還する過電圧検出用ツェナーダイオードＺＤ1を設けた
ものである。この例において、過電圧検出用ツェナーダ
イオードＺＤ1は電源ラインＬ2と帰還電圧Ｖref'を生成
する誤差電圧検出抵抗Ｒ1、Ｒ2の接続点との間に接続さ
れている。
装置は、ダイオードＤ3の破損等で１つの出力電圧Ｖ3に
係わる電源ラインＬ3がオープンとなったときスイッチ
ングレギュレータにより他の出力電圧Ｖ2、Ｖ3が過電圧
に電圧制御されたとき、この過電圧を帰還電圧として帰
還する過電圧検出用ツェナーダイオードＺＤ1を設けた
ものである。この例において、過電圧検出用ツェナーダ
イオードＺＤ1は電源ラインＬ2と帰還電圧Ｖref'を生成
する誤差電圧検出抵抗Ｒ1、Ｒ2の接続点との間に接続さ
れている。
【００２３】このように構成されたスイッチングレギュ
レータ装置において、正常動作時には従来どおり、出力
電圧Ｖ３は誤差電圧検出抵抗Ｒ1、Ｒ2で抵抗分圧されて
帰還電圧Ｖref'がパルス幅制御回路ＩＣ1のエラーアン
プＥaに入力される。パルス幅制御回路ＩＣ1はその基準
電圧レギュレータＲeg1の出力が抵抗Ｒ3、Ｒ4で抵抗分
圧された基準電圧Ｖrefを生成している。
レータ装置において、正常動作時には従来どおり、出力
電圧Ｖ３は誤差電圧検出抵抗Ｒ1、Ｒ2で抵抗分圧されて
帰還電圧Ｖref'がパルス幅制御回路ＩＣ1のエラーアン
プＥaに入力される。パルス幅制御回路ＩＣ1はその基準
電圧レギュレータＲeg1の出力が抵抗Ｒ3、Ｒ4で抵抗分
圧された基準電圧Ｖrefを生成している。
【００２４】パルス幅制御回路ＩＣ1は、エラーアンプ
Ｅa、ＰＭＷラッチ回路Ｌa、発振器ＯＳＣ、 ＰＭＷラ
ッチ回路Ｌaが公知の機能を行なうことにより帰還電圧
Ｖref'が基準電圧Ｖrefに近づくようにスイッチング用
ＦＥＴＱ1のＯＮ、ＯＦＦ時間を制御し、出力電圧Ｖ３
の安定化を図っている。このとき誤差電圧検出抵抗Ｒ
1、Ｒ2は、 Ｖref'＝{Ｒ2／（Ｒ1＋Ｒ2）}Ｖ３＝Ｖref となるように定数設定がなされている。
Ｅa、ＰＭＷラッチ回路Ｌa、発振器ＯＳＣ、 ＰＭＷラ
ッチ回路Ｌaが公知の機能を行なうことにより帰還電圧
Ｖref'が基準電圧Ｖrefに近づくようにスイッチング用
ＦＥＴＱ1のＯＮ、ＯＦＦ時間を制御し、出力電圧Ｖ３
の安定化を図っている。このとき誤差電圧検出抵抗Ｒ
1、Ｒ2は、 Ｖref'＝{Ｒ2／（Ｒ1＋Ｒ2）}Ｖ３＝Ｖref となるように定数設定がなされている。
【００２５】また、出力電圧Ｖ1、Ｖ2は帰還電圧制御を
かけていないため定電圧特性が悪いものの、電圧変換ト
ランスＴ1の一次側コイル、二次側コイルの巻数比によ
りほぼ一定の電圧が出力されている。この複数出力のス
イッチングレギュレータ装置において、過電圧検出用ツ
ェナーダイオードＺＤ1のツェナー電圧ＶZD1は ＶZD1 》Ｖ2−Ｖref' の条件を満足するように設定されている。この条件によ
り正常動作時では過電圧検出用ツェナーダイオードＺＤ
1に電流が流れず帰還電圧Ｖref'に影響を与えない。
かけていないため定電圧特性が悪いものの、電圧変換ト
ランスＴ1の一次側コイル、二次側コイルの巻数比によ
りほぼ一定の電圧が出力されている。この複数出力のス
イッチングレギュレータ装置において、過電圧検出用ツ
ェナーダイオードＺＤ1のツェナー電圧ＶZD1は ＶZD1 》Ｖ2−Ｖref' の条件を満足するように設定されている。この条件によ
り正常動作時では過電圧検出用ツェナーダイオードＺＤ
1に電流が流れず帰還電圧Ｖref'に影響を与えない。
【００２６】いま、帰還電圧制御をかけている出力電圧
Ｖ３に係わるダイオードＤ3がオープンモードで破損し
た場合、前述したように出力電圧Ｖ1、Ｖ2が上昇する
が、 Ｖ2＝ＶZD1＋Ｖref' で過電圧検出用ツェナーダイオードＺＤ1に急激に電流
が流れはじめるため、抵抗Ｒ2に起電圧が発生し、出力
電圧Ｖ2の帰還電圧制御がかけられる。
Ｖ３に係わるダイオードＤ3がオープンモードで破損し
た場合、前述したように出力電圧Ｖ1、Ｖ2が上昇する
が、 Ｖ2＝ＶZD1＋Ｖref' で過電圧検出用ツェナーダイオードＺＤ1に急激に電流
が流れはじめるため、抵抗Ｒ2に起電圧が発生し、出力
電圧Ｖ2の帰還電圧制御がかけられる。
【００２７】即ち、抵抗Ｒ2の起電圧ＶR2を基準電圧Ｖr
efに近づくようにパルス幅制御回路ＩＣ1はスイッチン
グ用ＦＥＴＱ1のＯＮ時間を制御するため、出力電圧Ｖ2
は Ｖ2＝ＶZD1＋Ｖref で抑制される。また同時に、スイッチング用ＦＥＴＱ1
のＯＮ時間が制御されたことにより出力電圧Ｖ1の電圧
上昇も抑えられる。
efに近づくようにパルス幅制御回路ＩＣ1はスイッチン
グ用ＦＥＴＱ1のＯＮ時間を制御するため、出力電圧Ｖ2
は Ｖ2＝ＶZD1＋Ｖref で抑制される。また同時に、スイッチング用ＦＥＴＱ1
のＯＮ時間が制御されたことにより出力電圧Ｖ1の電圧
上昇も抑えられる。
【００２８】これにより出力電圧Ｖ1、Ｖ2が過電圧状態
となっても、出力1、出力2の負荷Ｒｄ1〜Ｒｄ2で発煙、
発火を引き起こす可能性を回避できる。
となっても、出力1、出力2の負荷Ｒｄ1〜Ｒｄ2で発煙、
発火を引き起こす可能性を回避できる。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
のスイッチングレギュレータ装置によれば、１つの出力
電圧に係わる電源ラインがオープンとなったときスイッ
チングレギュレータにより他の出力電圧が過電圧になる
のを防止して動作異常時に電圧上昇を抑えて負荷回路の
発煙、発火を回避することができる。
のスイッチングレギュレータ装置によれば、１つの出力
電圧に係わる電源ラインがオープンとなったときスイッ
チングレギュレータにより他の出力電圧が過電圧になる
のを防止して動作異常時に電圧上昇を抑えて負荷回路の
発煙、発火を回避することができる。
【図１】本発明をＤＣ−ＤＣコンバータに適用した一実
施例を示す回路図。
施例を示す回路図。
【図２】従来のＤＣ−ＤＣコンバータの回路図。
ＩＣ1・・・・・スイッチングレギュレータ Ｑ1・・・・・スイッチング素子 Ｄ1〜Ｄ3・・・・・ダイオード Ｒｄ1〜Ｒｄ3・・・・・負荷 Ｌ1〜Ｌ3・・・・・電源ライン Ｖ１〜Ｖ３・・・・・出力電圧 Ｔ1・・・・・電圧変換トランス Ｖref'・・・・・複数の出力電圧の１つから得られた帰還電
圧 Ｖref・・・・・スイッチングレギュレータ内の基準電圧 ＺＤ1・・・・・ツェナーダイオード
圧 Ｖref・・・・・スイッチングレギュレータ内の基準電圧 ＺＤ1・・・・・ツェナーダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来から、この種のスイッチングレギュ
レータ装置としてＤＣ−ＤＣコンバータが図２に示すよ
うに提案されている。同図において、ＤＣ−ＤＣコンバ
ータは、パルス幅制御回路ＩＣ1、パルス幅制御回路Ｉ
Ｃ1により制御されるスイッチング用ＦＥＴＱ1、スイッ
チング用ＦＥＴＱ1に一次側コイルが接続された電圧変
換トランスＴ1、電圧変換トランスＴ1の各二次側コイル
にそれぞれ接続されたダイオードＤ1〜Ｄ3、平滑コンデ
ンサＣ1〜Ｃ3を備えている。平滑コンデンサＣ1〜Ｃ3と
負荷Ｒｄ1〜Ｒｄ3の間にはそれぞれ平滑回路Ｌ、Ｃを挿
入してもよい。電圧変換トランスＴ1の各二次側コイル
にそれぞれ接続された各負荷Ｒｄ1〜Ｒｄ3の出力電圧を
Ｖ１〜Ｖ３で示す。スイッチング用ＦＥＴＱ1によりス
イッチングされる一次側コイルの入力電圧をＶ4で示
す。
レータ装置としてＤＣ−ＤＣコンバータが図２に示すよ
うに提案されている。同図において、ＤＣ−ＤＣコンバ
ータは、パルス幅制御回路ＩＣ1、パルス幅制御回路Ｉ
Ｃ1により制御されるスイッチング用ＦＥＴＱ1、スイッ
チング用ＦＥＴＱ1に一次側コイルが接続された電圧変
換トランスＴ1、電圧変換トランスＴ1の各二次側コイル
にそれぞれ接続されたダイオードＤ1〜Ｄ3、平滑コンデ
ンサＣ1〜Ｃ3を備えている。平滑コンデンサＣ1〜Ｃ3と
負荷Ｒｄ1〜Ｒｄ3の間にはそれぞれ平滑回路Ｌ、Ｃを挿
入してもよい。電圧変換トランスＴ1の各二次側コイル
にそれぞれ接続された各負荷Ｒｄ1〜Ｒｄ3の出力電圧を
Ｖ１〜Ｖ３で示す。スイッチング用ＦＥＴＱ1によりス
イッチングされる一次側コイルの入力電圧をＶ4で示
す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【発明の実施の形態】以下、本発明のスイッチングレギ
ュレータ装置を多出力のＤＣ−ＤＣコンバータに適用し
た好ましい実施の形態例を図面にしたがって説明する。
本発明の複数出力のスイッチングレギュレータ装置は、
図１に示すようにパルス幅制御回路ＩＣ1、パルス幅制
御回路ＩＣ1により制御されるスイッチング用ＦＥＴＱ
1、スイッチング用ＦＥＴＱ1に一次側コイルが接続され
た電圧変換トランスＴ1、電圧変換トランスＴ1の各二次
側コイルに電源ラインＬ1〜Ｌ3でそれぞれ接続されたダ
イオードＤ1〜Ｄ3、平滑コンデンサＣ1〜Ｃ3を備えてい
る。平滑コンデンサＣ1〜Ｃ3には負荷Ｒｄ1〜Ｒｄ3が接
続されている。平滑コンデンサＣ1〜Ｃ3と負荷Ｒｄ1〜
Ｒｄ3の間にはそれぞれ平滑回路Ｌ、Ｃを挿入してもよ
い。電圧変換トランスＴ1の各二次側コイルにそれぞれ
接続された各負荷Ｒｄ1〜Ｒｄ3の出力電圧をＶ１〜Ｖ３
で示す。スイッチング用ＦＥＴＱ1によりスイッチング
される一次側コイルの入力電圧をＶ4で示す。
ュレータ装置を多出力のＤＣ−ＤＣコンバータに適用し
た好ましい実施の形態例を図面にしたがって説明する。
本発明の複数出力のスイッチングレギュレータ装置は、
図１に示すようにパルス幅制御回路ＩＣ1、パルス幅制
御回路ＩＣ1により制御されるスイッチング用ＦＥＴＱ
1、スイッチング用ＦＥＴＱ1に一次側コイルが接続され
た電圧変換トランスＴ1、電圧変換トランスＴ1の各二次
側コイルに電源ラインＬ1〜Ｌ3でそれぞれ接続されたダ
イオードＤ1〜Ｄ3、平滑コンデンサＣ1〜Ｃ3を備えてい
る。平滑コンデンサＣ1〜Ｃ3には負荷Ｒｄ1〜Ｒｄ3が接
続されている。平滑コンデンサＣ1〜Ｃ3と負荷Ｒｄ1〜
Ｒｄ3の間にはそれぞれ平滑回路Ｌ、Ｃを挿入してもよ
い。電圧変換トランスＴ1の各二次側コイルにそれぞれ
接続された各負荷Ｒｄ1〜Ｒｄ3の出力電圧をＶ１〜Ｖ３
で示す。スイッチング用ＦＥＴＱ1によりスイッチング
される一次側コイルの入力電圧をＶ4で示す。
Claims (1)
- 【請求項１】スイッチングレギュレータ（ＩＣ1）、前
記スイッチングレギュレータにより制御されるスイッチ
ング素子（Ｑ1）、前記スイッチング素子に一次側コイ
ルが接続され複数の二次側コイルにそれぞれダイオード
（Ｄ1〜Ｄ3）を介して複数の負荷（Ｒｄ1〜Ｒｄ3）が電
源ライン（Ｌ1〜Ｌ3）でそれぞれ接続され複数の出力電
圧（Ｖ１〜Ｖ３）を出力する電圧変換トランス（Ｔ1）
を備え、前記複数の負荷における前記複数の出力電圧の
１つから得られた帰還電圧（Ｖref'）を前記スイッチン
グレギュレータ内の基準電圧（Ｖref）と比較して、前
記複数の出力電圧を電圧制御する複数出力のスイッチン
グレギュレータ装置であって、 前記ダイオードの破損等で前記１つの出力電圧に係わる
前記電源ラインがオープンとなり前記スイッチングレギ
ュレータにより他の出力電圧が過電圧に電圧制御された
とき、この過電圧を前記帰還電圧として帰還するツェナ
ーダイオード（ＺＤ1）を設けたことを特徴とするスイ
ッチングレギュレータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28405597A JPH11122922A (ja) | 1997-10-16 | 1997-10-16 | スイッチングレギュレータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28405597A JPH11122922A (ja) | 1997-10-16 | 1997-10-16 | スイッチングレギュレータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122922A true JPH11122922A (ja) | 1999-04-30 |
Family
ID=17673713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28405597A Pending JPH11122922A (ja) | 1997-10-16 | 1997-10-16 | スイッチングレギュレータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11122922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267513A (ja) * | 2006-03-29 | 2007-10-11 | Casio Comput Co Ltd | 電源供給装置 |
-
1997
- 1997-10-16 JP JP28405597A patent/JPH11122922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267513A (ja) * | 2006-03-29 | 2007-10-11 | Casio Comput Co Ltd | 電源供給装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |