JP3757293B2 - Ｄｃ−ｄｃコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータに係り、とくに消費電力の少ないヒステリシス付き低電圧動作停止回路を備えるＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
従来より、ＤＣ−ＤＣコンバータに低電圧動作停止回路を付加することが行われている。その理由は、入力電圧が低いときにＤＣ−ＤＣコンバータがスイッチング動作すると、トランス及びスイッチング素子の電流定格値を超えてしまい、破損、焼損等を起こす可能性があるので、ある入力電圧以下ではスイッチング動作を停止する必要があるからである。
【０００３】
また、低電圧動作停止回路にヒステリシスを持たせて、ＤＣ−ＤＣコンバータにスイッチング動作を開始させる動作開始電圧よりも、スイッチング動作を停止させる動作停止電圧の方を低くすることが必要である。この理由を以下に説明する。
【０００４】
入力電源（電圧源）と、ＤＣ−ＤＣコンバータの入力端子との間に、インピーダンスが存在する場合、ＤＣ−ＤＣコンバータがスイッチング動作を開始すると、入力電流が多く流れ、入力電源とＤＣ−ＤＣコンバータの入力電圧に電圧差が生じる。
【０００５】
入力電源がＤＣ−ＤＣコンバータのスイッチング動作開始電圧と等しいとき、ＤＣ−ＤＣコンバータはスイッチング動作を開始するが、入力電流が大きく流れることによりＤＣ−ＤＣコンバータの入力電圧は低下する。ヒステリシスが無いと、入力電圧が低下した際、スイッチング動作を停止する。停止すると再び入力電圧が上昇し、スイッチング動作を開始する。
【０００６】
以上のように、ヒステリシスが無いとスイッチング動作の開始、停止を繰り返し安定しない。このような不都合を無くすために、ヒステリシスが必要となる。
【０００７】
図７（Ａ）はＤＣ−ＤＣコンバータに付加するヒステリシス付き低入力電圧動作停止回路の従来例であり、この図において、１はＤＣ−ＤＣコンバータのスイッチング素子の前段に設けられていて、そのオン、オフ制御を行う制御回路、２は比較回路、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は抵抗、Ｑ１はトランジスタ、Ｄ１，Ｄ２はダイオードである。比較回路２は比較器（演算増幅器）３の一方の入力端に基準電圧Ｖrefを印加し、他方の入力端は入力直流電圧Ｖinを分圧した電圧が印加されるようになっている。
【０００８】
図７（Ａ）の従来例において、入力直流電圧が動作開始電圧以上になると、抵抗Ｒ１，Ｒ２の接続点の電圧値（比較器入力端の電圧値）は基準電圧Ｖref以上となり、比較器３の出力はローレベルとなり、制御回路１の動作が開始し、ＤＣ−ＤＣコンバータのスイッチング素子のオン、オフ動作が始まる。これとともに、トランジスタＱ１のベース電流が抵抗Ｒ４、ダイオードＤ１の経路で流れ（Ｒ４には電流ｉＲ４が流れ）、トランジスタＱ１がオンする。この結果、制御回路１の動作開始後は抵抗Ｒ１，Ｒ２の接続点の電圧値は高くなる方向に変化し、ヒステリシスを設けることができる。
【０００９】
図７（Ａ）の従来例における動作開始電圧Ｖstartと動作停止電圧Ｖstopを数式で表すと以下の通りである。
【００１０】
ヒステリシス値：{Ｒ３／Ｒ１}・Ｖref
となる。
【００１１】
但し、図７（Ａ）のヒステリシス付き低入力電圧動作停止回路の従来例では、ＤＣ−ＤＣコンバータ動作期間中、トランジスタＱ１をオンに維持するために（入力直流電圧）×（電流ｉＲ４）の電力消費が発生し、とくに入力直流電圧が高いときにはその電力消費が無視出来なくなる。
【００１２】
図６はＤＣ−ＤＣコンバータの従来例であってフライバックコンバータに適用した例を示す。この図において、Ｔはトランス、Ｍ１はメインスイッチング素子としてのＭＯＳ−ＦＥＴであり、トランスＴは１次巻線Ｎ１、２次巻線Ｎ２を有している。直流入力端子１０とアース端子１１（ＧＮＤ）間に直流電源１３からの入力直流電圧Ｖinが供給され、前記１次巻線Ｎ１及びＭＯＳ−ＦＥＴ Ｍ１の直列回路が、それらの直流入力端子１０とアース端子１１間に接続されている。また、直流入力端子１０とアース端子１１間にコンデンサＣ１１が接続されている。
【００１３】
前記ＭＯＳ−ＦＥＴ Ｍ１のゲートには制御回路１５からの駆動信号が印加される。制御回路１５は動作指令端子１５ａと、動作指令端子１５ａがローレベルのときにＭＯＳ−ＦＥＴ Ｍ１をスイッチングする（オン、オフする）駆動信号を前記ゲートに出力する出力端子１５ｂと、フィードバック入力端子１５ｃとを有している。
【００１４】
トランスＴの２次巻線Ｎ２に接続されている整流平滑回路は、２次巻線Ｎ２に誘起したフライバック電圧を整流平滑するものであり、整流用ダイオードＤ２１、平滑用コンデンサＣ２１から構成されており、コンデンサＣ２１の両端の電圧が直流出力電圧＋Ｖoutとして正側出力端子２０、負側出力端子２１間に出力されるようになっている。この出力端子２０,２１間には負荷が接続される。また、直流出力電圧＋Ｖoutは出力電圧検出回路２２にて検出され、検出結果が制御回路１５のフィードバック入力端子１５ｃに入力（フィードバック）される。出力電圧安定化制御の場合、直流出力電圧＋Ｖoutが設定値よりも低ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を長くし、直流出力電圧＋Ｖoutが設定値よりも高ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を短くなるように制御する。
【００１５】
このようなＤＣ−ＤＣコンバータの基本回路構成に加えて図６ではヒステリシス付き低入力電圧動作停止回路が付加されている。このヒステリシス付き低入力電圧動作停止回路は図７（Ａ）で説明した回路と実質的に同じものであり、抵抗Ｒ１１，Ｒ１２，Ｒ１３の直列回路からなる入力電圧検出回路３０と、比較器（演算増幅器）３２の一方の入力端（非反転入力端）に基準電圧Ｖrefを印加し、他方の入力端（反転入力端）は入力直流電圧Ｖinを分圧した電圧が印加されるように構成された比較回路３１と、ヒステリシス発生用のトランジスタＱ１１と、抵抗Ｒ１４、ダイオードＤ１，Ｄ２とを有している。
【００１６】
【発明が解決しようとする課題】
ところで、図６の従来のＤＣ−ＤＣコンバータでは、図７（Ａ）のヒステリシス付き低入力電圧動作停止回路の動作原理を利用するものであり、ＤＣ−ＤＣコンバータ動作期間中、トランジスタＱ１１をオンに維持するために（入力直流電圧）×（トランジスタＱ１１のベース電流ｉb）の電力消費が発生し、とくに入力直流電圧が高いときにはその電力消費が無視出来なくなる。
【００１７】
本発明は、上記の点に鑑み、入力直流電圧が高い場合においても消費電力が少ないヒステリシス付き低電圧動作停止回路を備えるＤＣ−ＤＣコンバータを提供することを目的とする。
【００１８】
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本願請求項１の発明は、制御回路で制御されるスイッチング素子でトランスの１次巻線の電流をオン、オフし、前記トランスの２次巻線の誘起電圧を整流、平滑して直流出力を得るＤＣ−ＤＣコンバータにおいて、
入力端の電圧値がアース端子の電位を基準とした一定値より低くなると前記制御回路を介して前記スイッチング素子のオン、オフ動作を停止させる比較回路と、
前記１次巻線と前記スイッチング素子との直列回路に供給される入力直流電圧を分圧して前記比較回路の前記入力端にアース端子の電位を基準とした検出電圧として印加する入力電圧検出回路と、
前記トランスに設けられた補助巻線の誘起電圧を整流、平滑して得たヒステリシス発生用電圧を、前記入力電圧検出回路に加える電圧重畳回路とを備え、
前記ヒステリシス発生用電圧は、前記アース端子の電位を基準として前記入力電圧検出回路の低圧端側が正電位となるように前記入力電圧検出回路に加えられることで、前記スイッチング素子のオン、オフ動作が開始する前記入力直流電圧における動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧を低くしたことを特徴としている。
【００２０】
本願請求項２の発明は、請求項１において、前記電圧重畳回路は、前記補助巻線の誘起電圧を整流、平滑した電圧が印加される定電圧ダイオードを有し、前記入力直流電圧検出回路に加えられるヒステリシス発生用電圧の最大値が前記定電圧ダイオードのツェナー電圧で規定されていることを特徴としている。
【００２１】
本願請求項３の発明は、請求項１において、前記電圧重畳回路は、前記補助巻線の誘起電圧を整流、平滑する整流平滑回路に設けられたチョークコイル両端の電圧を、整流、平滑して前記ヒステリシス発生用電圧を作成することを特徴としている。
【００２２】
本願請求項４の発明は、請求項１，２又は３において、前記補助巻線の誘起電圧を整流、平滑することで、前記２次巻線側の前記直流出力に略比例する直流検出出力を得て、出力電圧検出回路を介して前記制御回路にフィードバックすることを特徴としている。
【００２３】
【発明の実施の形態】
以下、本発明に係るＤＣ−ＤＣコンバータの実施の形態を図面に従って説明する。
【００２４】
本発明の実施の形態の具体的な説明に入る前に、図７（Ｂ）を用いてＤＣ−ＤＣコンバータに付加された低電圧電圧動作停止回路にヒステリシスを設ける本発明の原理説明を行う。この図において、１はＤＣ−ＤＣコンバータのスイッチング素子の前段に設けられていて、そのオン、オフ制御を行う制御回路、２は比較回路、Ｒ１，Ｒ２は抵抗、５は電圧重畳回路である。比較回路２は比較器（演算増幅器）３の一方の入力端（非反転入力端）に基準電圧Ｖrefを印加し、他方の入力端（反転入力端）は入力直流電圧Ｖinを分圧した電圧が印加されるようになっている。
【００２５】
図７（Ｂ）の回路において、電圧重畳回路５はＤＣ−ＤＣコンバータの動作開始前は電圧を発生しない（抵抗Ｒ１とＧＮＤ端子間に加算されるヒステリシス発生用電圧Ｖ１＝０）。このため、当初は入力電圧検出回路を構成する抵抗Ｒ１，Ｒ２で分圧された検出電圧が比較器３に印加される。入力直流電圧が動作開始電圧以上になると、抵抗Ｒ１，Ｒ２の接続点の電圧値（比較器入力端の電圧値）は基準電圧Ｖref以上になり、比較器３の出力はローレベルとなり、制御回路１の動作が開始し、ＤＣ−ＤＣコンバータのスイッチング素子のオン、オフ動作が始まる。これとともに、電圧重畳回路５にヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が抵抗Ｒ１，Ｒ２を持つ入力電圧検出回路に重畳される結果、ＤＣ−ＤＣコンバータのスイッチング素子のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００２６】
図７（Ｂ）の従来例における動作開始電圧Ｖstartと動作停止電圧Ｖstopを数式で表すと以下の通りである。
【００２７】
ヒステリシス値：{Ｒ２／Ｒ１}・Ｖ１
となる。
【００２８】
図１は本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態であってフライバックコンバータに適用した例を示す。この図において、Ｔ１はトランス、Ｍ１はメインスイッチング素子としてのＭＯＳ−ＦＥＴであり、トランスＴ１は１次巻線Ｎ１、２次巻線Ｎ２及び補助巻線Ｎ３を有している。直流入力端子１０とアース端子１１（ＧＮＤ）間に直流電源１３からの直流電圧Ｖinが供給され、前記１次巻線Ｎ１及びＭＯＳ−ＦＥＴ Ｍ１の直列回路が、それらの直流入力端子１０とアース端子１１間に接続されている。また、直流入力端子１０とアース端子１１間にコンデンサＣ１１が接続されている。
【００２９】
前記ＭＯＳ−ＦＥＴ Ｍ１のゲートには制御回路１５からの駆動信号が印加される。制御回路１５は動作指令端子１５ａと、動作指令端子１５ａがローレベルのときにＭＯＳ−ＦＥＴ Ｍ１をスイッチングする（オン、オフする）駆動信号を前記ゲートに出力する出力端子１５ｂと、フィードバック入力端子１５ｃとを有している。
【００３０】
トランスＴ１の２次巻線Ｎ２に接続されている整流平滑回路は、２次巻線Ｎ２に誘起したフライバック電圧を整流平滑するものであり、整流用ダイオードＤ２１、平滑用コンデンサＣ２１から構成されており、コンデンサＣ２１の両端の電圧が直流出力電圧＋Ｖoutとして正側出力端子２０、負側出力端子２１間に出力されるようになっている。この出力端子２０，２１間には負荷が接続される。また、直流出力電圧＋Ｖoutは出力電圧検出回路２２にて検出され、検出結果が制御回路１５のフィードバック入力端子１５ｃに入力（フィードバック）される。出力電圧安定化制御の場合、直流出力電圧＋Ｖoutが設定値よりも低ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を長くし、直流出力電圧＋Ｖoutが設定値よりも高ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を短くなるように制御する。
【００３１】
このようなＤＣ−ＤＣコンバータの基本回路構成に加えて図１ではヒステリシス付き低入力電圧動作停止回路が付加されている。このヒステリシス付き低入力電圧動作停止回路は図７（Ｂ）で説明した動作原理のものであり、抵抗Ｒ１１，Ｒ１２の直列回路からなる入力電圧検出回路４０と、比較器（演算増幅器）３２の一方の入力端（非反転入力端）に基準電圧Ｖrefを印加し、他方の入力端（反転入力端）は入力直流電圧Ｖinを分圧した入力電圧検出回路４０の検出電圧が印加されるように構成された比較回路３１とを有している。さらに、低電圧動作停止回路にヒステリシス特性を持たせるために、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１及びコンデンサＣ３１で整流、平滑して抵抗Ｒ３１の両端にヒステリシス発生用電圧Ｖ１として重畳する電圧重畳回路５０を設けている。
【００３２】
この図１の第１の実施の形態において、ＤＣ−ＤＣコンバータが動作開始前は、ヒステリシス発生用電圧Ｖ１は発生しておらず、入力電圧検出回路４０の所定の抵抗分圧比で分圧された検出電圧が比較器３２に印加され、入力直流電圧が動作開始電圧以上になると、前記検出電圧は基準電圧Ｖref以上になり、比較器３２の出力はローレベルとなり、制御回路１５の動作が開始し、ＤＣ−ＤＣコンバータのメインスイッチング素子Ｍ１のオン、オフ動作が始まる。すると、補助巻線Ｎ３に電圧が誘起し、電圧重畳回路５０にヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が抵抗Ｒ１１，Ｒ１２を持つ入力電圧検出回路４０の一部（抵抗Ｒ１１とアース端子１１間）に重畳される結果、メインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００３３】
この第１の実施の形態によれば、入力電圧検出回路４０の各抵抗Ｒ１１，Ｒ１２の抵抗値を十分高くすることで、電源電圧、つまり直流入力電圧Ｖinが高くとも消費電力を低く抑えることが可能である。
【００３４】
図２は本発明の第２の実施の形態を示す。この場合、電圧重畳回路５１は補助巻線Ｎ３に誘起した電圧をダイオードＤ３１及びコンデンサＣ３１で整流、平滑した電圧を抵抗Ｒ３１，Ｒ３２を用いて分圧し、分圧後の電圧をヒステリシス発生用電圧Ｖ１として入力電圧検出回路４０の抵抗Ｒ１１とアース端子１１間に重畳している。なお、その他の構成は前述の第１の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００３５】
この第２の実施の形態によれば、抵抗Ｒ３１，Ｒ３２の抵抗値を変えることで（分圧比を変えることで）、ヒステリシス発生用電圧Ｖ１を任意の値に設定できる利点がある。
【００３６】
図３は本発明の第３の実施の形態であって、フォワードコンバータに適用した例を示す。この場合、トランスＴ１の２次巻線Ｎ２に接続されている整流平滑回路は、２次巻線Ｎ２の誘起電圧を整流平滑する整流用ダイオードＤ２１，Ｄ２２、平滑用チョークコイルＬ２１、平滑用コンデンサＣ２１から構成されており、コンデンサＣ２１の両端の電圧が直流出力電圧＋Ｖoutとして正側出力端子２０、負側出力端子２１間に出力されるようになっている。
【００３７】
また、低電圧動作停止回路にヒステリシス特性を持たせるための電圧重畳回路５２はトランス２次側の整流平滑回路と同様の回路構成となっており、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１，３２、チョークコイルＬ３１及びコンデンサＣ３１で整流、平滑して抵抗Ｒ３１の両端にヒステリシス発生用電圧Ｖ１として重畳するようにしている。なお、その他の構成は前述の第１の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００３８】
この第３の実施の形態のように、フォワードコンバータの場合にも第１の実施の形態と同様にメインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧を低く設定でき、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００３９】
図４は本発明の第４の実施の形態であって、フォワードコンバータに適用した例を示す。この場合、入力電圧検出回路４０は抵抗Ｒ１１，Ｒ１２の直列回路からなり、抵抗Ｒ１１，Ｒ１２の接続点の電圧が検出電圧として比較器３２に印加されている。また、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１及びコンデンサＣ３１で整流、平滑して抵抗Ｒ３３を通して定電圧ダイオードＤＺ３１両端にヒステリシス発生用電圧Ｖ１を発生する電圧重畳回路５３を設けている。その他の構成は前述の第３の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００４０】
この第４の実施の形態において、ＤＣ−ＤＣコンバータが動作開始前は、補助巻線Ｎ３の誘起電圧は無く、入力電圧検出回路４１内の抵抗Ｒ１１，Ｒ１２を高い抵抗値に設定しておくことで、定電圧ダイオードＤＺ３１両端の電圧はそのツェナー電圧よりも十分に低い。そして、入力電圧検出回路４１で分圧された検出電圧が比較器３２に印加され、入力直流電圧が動作開始電圧以上になると、前記検出電圧は基準電圧Ｖref以上になり、比較器３２の出力はローレベルとなり、制御回路１５の動作が開始し、ＤＣ−ＤＣコンバータのメインスイッチング素子Ｍ１のオン、オフ動作が始まる。すると、補助巻線Ｎ３に電圧が誘起し、その整流平滑出力により定電圧ダイオードＤＺ３１に電流が流れ、定電圧ダイオードＤＺ３１両端の電圧はツェナー電圧となり、このツェナー電圧で最大値が規定されるヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が入力電圧検出回路４０に重畳される結果、メインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００４１】
図５は本発明の第５の実施の形態であって、フォワードコンバータに適用した例を示す。フォワードコンバータの基本回路構成に付加されたヒステリシス付き低入力電圧動作停止回路は、抵抗Ｒ１１，Ｒ１２の直列回路からなる入力電圧検出回路４０と、トランジスタＱ１２と定電圧ダイオードＤＺ１１と抵抗Ｒ１５からなる比較回路３５と、抵抗Ｒ１３とＭＯＳ−ＦＥＴ Ｍ２と抵抗Ｒ１４の直列回路を有している。該直列回路はトランジスタＱ１２のコレクタと直流入力端子１０とを接続している。また、入力電圧検出回路４０の検出電圧はＭＯＳ−ＦＥＴ Ｍ２のゲートに印加されるとともに定電圧ダイオードＤＺ１１を通してトランジスタＱ１２のベースに印加されている。補助巻線Ｎ３側の整流平滑回路はトランス２次側の整流平滑回路と同様の回路構成となっており、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１，Ｄ３２、チョークコイルＬ３１及びコンデンサＣ３１で整流、平滑して出力電圧検出回路２２に供給している。また、低電圧動作停止回路にヒステリシス特性を持たせるための電圧重畳回路５４はチョークコイルＬ３１の両端の電圧をダイオードＤ３３及びコンデンサＣ３２で整流平滑した電圧を抵抗Ｒ３５，Ｒ３６で分圧した抵抗Ｒ３５の両端の電圧をヒステリシス発生用電圧Ｖ１として入力電圧検出回路４０に重畳するようにしている。
【００４２】
なお、補助巻線Ｎ３に誘起した電圧を整流平滑して出力電圧検出回路２２に供給するのは、その電圧の変動がトランスＴ１の２次巻線Ｎ２側の直流出力電圧の変動に略比例しているからであり、この場合にも直流出力電圧の安定化制御が可能である。また、補助巻線Ｎ３の誘起電圧を整流平滑した直流電圧は制御回路１５の電源Ｖddとして電源端子１５ｄに供給されるようになっている。さらに、制御回路１５の電源端子１５ｄは抵抗１３とＭＯＳ−ＦＥＴ Ｍ２の直列回路を介して直流入力端子１０に接続されている。
【００４３】
なお、その他の構成は前述の第３の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００４４】
この第５の実施の形態において、ＤＣ−ＤＣコンバータが動作開始前は、ヒステリシス発生用電圧Ｖ１は発生しておらず、入力電圧検出回路４０の所定の抵抗分圧比で分圧された検出電圧が比較回路３５に印加されている。入力直流電圧が動作開始電圧（定電圧ダイオードＤＺ１１のツェナー電圧によりほぼ定まる）以上となると、定電圧ダイオードＤＺ１１が降伏状態となり、トランジスタＱ１２がオンとなり、このコレクタに接続された制御回路１５の動作指令端子１５ａがローレベルとなるとともにＭＯＳ−ＦＥＴ Ｍ２がオンとなり、直流電圧Ｖinを抵抗１３及び抵抗Ｒ１４で分圧した電圧が制御回路１５の電源端子１５ｄに供給され、制御回路１５の動作が開始し、ＤＣ−ＤＣコンバータのメインスイッチング素子Ｍ１のオン、オフ動作が始まる。すると、補助巻線Ｎ３に電圧が誘起し、電圧重畳回路５４にヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が抵抗Ｒ１１，Ｒ１２を持つ入力電圧検出回路４０に重畳される結果、メインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００４５】
補助巻線Ｎ３の誘起電圧を整流平滑した電圧が立ち上がると、ＭＯＳ−ＦＥＴＭ２はオフとなり、補助巻線Ｎ３の誘起電圧を整流平滑した電圧を電源（Ｖdd）として制御回路１５が駆動されることになる。
【００４６】
図４の第４の実施の形態に示したフォワードコンバータにおける、定電圧ダイオードＤＺ３１両端にヒステリシス発生用電圧Ｖ１を発生させる回路構成は、フライバックコンバータの場合にも適用可能であることは明らかである。
【００４７】
以上本発明の実施の形態について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、入力直流電圧が高い場合においても消費電力が少ないヒステリシス付き低電圧動作停止回路を備えるＤＣ−ＤＣコンバータを実現できる。
【図面の簡単な説明】
【図１】本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態を示す回路図である。
【図２】本発明の第２の実施の形態を示す回路図である。
【図３】本発明の第３の実施の形態を示す回路図である。
【図４】本発明の第４の実施の形態を示す回路図である。
【図５】本発明の第５の実施の形態を示す回路図である。
【図６】ＤＣ−ＤＣコンバータの従来例を示す回路図である。
【図７】ＤＣ−ＤＣコンバータに付加される低電圧動作停止回路であって、（Ａ）は従来の場合、（Ｂ）は本発明の場合の動作説明用回路図である。
【符号の説明】
１，１５ 制御回路
２，３１，３５ 比較回路
３，３２ 比較器
５，５０，５１，５２，５３，５４ 電圧重畳回路
１０ 直流入力端子
１１ アース端子
１３ 直流電源
２０ 正側出力端子
２１ 負側出力端子
２２ 出力電圧検出回路
４０ 入力電圧検出回路
Ｍ１，Ｍ２ ＭＯＳ−ＦＥＴ
Ｑ１，Ｑ１１，Ｑ１２ トランジスタ
Ｄ１，Ｄ２１，Ｄ３１，Ｄ３２，Ｄ３３ ダイオード
ＤＺ１１，ＤＺ３１ 定電圧ダイオード
Ｔ，Ｔ１ トランス
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータに係り、とくに消費電力の少ないヒステリシス付き低電圧動作停止回路を備えるＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
従来より、ＤＣ−ＤＣコンバータに低電圧動作停止回路を付加することが行われている。その理由は、入力電圧が低いときにＤＣ−ＤＣコンバータがスイッチング動作すると、トランス及びスイッチング素子の電流定格値を超えてしまい、破損、焼損等を起こす可能性があるので、ある入力電圧以下ではスイッチング動作を停止する必要があるからである。
【０００３】
また、低電圧動作停止回路にヒステリシスを持たせて、ＤＣ−ＤＣコンバータにスイッチング動作を開始させる動作開始電圧よりも、スイッチング動作を停止させる動作停止電圧の方を低くすることが必要である。この理由を以下に説明する。
【０００４】
入力電源（電圧源）と、ＤＣ−ＤＣコンバータの入力端子との間に、インピーダンスが存在する場合、ＤＣ−ＤＣコンバータがスイッチング動作を開始すると、入力電流が多く流れ、入力電源とＤＣ−ＤＣコンバータの入力電圧に電圧差が生じる。
【０００５】
入力電源がＤＣ−ＤＣコンバータのスイッチング動作開始電圧と等しいとき、ＤＣ−ＤＣコンバータはスイッチング動作を開始するが、入力電流が大きく流れることによりＤＣ−ＤＣコンバータの入力電圧は低下する。ヒステリシスが無いと、入力電圧が低下した際、スイッチング動作を停止する。停止すると再び入力電圧が上昇し、スイッチング動作を開始する。
【０００６】
以上のように、ヒステリシスが無いとスイッチング動作の開始、停止を繰り返し安定しない。このような不都合を無くすために、ヒステリシスが必要となる。
【０００７】
図７（Ａ）はＤＣ−ＤＣコンバータに付加するヒステリシス付き低入力電圧動作停止回路の従来例であり、この図において、１はＤＣ−ＤＣコンバータのスイッチング素子の前段に設けられていて、そのオン、オフ制御を行う制御回路、２は比較回路、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は抵抗、Ｑ１はトランジスタ、Ｄ１，Ｄ２はダイオードである。比較回路２は比較器（演算増幅器）３の一方の入力端に基準電圧Ｖrefを印加し、他方の入力端は入力直流電圧Ｖinを分圧した電圧が印加されるようになっている。
【０００８】
図７（Ａ）の従来例において、入力直流電圧が動作開始電圧以上になると、抵抗Ｒ１，Ｒ２の接続点の電圧値（比較器入力端の電圧値）は基準電圧Ｖref以上となり、比較器３の出力はローレベルとなり、制御回路１の動作が開始し、ＤＣ−ＤＣコンバータのスイッチング素子のオン、オフ動作が始まる。これとともに、トランジスタＱ１のベース電流が抵抗Ｒ４、ダイオードＤ１の経路で流れ（Ｒ４には電流ｉＲ４が流れ）、トランジスタＱ１がオンする。この結果、制御回路１の動作開始後は抵抗Ｒ１，Ｒ２の接続点の電圧値は高くなる方向に変化し、ヒステリシスを設けることができる。
【０００９】
図７（Ａ）の従来例における動作開始電圧Ｖstartと動作停止電圧Ｖstopを数式で表すと以下の通りである。
【００１０】
となる。
【００１１】
但し、図７（Ａ）のヒステリシス付き低入力電圧動作停止回路の従来例では、ＤＣ−ＤＣコンバータ動作期間中、トランジスタＱ１をオンに維持するために（入力直流電圧）×（電流ｉＲ４）の電力消費が発生し、とくに入力直流電圧が高いときにはその電力消費が無視出来なくなる。
【００１２】
図６はＤＣ−ＤＣコンバータの従来例であってフライバックコンバータに適用した例を示す。この図において、Ｔはトランス、Ｍ１はメインスイッチング素子としてのＭＯＳ−ＦＥＴであり、トランスＴは１次巻線Ｎ１、２次巻線Ｎ２を有している。直流入力端子１０とアース端子１１（ＧＮＤ）間に直流電源１３からの入力直流電圧Ｖinが供給され、前記１次巻線Ｎ１及びＭＯＳ−ＦＥＴ Ｍ１の直列回路が、それらの直流入力端子１０とアース端子１１間に接続されている。また、直流入力端子１０とアース端子１１間にコンデンサＣ１１が接続されている。
【００１３】
前記ＭＯＳ−ＦＥＴ Ｍ１のゲートには制御回路１５からの駆動信号が印加される。制御回路１５は動作指令端子１５ａと、動作指令端子１５ａがローレベルのときにＭＯＳ−ＦＥＴ Ｍ１をスイッチングする（オン、オフする）駆動信号を前記ゲートに出力する出力端子１５ｂと、フィードバック入力端子１５ｃとを有している。
【００１４】
トランスＴの２次巻線Ｎ２に接続されている整流平滑回路は、２次巻線Ｎ２に誘起したフライバック電圧を整流平滑するものであり、整流用ダイオードＤ２１、平滑用コンデンサＣ２１から構成されており、コンデンサＣ２１の両端の電圧が直流出力電圧＋Ｖoutとして正側出力端子２０、負側出力端子２１間に出力されるようになっている。この出力端子２０,２１間には負荷が接続される。また、直流出力電圧＋Ｖoutは出力電圧検出回路２２にて検出され、検出結果が制御回路１５のフィードバック入力端子１５ｃに入力（フィードバック）される。出力電圧安定化制御の場合、直流出力電圧＋Ｖoutが設定値よりも低ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を長くし、直流出力電圧＋Ｖoutが設定値よりも高ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を短くなるように制御する。
【００１５】
このようなＤＣ−ＤＣコンバータの基本回路構成に加えて図６ではヒステリシス付き低入力電圧動作停止回路が付加されている。このヒステリシス付き低入力電圧動作停止回路は図７（Ａ）で説明した回路と実質的に同じものであり、抵抗Ｒ１１，Ｒ１２，Ｒ１３の直列回路からなる入力電圧検出回路３０と、比較器（演算増幅器）３２の一方の入力端（非反転入力端）に基準電圧Ｖrefを印加し、他方の入力端（反転入力端）は入力直流電圧Ｖinを分圧した電圧が印加されるように構成された比較回路３１と、ヒステリシス発生用のトランジスタＱ１１と、抵抗Ｒ１４、ダイオードＤ１，Ｄ２とを有している。
【００１６】
【発明が解決しようとする課題】
ところで、図６の従来のＤＣ−ＤＣコンバータでは、図７（Ａ）のヒステリシス付き低入力電圧動作停止回路の動作原理を利用するものであり、ＤＣ−ＤＣコンバータ動作期間中、トランジスタＱ１１をオンに維持するために（入力直流電圧）×（トランジスタＱ１１のベース電流ｉb）の電力消費が発生し、とくに入力直流電圧が高いときにはその電力消費が無視出来なくなる。
【００１７】
本発明は、上記の点に鑑み、入力直流電圧が高い場合においても消費電力が少ないヒステリシス付き低電圧動作停止回路を備えるＤＣ−ＤＣコンバータを提供することを目的とする。
【００１８】
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本願請求項１の発明は、制御回路で制御されるスイッチング素子でトランスの１次巻線の電流をオン、オフし、前記トランスの２次巻線の誘起電圧を整流、平滑して直流出力を得るＤＣ−ＤＣコンバータにおいて、
入力端の電圧値がアース端子の電位を基準とした一定値より低くなると前記制御回路を介して前記スイッチング素子のオン、オフ動作を停止させる比較回路と、
前記１次巻線と前記スイッチング素子との直列回路に供給される入力直流電圧を分圧して前記比較回路の前記入力端にアース端子の電位を基準とした検出電圧として印加する入力電圧検出回路と、
前記トランスに設けられた補助巻線の誘起電圧を整流、平滑して得たヒステリシス発生用電圧を、前記入力電圧検出回路に加える電圧重畳回路とを備え、
前記ヒステリシス発生用電圧は、前記アース端子の電位を基準として前記入力電圧検出回路の低圧端側が正電位となるように前記入力電圧検出回路に加えられることで、前記スイッチング素子のオン、オフ動作が開始する前記入力直流電圧における動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧を低くしたことを特徴としている。
【００２０】
本願請求項２の発明は、請求項１において、前記電圧重畳回路は、前記補助巻線の誘起電圧を整流、平滑した電圧が印加される定電圧ダイオードを有し、前記入力直流電圧検出回路に加えられるヒステリシス発生用電圧の最大値が前記定電圧ダイオードのツェナー電圧で規定されていることを特徴としている。
【００２１】
本願請求項３の発明は、請求項１において、前記電圧重畳回路は、前記補助巻線の誘起電圧を整流、平滑する整流平滑回路に設けられたチョークコイル両端の電圧を、整流、平滑して前記ヒステリシス発生用電圧を作成することを特徴としている。
【００２２】
本願請求項４の発明は、請求項１，２又は３において、前記補助巻線の誘起電圧を整流、平滑することで、前記２次巻線側の前記直流出力に略比例する直流検出出力を得て、出力電圧検出回路を介して前記制御回路にフィードバックすることを特徴としている。
【００２３】
【発明の実施の形態】
以下、本発明に係るＤＣ−ＤＣコンバータの実施の形態を図面に従って説明する。
【００２４】
本発明の実施の形態の具体的な説明に入る前に、図７（Ｂ）を用いてＤＣ−ＤＣコンバータに付加された低電圧電圧動作停止回路にヒステリシスを設ける本発明の原理説明を行う。この図において、１はＤＣ−ＤＣコンバータのスイッチング素子の前段に設けられていて、そのオン、オフ制御を行う制御回路、２は比較回路、Ｒ１，Ｒ２は抵抗、５は電圧重畳回路である。比較回路２は比較器（演算増幅器）３の一方の入力端（非反転入力端）に基準電圧Ｖrefを印加し、他方の入力端（反転入力端）は入力直流電圧Ｖinを分圧した電圧が印加されるようになっている。
【００２５】
図７（Ｂ）の回路において、電圧重畳回路５はＤＣ−ＤＣコンバータの動作開始前は電圧を発生しない（抵抗Ｒ１とＧＮＤ端子間に加算されるヒステリシス発生用電圧Ｖ１＝０）。このため、当初は入力電圧検出回路を構成する抵抗Ｒ１，Ｒ２で分圧された検出電圧が比較器３に印加される。入力直流電圧が動作開始電圧以上になると、抵抗Ｒ１，Ｒ２の接続点の電圧値（比較器入力端の電圧値）は基準電圧Ｖref以上になり、比較器３の出力はローレベルとなり、制御回路１の動作が開始し、ＤＣ−ＤＣコンバータのスイッチング素子のオン、オフ動作が始まる。これとともに、電圧重畳回路５にヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が抵抗Ｒ１，Ｒ２を持つ入力電圧検出回路に重畳される結果、ＤＣ−ＤＣコンバータのスイッチング素子のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００２６】
図７（Ｂ）の従来例における動作開始電圧Ｖstartと動作停止電圧Ｖstopを数式で表すと以下の通りである。
【００２７】
となる。
【００２８】
図１は本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態であってフライバックコンバータに適用した例を示す。この図において、Ｔ１はトランス、Ｍ１はメインスイッチング素子としてのＭＯＳ−ＦＥＴであり、トランスＴ１は１次巻線Ｎ１、２次巻線Ｎ２及び補助巻線Ｎ３を有している。直流入力端子１０とアース端子１１（ＧＮＤ）間に直流電源１３からの直流電圧Ｖinが供給され、前記１次巻線Ｎ１及びＭＯＳ−ＦＥＴ Ｍ１の直列回路が、それらの直流入力端子１０とアース端子１１間に接続されている。また、直流入力端子１０とアース端子１１間にコンデンサＣ１１が接続されている。
【００２９】
前記ＭＯＳ−ＦＥＴ Ｍ１のゲートには制御回路１５からの駆動信号が印加される。制御回路１５は動作指令端子１５ａと、動作指令端子１５ａがローレベルのときにＭＯＳ−ＦＥＴ Ｍ１をスイッチングする（オン、オフする）駆動信号を前記ゲートに出力する出力端子１５ｂと、フィードバック入力端子１５ｃとを有している。
【００３０】
トランスＴ１の２次巻線Ｎ２に接続されている整流平滑回路は、２次巻線Ｎ２に誘起したフライバック電圧を整流平滑するものであり、整流用ダイオードＤ２１、平滑用コンデンサＣ２１から構成されており、コンデンサＣ２１の両端の電圧が直流出力電圧＋Ｖoutとして正側出力端子２０、負側出力端子２１間に出力されるようになっている。この出力端子２０，２１間には負荷が接続される。また、直流出力電圧＋Ｖoutは出力電圧検出回路２２にて検出され、検出結果が制御回路１５のフィードバック入力端子１５ｃに入力（フィードバック）される。出力電圧安定化制御の場合、直流出力電圧＋Ｖoutが設定値よりも低ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を長くし、直流出力電圧＋Ｖoutが設定値よりも高ければ、制御回路１５はＭＯＳ−ＦＥＴ Ｍ１のオン期間を短くなるように制御する。
【００３１】
このようなＤＣ−ＤＣコンバータの基本回路構成に加えて図１ではヒステリシス付き低入力電圧動作停止回路が付加されている。このヒステリシス付き低入力電圧動作停止回路は図７（Ｂ）で説明した動作原理のものであり、抵抗Ｒ１１，Ｒ１２の直列回路からなる入力電圧検出回路４０と、比較器（演算増幅器）３２の一方の入力端（非反転入力端）に基準電圧Ｖrefを印加し、他方の入力端（反転入力端）は入力直流電圧Ｖinを分圧した入力電圧検出回路４０の検出電圧が印加されるように構成された比較回路３１とを有している。さらに、低電圧動作停止回路にヒステリシス特性を持たせるために、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１及びコンデンサＣ３１で整流、平滑して抵抗Ｒ３１の両端にヒステリシス発生用電圧Ｖ１として重畳する電圧重畳回路５０を設けている。
【００３２】
この図１の第１の実施の形態において、ＤＣ−ＤＣコンバータが動作開始前は、ヒステリシス発生用電圧Ｖ１は発生しておらず、入力電圧検出回路４０の所定の抵抗分圧比で分圧された検出電圧が比較器３２に印加され、入力直流電圧が動作開始電圧以上になると、前記検出電圧は基準電圧Ｖref以上になり、比較器３２の出力はローレベルとなり、制御回路１５の動作が開始し、ＤＣ−ＤＣコンバータのメインスイッチング素子Ｍ１のオン、オフ動作が始まる。すると、補助巻線Ｎ３に電圧が誘起し、電圧重畳回路５０にヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が抵抗Ｒ１１，Ｒ１２を持つ入力電圧検出回路４０の一部（抵抗Ｒ１１とアース端子１１間）に重畳される結果、メインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００３３】
この第１の実施の形態によれば、入力電圧検出回路４０の各抵抗Ｒ１１，Ｒ１２の抵抗値を十分高くすることで、電源電圧、つまり直流入力電圧Ｖinが高くとも消費電力を低く抑えることが可能である。
【００３４】
図２は本発明の第２の実施の形態を示す。この場合、電圧重畳回路５１は補助巻線Ｎ３に誘起した電圧をダイオードＤ３１及びコンデンサＣ３１で整流、平滑した電圧を抵抗Ｒ３１，Ｒ３２を用いて分圧し、分圧後の電圧をヒステリシス発生用電圧Ｖ１として入力電圧検出回路４０の抵抗Ｒ１１とアース端子１１間に重畳している。なお、その他の構成は前述の第１の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００３５】
この第２の実施の形態によれば、抵抗Ｒ３１，Ｒ３２の抵抗値を変えることで（分圧比を変えることで）、ヒステリシス発生用電圧Ｖ１を任意の値に設定できる利点がある。
【００３６】
図３は本発明の第３の実施の形態であって、フォワードコンバータに適用した例を示す。この場合、トランスＴ１の２次巻線Ｎ２に接続されている整流平滑回路は、２次巻線Ｎ２の誘起電圧を整流平滑する整流用ダイオードＤ２１，Ｄ２２、平滑用チョークコイルＬ２１、平滑用コンデンサＣ２１から構成されており、コンデンサＣ２１の両端の電圧が直流出力電圧＋Ｖoutとして正側出力端子２０、負側出力端子２１間に出力されるようになっている。
【００３７】
また、低電圧動作停止回路にヒステリシス特性を持たせるための電圧重畳回路５２はトランス２次側の整流平滑回路と同様の回路構成となっており、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１，３２、チョークコイルＬ３１及びコンデンサＣ３１で整流、平滑して抵抗Ｒ３１の両端にヒステリシス発生用電圧Ｖ１として重畳するようにしている。なお、その他の構成は前述の第１の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００３８】
この第３の実施の形態のように、フォワードコンバータの場合にも第１の実施の形態と同様にメインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧を低く設定でき、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００３９】
図４は本発明の第４の実施の形態であって、フォワードコンバータに適用した例を示す。この場合、入力電圧検出回路４０は抵抗Ｒ１１，Ｒ１２の直列回路からなり、抵抗Ｒ１１，Ｒ１２の接続点の電圧が検出電圧として比較器３２に印加されている。また、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１及びコンデンサＣ３１で整流、平滑して抵抗Ｒ３３を通して定電圧ダイオードＤＺ３１両端にヒステリシス発生用電圧Ｖ１を発生する電圧重畳回路５３を設けている。その他の構成は前述の第３の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００４０】
この第４の実施の形態において、ＤＣ−ＤＣコンバータが動作開始前は、補助巻線Ｎ３の誘起電圧は無く、入力電圧検出回路４１内の抵抗Ｒ１１，Ｒ１２を高い抵抗値に設定しておくことで、定電圧ダイオードＤＺ３１両端の電圧はそのツェナー電圧よりも十分に低い。そして、入力電圧検出回路４１で分圧された検出電圧が比較器３２に印加され、入力直流電圧が動作開始電圧以上になると、前記検出電圧は基準電圧Ｖref以上になり、比較器３２の出力はローレベルとなり、制御回路１５の動作が開始し、ＤＣ−ＤＣコンバータのメインスイッチング素子Ｍ１のオン、オフ動作が始まる。すると、補助巻線Ｎ３に電圧が誘起し、その整流平滑出力により定電圧ダイオードＤＺ３１に電流が流れ、定電圧ダイオードＤＺ３１両端の電圧はツェナー電圧となり、このツェナー電圧で最大値が規定されるヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が入力電圧検出回路４０に重畳される結果、メインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００４１】
図５は本発明の第５の実施の形態であって、フォワードコンバータに適用した例を示す。フォワードコンバータの基本回路構成に付加されたヒステリシス付き低入力電圧動作停止回路は、抵抗Ｒ１１，Ｒ１２の直列回路からなる入力電圧検出回路４０と、トランジスタＱ１２と定電圧ダイオードＤＺ１１と抵抗Ｒ１５からなる比較回路３５と、抵抗Ｒ１３とＭＯＳ−ＦＥＴ Ｍ２と抵抗Ｒ１４の直列回路を有している。該直列回路はトランジスタＱ１２のコレクタと直流入力端子１０とを接続している。また、入力電圧検出回路４０の検出電圧はＭＯＳ−ＦＥＴ Ｍ２のゲートに印加されるとともに定電圧ダイオードＤＺ１１を通してトランジスタＱ１２のベースに印加されている。補助巻線Ｎ３側の整流平滑回路はトランス２次側の整流平滑回路と同様の回路構成となっており、補助巻線Ｎ３に誘起した電圧をダイオードＤ３１，Ｄ３２、チョークコイルＬ３１及びコンデンサＣ３１で整流、平滑して出力電圧検出回路２２に供給している。また、低電圧動作停止回路にヒステリシス特性を持たせるための電圧重畳回路５４はチョークコイルＬ３１の両端の電圧をダイオードＤ３３及びコンデンサＣ３２で整流平滑した電圧を抵抗Ｒ３５，Ｒ３６で分圧した抵抗Ｒ３５の両端の電圧をヒステリシス発生用電圧Ｖ１として入力電圧検出回路４０に重畳するようにしている。
【００４２】
なお、補助巻線Ｎ３に誘起した電圧を整流平滑して出力電圧検出回路２２に供給するのは、その電圧の変動がトランスＴ１の２次巻線Ｎ２側の直流出力電圧の変動に略比例しているからであり、この場合にも直流出力電圧の安定化制御が可能である。また、補助巻線Ｎ３の誘起電圧を整流平滑した直流電圧は制御回路１５の電源Ｖddとして電源端子１５ｄに供給されるようになっている。さらに、制御回路１５の電源端子１５ｄは抵抗１３とＭＯＳ−ＦＥＴ Ｍ２の直列回路を介して直流入力端子１０に接続されている。
【００４３】
なお、その他の構成は前述の第３の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００４４】
この第５の実施の形態において、ＤＣ−ＤＣコンバータが動作開始前は、ヒステリシス発生用電圧Ｖ１は発生しておらず、入力電圧検出回路４０の所定の抵抗分圧比で分圧された検出電圧が比較回路３５に印加されている。入力直流電圧が動作開始電圧（定電圧ダイオードＤＺ１１のツェナー電圧によりほぼ定まる）以上となると、定電圧ダイオードＤＺ１１が降伏状態となり、トランジスタＱ１２がオンとなり、このコレクタに接続された制御回路１５の動作指令端子１５ａがローレベルとなるとともにＭＯＳ−ＦＥＴ Ｍ２がオンとなり、直流電圧Ｖinを抵抗１３及び抵抗Ｒ１４で分圧した電圧が制御回路１５の電源端子１５ｄに供給され、制御回路１５の動作が開始し、ＤＣ−ＤＣコンバータのメインスイッチング素子Ｍ１のオン、オフ動作が始まる。すると、補助巻線Ｎ３に電圧が誘起し、電圧重畳回路５４にヒステリシス発生用電圧Ｖ１が発生し、この電圧Ｖ１が抵抗Ｒ１１，Ｒ１２を持つ入力電圧検出回路４０に重畳される結果、メインスイッチング素子Ｍ１のオン、オフ動作が開始する入力直流電圧である動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧が低くなり、低電圧電圧動作停止回路の動作にヒステリシスを持たせることができる。
【００４５】
補助巻線Ｎ３の誘起電圧を整流平滑した電圧が立ち上がると、ＭＯＳ−ＦＥＴＭ２はオフとなり、補助巻線Ｎ３の誘起電圧を整流平滑した電圧を電源（Ｖdd）として制御回路１５が駆動されることになる。
【００４６】
図４の第４の実施の形態に示したフォワードコンバータにおける、定電圧ダイオードＤＺ３１両端にヒステリシス発生用電圧Ｖ１を発生させる回路構成は、フライバックコンバータの場合にも適用可能であることは明らかである。
【００４７】
以上本発明の実施の形態について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、入力直流電圧が高い場合においても消費電力が少ないヒステリシス付き低電圧動作停止回路を備えるＤＣ−ＤＣコンバータを実現できる。
【図面の簡単な説明】
【図１】本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態を示す回路図である。
【図２】本発明の第２の実施の形態を示す回路図である。
【図３】本発明の第３の実施の形態を示す回路図である。
【図４】本発明の第４の実施の形態を示す回路図である。
【図５】本発明の第５の実施の形態を示す回路図である。
【図６】ＤＣ−ＤＣコンバータの従来例を示す回路図である。
【図７】ＤＣ−ＤＣコンバータに付加される低電圧動作停止回路であって、（Ａ）は従来の場合、（Ｂ）は本発明の場合の動作説明用回路図である。
【符号の説明】
１，１５ 制御回路
２，３１，３５ 比較回路
３，３２ 比較器
５，５０，５１，５２，５３，５４ 電圧重畳回路
１０ 直流入力端子
１１ アース端子
１３ 直流電源
２０ 正側出力端子
２１ 負側出力端子
２２ 出力電圧検出回路
４０ 入力電圧検出回路
Ｍ１，Ｍ２ ＭＯＳ−ＦＥＴ
Ｑ１，Ｑ１１，Ｑ１２ トランジスタ
Ｄ１，Ｄ２１，Ｄ３１，Ｄ３２，Ｄ３３ ダイオード
ＤＺ１１，ＤＺ３１ 定電圧ダイオード
Ｔ，Ｔ１ トランス
Claims (4)
- 制御回路で制御されるスイッチング素子でトランスの１次巻線の電流をオン、オフし、前記トランスの２次巻線の誘起電圧を整流、平滑して直流出力を得るＤＣ−ＤＣコンバータにおいて、
入力端の電圧値がアース端子の電位を基準とした一定値より低くなると前記制御回路を介して前記スイッチング素子のオン、オフ動作を停止させる比較回路と、
前記１次巻線と前記スイッチング素子との直列回路に供給される入力直流電圧を分圧して前記比較回路の前記入力端にアース端子の電位を基準とした検出電圧として印加する入力電圧検出回路と、
前記トランスに設けられた補助巻線の誘起電圧を整流、平滑して得たヒステリシス発生用電圧を、前記入力電圧検出回路に加える電圧重畳回路とを備え、
前記ヒステリシス発生用電圧は、前記アース端子の電位を基準として前記入力電圧検出回路の低圧端側が正電位となるように前記入力電圧検出回路に加えられることで、前記スイッチング素子のオン、オフ動作が開始する前記入力直流電圧における動作開始電圧よりも当該オン、オフ動作が停止する動作停止電圧を低くしたことを特徴とするＤＣ−ＤＣコンバータ。 - 前記電圧重畳回路は、前記補助巻線の誘起電圧を整流、平滑した電圧が印加される定電圧ダイオードを有し、前記入力直流電圧検出回路に加えられるヒステリシス発生用電圧の最大値が前記定電圧ダイオードのツェナー電圧で規定されている請求項１記載のＤＣ−ＤＣコンバータ。
- 前記電圧重畳回路は、前記補助巻線の誘起電圧を整流、平滑する整流平滑回路に設けられたチョークコイル両端の電圧を、整流、平滑して前記ヒステリシス発生用電圧を作成する請求項１記載のＤＣ−ＤＣコンバータ。
- 前記補助巻線の誘起電圧を整流、平滑することで、前記２次巻線側の前記直流出力に略比例する直流検出出力を得て、出力電圧検出回路を介して前記制御回路にフィードバックする請求項１，２又は３記載のＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001355787A JP3757293B2 (ja) | 2001-11-21 | 2001-11-21 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
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