JP2584337Y2 - スイッチング電源 - Google Patents
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Description
【０００１】
【産業上の利用分野】本考案は、高周波でスイッチング
制御を行って出力を安定化させるスイッチング電源にお
けるＩＣ化されたＰＷＭ（パルス幅変調）制御方式のス
イッチング電源に関する。
制御を行って出力を安定化させるスイッチング電源にお
けるＩＣ化されたＰＷＭ（パルス幅変調）制御方式のス
イッチング電源に関する。
【０００２】
【従来の技術】図５は従来のこの種のスイッチング電源
の回路図を示す。図において、１は直流入力電源、Ｔは
パルストランス、ｎ1 はその１次巻線、ｎ2 は２次巻
線、ｎ3は補助巻線、Ｑ1 はＮチャンネル型のパワーＭ
ＯＳ−ＦＥＴ（以下ではスイッチングトランジスタとい
う）、２はドレイン電流検出回路、３は直流入力電源１
とパルストランスＴの１次巻線ｎ1 とスイッチングトラ
ンジスタＱ1 とを直列接続してなる１次側回路、４は整
流ダイオードＤ2 と平滑コンデンサＣ2 とからなる整流
平滑回路、５は２次巻線ｎ2 と出力端子６との間に整流
平滑回路４を介挿してなる２次側回路である。Ｒ1 はバ
イパス用抵抗、７はコンパレータ、８はＰＷＭ制御回
路、９はコンパレータ７とＰＷＭ制御回路８とを含む半
導体素子、１０は補助巻線ｎ3 側の整流ダイオードＤ1
と平滑コンデンサＣ1 とからなり直流電源電圧Ｖccを生
成してＰＷＭ制御回路８の電源入力端子に電源供給する
直流電源回路である。
の回路図を示す。図において、１は直流入力電源、Ｔは
パルストランス、ｎ1 はその１次巻線、ｎ2 は２次巻
線、ｎ3は補助巻線、Ｑ1 はＮチャンネル型のパワーＭ
ＯＳ−ＦＥＴ（以下ではスイッチングトランジスタとい
う）、２はドレイン電流検出回路、３は直流入力電源１
とパルストランスＴの１次巻線ｎ1 とスイッチングトラ
ンジスタＱ1 とを直列接続してなる１次側回路、４は整
流ダイオードＤ2 と平滑コンデンサＣ2 とからなる整流
平滑回路、５は２次巻線ｎ2 と出力端子６との間に整流
平滑回路４を介挿してなる２次側回路である。Ｒ1 はバ
イパス用抵抗、７はコンパレータ、８はＰＷＭ制御回
路、９はコンパレータ７とＰＷＭ制御回路８とを含む半
導体素子、１０は補助巻線ｎ3 側の整流ダイオードＤ1
と平滑コンデンサＣ1 とからなり直流電源電圧Ｖccを生
成してＰＷＭ制御回路８の電源入力端子に電源供給する
直流電源回路である。
【０００３】直流入力電源１より入力電源電圧ＶD が供
給される。いま、半導体素子９におけるＰＷＭ制御回路
８よりスイッチングトランジスタＱ1 のゲートに“Ｈ”
レベルのＯＮ制御信号が供給されてスイッチングトラン
ジスタＱ1 が導通しているとすると、直流入力電源１か
らの電流はパルストランスＴの１次巻線ｎ1 に流れる。
補助巻線ｎ3 に誘起された電圧は、直流電源回路１０に
おける整流ダイオードＤ1 によって整流され、平滑コン
デンサＣ1 によって平滑直流化されて、直流電源電圧Ｖ
ccとしてＰＷＭ制御回路８の電源入力端子に印加され
る。
給される。いま、半導体素子９におけるＰＷＭ制御回路
８よりスイッチングトランジスタＱ1 のゲートに“Ｈ”
レベルのＯＮ制御信号が供給されてスイッチングトラン
ジスタＱ1 が導通しているとすると、直流入力電源１か
らの電流はパルストランスＴの１次巻線ｎ1 に流れる。
補助巻線ｎ3 に誘起された電圧は、直流電源回路１０に
おける整流ダイオードＤ1 によって整流され、平滑コン
デンサＣ1 によって平滑直流化されて、直流電源電圧Ｖ
ccとしてＰＷＭ制御回路８の電源入力端子に印加され
る。
【０００４】スイッチングトランジスタＱ1 のドレイン
電流はドレイン電流検出回路２において検出電圧Ｖ1 に
変換され、コンパレータ７の非反転入力端子（＋）に供
給される。この検出電圧Ｖ1 が基準電圧Ｖref 以下のと
きはコンパレータ７の出力は反転せず“Ｌ”レベルのま
まであるから、ＰＷＭ制御回路８からスイッチングトラ
ンジスタＱ1 への出力状態も“Ｈ”レベルのＯＮ制御信
号を保ち、スイッチングトランジスタＱ1 はＯＮ状態を
維持する。
電流はドレイン電流検出回路２において検出電圧Ｖ1 に
変換され、コンパレータ７の非反転入力端子（＋）に供
給される。この検出電圧Ｖ1 が基準電圧Ｖref 以下のと
きはコンパレータ７の出力は反転せず“Ｌ”レベルのま
まであるから、ＰＷＭ制御回路８からスイッチングトラ
ンジスタＱ1 への出力状態も“Ｈ”レベルのＯＮ制御信
号を保ち、スイッチングトランジスタＱ1 はＯＮ状態を
維持する。
【０００５】スイッチングトランジスタＱ1 を流れるド
レイン電流が増加してドレイン電流検出回路２による検
出電圧Ｖ1 が基準電圧Ｖref を超えるときは、コンパレ
ータ７の出力が“Ｈ”レベルに反転するため、ＰＷＭ制
御回路８はスイッチングトランジスタＱ1 に対して
“Ｌ”レベルのＯＦＦ制御信号を出力する状態に切り換
わり、スイッチングトランジスタＱ1 がＯＦＦ状態に反
転する。すると、パルストランスＴの１次巻線ｎ1 に電
流が流れなくなるため、２次巻線ｎ2 への電力供給が瞬
間的に遮断される。そして、出力電流ＩO が所定値を上
回って増加するのを防止する。なお、このとき、直流入
力電源１からの電流はバイパス用抵抗Ｒ1 を通って直流
電源回路１０の平滑コンデンサＣ1 を充電するため、Ｐ
ＷＭ制御回路８への電源供給は保持される。
レイン電流が増加してドレイン電流検出回路２による検
出電圧Ｖ1 が基準電圧Ｖref を超えるときは、コンパレ
ータ７の出力が“Ｈ”レベルに反転するため、ＰＷＭ制
御回路８はスイッチングトランジスタＱ1 に対して
“Ｌ”レベルのＯＦＦ制御信号を出力する状態に切り換
わり、スイッチングトランジスタＱ1 がＯＦＦ状態に反
転する。すると、パルストランスＴの１次巻線ｎ1 に電
流が流れなくなるため、２次巻線ｎ2 への電力供給が瞬
間的に遮断される。そして、出力電流ＩO が所定値を上
回って増加するのを防止する。なお、このとき、直流入
力電源１からの電流はバイパス用抵抗Ｒ1 を通って直流
電源回路１０の平滑コンデンサＣ1 を充電するため、Ｐ
ＷＭ制御回路８への電源供給は保持される。
【０００６】以上のようなＰＷＭ制御回路８によるスイ
ッチングトランジスタＱ1 のＯＮ／ＯＦＦ制御を通じ
て、出力電流ＩO を所定の閾値範囲に収めるよう制限し
ている。
ッチングトランジスタＱ1 のＯＮ／ＯＦＦ制御を通じ
て、出力電流ＩO を所定の閾値範囲に収めるよう制限し
ている。
【０００７】
【考案が解決しようとする課題】ところで、上記した従
来のスイッチング電源の場合、直流入力電源１による入
力電源電圧ＶD が変化すると、これに伴って、出力電流
ＩO の制限点が変動してしまうという現象があった。す
なわち、図６は、入力電源電圧ＶD をパラメータとし
て、出力電圧ＶO と出力電流ＩO の制限点との関係を示
した特性図であるが、図から明らかなように、入力電源
電圧ＶD が上昇すると出力電流ＩO の制限点が増加方向
に変動し、入力電源電圧ＶD が降下すると出力電流ＩO
の制限点が減少方向に変動する。
来のスイッチング電源の場合、直流入力電源１による入
力電源電圧ＶD が変化すると、これに伴って、出力電流
ＩO の制限点が変動してしまうという現象があった。す
なわち、図６は、入力電源電圧ＶD をパラメータとし
て、出力電圧ＶO と出力電流ＩO の制限点との関係を示
した特性図であるが、図から明らかなように、入力電源
電圧ＶD が上昇すると出力電流ＩO の制限点が増加方向
に変動し、入力電源電圧ＶD が降下すると出力電流ＩO
の制限点が減少方向に変動する。
【０００８】このように入力電源電圧ＶD の変化に伴っ
て出力電流ＩO の制限点が変動するため、２次側の整流
ダイオードＤ2 の設計およびパルストランスＴの設計に
おいて、出力電流ＩO の制限点の最大値に合わせて設計
しなければならない。すると、整流ダイオードＤ2 の電
流定格およびパルストランスＴのサイズが自ずと定格負
荷に対して必要以上に大きなものとなってしまい、コス
トアップとともに電源サイズの増大を招くという問題が
あった。
て出力電流ＩO の制限点が変動するため、２次側の整流
ダイオードＤ2 の設計およびパルストランスＴの設計に
おいて、出力電流ＩO の制限点の最大値に合わせて設計
しなければならない。すると、整流ダイオードＤ2 の電
流定格およびパルストランスＴのサイズが自ずと定格負
荷に対して必要以上に大きなものとなってしまい、コス
トアップとともに電源サイズの増大を招くという問題が
あった。
【０００９】本考案は、このような事情に鑑みて創案さ
れたものであって、２次側整流ダイオードの電流定格お
よびパルストランスのサイズを定格負荷に対して大きめ
に設計する必要性をなくしながらも、入力電源電圧の変
化に起因する出力電流制限点の変動を解消することを目
的とする。
れたものであって、２次側整流ダイオードの電流定格お
よびパルストランスのサイズを定格負荷に対して大きめ
に設計する必要性をなくしながらも、入力電源電圧の変
化に起因する出力電流制限点の変動を解消することを目
的とする。
【００１０】
【課題を解決するための手段】本考案に係るスイッチン
グ電源は、パルストランスの１次巻線とスイッチング素
子とを直列接続した１次側回路と、前記パルストランス
の２次巻線と出力端子との間に整流平滑回路を介挿して
なる２次側回路と、前記スイッチング素子を流れる電流
を検出し検出電圧として出力する電流検出回路と、前記
検出電圧と基準電圧とを比較するコンパレータと、検出
電圧が基準電圧を超えるときのコンパレータ出力の入力
時に前記スイッチング素子にＯＦＦ制御信号を出力し検
出電圧が基準電圧以下のときのコンパレータ出力の入力
時にＯＮ制御信号を出力するＰＷＭ制御回路と、前記パ
ルストランスの補助巻線から直流電源電圧を生成して前
記ＰＷＭ制御回路に電源供給する直流電源回路とを備え
たスイッチング電源において、ＰＷＭ制御用ＩＣ内に、
前記直流電源回路から出力される直流電源電圧の変化を
検出する補助巻線電圧検出回路と、この補助巻線電圧検
出回路による検出電圧に基づいて前記コンパレータの基
準電圧を補正する基準電圧補正回路とを付加したことを
特徴とするものである。
グ電源は、パルストランスの１次巻線とスイッチング素
子とを直列接続した１次側回路と、前記パルストランス
の２次巻線と出力端子との間に整流平滑回路を介挿して
なる２次側回路と、前記スイッチング素子を流れる電流
を検出し検出電圧として出力する電流検出回路と、前記
検出電圧と基準電圧とを比較するコンパレータと、検出
電圧が基準電圧を超えるときのコンパレータ出力の入力
時に前記スイッチング素子にＯＦＦ制御信号を出力し検
出電圧が基準電圧以下のときのコンパレータ出力の入力
時にＯＮ制御信号を出力するＰＷＭ制御回路と、前記パ
ルストランスの補助巻線から直流電源電圧を生成して前
記ＰＷＭ制御回路に電源供給する直流電源回路とを備え
たスイッチング電源において、ＰＷＭ制御用ＩＣ内に、
前記直流電源回路から出力される直流電源電圧の変化を
検出する補助巻線電圧検出回路と、この補助巻線電圧検
出回路による検出電圧に基づいて前記コンパレータの基
準電圧を補正する基準電圧補正回路とを付加したことを
特徴とするものである。
【００１１】
【作用】本考案は、パルストランスの１次巻線に印加さ
れる入力電源電圧の変化に応じて補助巻線に接続の直流
電源回路で生成される直流電源電圧が変化するという現
象を利用したものであり、補助巻線電圧検出回路によっ
て直流電源電圧の変化を検出し、その検出電圧に基づい
て基準電圧補正回路を動作させてコンパレータの基準電
圧を補正することで、入力電源電圧の変化に起因する出
力電流制限点の変動をなくすようにしたものである。
れる入力電源電圧の変化に応じて補助巻線に接続の直流
電源回路で生成される直流電源電圧が変化するという現
象を利用したものであり、補助巻線電圧検出回路によっ
て直流電源電圧の変化を検出し、その検出電圧に基づい
て基準電圧補正回路を動作させてコンパレータの基準電
圧を補正することで、入力電源電圧の変化に起因する出
力電流制限点の変動をなくすようにしたものである。
【００１２】
【実施例】以下、本考案に係るスイッチング電源の一実
施例を図面に基づいて詳細に説明する。図１は実施例に
係るスイッチング電源を示す回路図である。
施例を図面に基づいて詳細に説明する。図１は実施例に
係るスイッチング電源を示す回路図である。
【００１３】直流入力電源１の正極にパルストランスＴ
の１次巻線ｎ1 の一端が接続され、１次巻線ｎ1 の他端
はＮチャンネル型のパワーＭＯＳ−ＦＥＴ：Ｑ1 （以下
ではスイッチングトランジスタＱ1 と記載する）のドレ
インが接続されている。スイッチングトランジスタＱ1
のソースはドレイン電流検出回路２を介して直流入力電
源１の負極およびグランドＧＮＤに接続され、以上のパ
ルストランスＴの１次巻線ｎ1 とスイッチングトランジ
スタＱ1 とドレイン電流検出回路２との直列回路が１次
側回路３を構成している。パルストランスＴの２次巻線
ｎ2 は、整流ダイオードＤ2 と平滑コンデンサＣ2 とか
らなる整流平滑回路４に接続され、平滑コンデンサＣ2
の両端が出力端子６に接続され、２次巻線ｎ2 と整流平
滑回路４と出力端子６とで２次側回路５を構成してい
る。
の１次巻線ｎ1 の一端が接続され、１次巻線ｎ1 の他端
はＮチャンネル型のパワーＭＯＳ−ＦＥＴ：Ｑ1 （以下
ではスイッチングトランジスタＱ1 と記載する）のドレ
インが接続されている。スイッチングトランジスタＱ1
のソースはドレイン電流検出回路２を介して直流入力電
源１の負極およびグランドＧＮＤに接続され、以上のパ
ルストランスＴの１次巻線ｎ1 とスイッチングトランジ
スタＱ1 とドレイン電流検出回路２との直列回路が１次
側回路３を構成している。パルストランスＴの２次巻線
ｎ2 は、整流ダイオードＤ2 と平滑コンデンサＣ2 とか
らなる整流平滑回路４に接続され、平滑コンデンサＣ2
の両端が出力端子６に接続され、２次巻線ｎ2 と整流平
滑回路４と出力端子６とで２次側回路５を構成してい
る。
【００１４】ドレイン電流検出回路２は、スイッチング
トランジスタＱ1 を流れるドレイン電流を検出し検出電
圧Ｖ1 としてコンパレータ７の非反転入力端子（＋）に
入力するようになっている。コンパレータ７の反転入力
端子（−）には基準電圧Ｖref が印加されている。コン
パレータ７は、ドレイン電流の増加に伴って検出電圧Ｖ
1 が基準電圧Ｖref を超えたときに“Ｈ”レベルを出力
し、ドレイン電流の減少に伴って検出電圧Ｖ1 が基準電
圧Ｖref 以下となったときに“Ｌ”レベルを出力するも
のである。ＰＷＭ制御回路８は、その入力端子がコンパ
レータ７の出力端子に接続され、その出力端子がスイッ
チングトランジスタＱ1 のゲートに接続されている。こ
のＰＷＭ制御回路８は、コンパレータ７から“Ｈ”レベ
ルを入力したときにスイッチングトランジスタＱ1 のゲ
ートに対してＯＦＦ制御信号である“Ｌ”レベルを出力
し、逆に、コンパレータ７から“Ｌ”レベルを入力した
ときにスイッチングトランジスタＱ1 のゲートに対して
ＯＮ制御信号である“Ｈ”レベルを出力するように構成
されている。コンパレータ７とＰＷＭ制御回路８とは半
導体素子９として一括的に構成されている。パルストラ
ンスＴの補助巻線ｎ3 は、整流ダイオードＤ1 と平滑コ
ンデンサＣ1 とからなり直流電源電圧Ｖccを生成する直
流電源回路１０に接続されている。直流電源回路１０に
おける平滑コンデンサＣ1 の正極はバイパス用抵抗Ｒ1
を介して直流入力電源１の正極に接続され、その平滑コ
ンデンサＣ1 の負極はグランドＧＮＤに接続されてい
る。
トランジスタＱ1 を流れるドレイン電流を検出し検出電
圧Ｖ1 としてコンパレータ７の非反転入力端子（＋）に
入力するようになっている。コンパレータ７の反転入力
端子（−）には基準電圧Ｖref が印加されている。コン
パレータ７は、ドレイン電流の増加に伴って検出電圧Ｖ
1 が基準電圧Ｖref を超えたときに“Ｈ”レベルを出力
し、ドレイン電流の減少に伴って検出電圧Ｖ1 が基準電
圧Ｖref 以下となったときに“Ｌ”レベルを出力するも
のである。ＰＷＭ制御回路８は、その入力端子がコンパ
レータ７の出力端子に接続され、その出力端子がスイッ
チングトランジスタＱ1 のゲートに接続されている。こ
のＰＷＭ制御回路８は、コンパレータ７から“Ｈ”レベ
ルを入力したときにスイッチングトランジスタＱ1 のゲ
ートに対してＯＦＦ制御信号である“Ｌ”レベルを出力
し、逆に、コンパレータ７から“Ｌ”レベルを入力した
ときにスイッチングトランジスタＱ1 のゲートに対して
ＯＮ制御信号である“Ｈ”レベルを出力するように構成
されている。コンパレータ７とＰＷＭ制御回路８とは半
導体素子９として一括的に構成されている。パルストラ
ンスＴの補助巻線ｎ3 は、整流ダイオードＤ1 と平滑コ
ンデンサＣ1 とからなり直流電源電圧Ｖccを生成する直
流電源回路１０に接続されている。直流電源回路１０に
おける平滑コンデンサＣ1 の正極はバイパス用抵抗Ｒ1
を介して直流入力電源１の正極に接続され、その平滑コ
ンデンサＣ1 の負極はグランドＧＮＤに接続されてい
る。
【００１５】以上説明した回路構成は従来例（図５）と
同様である。本実施例では、以上の回路構成に加えて次
のような回路が付加されている。
同様である。本実施例では、以上の回路構成に加えて次
のような回路が付加されている。
【００１６】補助巻線ｎ3 に接続されて直流電源電圧Ｖ
ccを生成する直流電源回路１０とその直流電源電圧Ｖcc
を電源入力端子に受けるＰＷＭ制御回路８との間に、直
流電源電圧Ｖccの変化を検出する補助巻線電圧検出回路
１１が設けられている。そして、この補助巻線電圧検出
回路１１による検出電圧ＶDET に基づいてコンパレータ
７の基準電圧Ｖref を補正する基準電圧補正回路１２を
設けてある。この基準電圧補正回路１２は、直流電源電
圧Ｖccが上昇して検出電圧ＶDET が上昇したときに基準
電圧Ｖref を低下させ、逆に、直流電源電圧Ｖccが降下
して検出電圧ＶDET が降下したときに基準電圧Ｖref を
上昇させるように構成されている。すなわち、補助巻線
電圧検出回路１１と基準電圧補正回路１２とにより、入
力電源電圧ＶD の変化にかかわらず、出力端子６からの
出力電流ＩO の制限点の変動を防止するように構成して
ある。なお、これらの補助巻線電圧検出回路１１と基準
電圧補正回路１２もコンパレータ７やＰＷＭ制御回路８
と同様に半導体素子９の構成要素として一括的に構成さ
れている。
ccを生成する直流電源回路１０とその直流電源電圧Ｖcc
を電源入力端子に受けるＰＷＭ制御回路８との間に、直
流電源電圧Ｖccの変化を検出する補助巻線電圧検出回路
１１が設けられている。そして、この補助巻線電圧検出
回路１１による検出電圧ＶDET に基づいてコンパレータ
７の基準電圧Ｖref を補正する基準電圧補正回路１２を
設けてある。この基準電圧補正回路１２は、直流電源電
圧Ｖccが上昇して検出電圧ＶDET が上昇したときに基準
電圧Ｖref を低下させ、逆に、直流電源電圧Ｖccが降下
して検出電圧ＶDET が降下したときに基準電圧Ｖref を
上昇させるように構成されている。すなわち、補助巻線
電圧検出回路１１と基準電圧補正回路１２とにより、入
力電源電圧ＶD の変化にかかわらず、出力端子６からの
出力電流ＩO の制限点の変動を防止するように構成して
ある。なお、これらの補助巻線電圧検出回路１１と基準
電圧補正回路１２もコンパレータ７やＰＷＭ制御回路８
と同様に半導体素子９の構成要素として一括的に構成さ
れている。
【００１７】図２は、補助巻線電圧検出回路１１および
基準電圧補正回路１２の構成を具体的レベルで例示して
スイッチング電源の全体を示した回路図である。すなわ
ち、直流電源電圧Ｖccの変化を検出する補助巻線電圧検
出回路１１は、平滑コンデンサＣ1 の正極とグランドＧ
ＮＤとの間に直列接続された分圧抵抗Ｒ2 ，Ｒ3 で構成
されている。その分圧抵抗Ｒ2 ，Ｒ3 の抵抗分割点から
の出力が検出電圧ＶDET となる。また、基準電圧補正回
路１２は、ＮＰＮ型のトランジスタＱ2 と抵抗Ｒ4 とか
ら構成されている。トランジスタＱ2 は、そのベースが
分圧抵抗Ｒ2 ，Ｒ3 の抵抗分割点に接続され、コレクタ
がコンパレータ７の反転入力端子（−）接続され、エミ
ッタが抵抗Ｒ4 を介してグランドＧＮＤに接続されてい
る。トランジスタＱ2 のコレクタ電流は検出電圧ＶDET
が上昇するに従って増加するため、コンパレータ７の反
転入力端子（−）に印加される基準電圧Ｖref は降下す
る。したがって、この基準電圧Ｖref と比較されるべき
ドレイン電流検出回路２による検出電圧Ｖ1 が標準より
低いレベルでもコンパレータ７の出力は“Ｌ”レベルか
ら“Ｈ”レベルに反転するようになる。逆に、トランジ
スタＱ2 のコレクタ電流は検出電圧ＶDET が降下するに
従って減少するため、コンパレータ７の反転入力端子
（−）に印加される基準電圧Ｖref は上昇する。したが
って、この基準電圧Ｖref と比較されるべきドレイン電
流検出回路２による検出電圧Ｖ1 が標準より高いレベル
でもコンパレータ７の出力は“Ｈ”レベルから“Ｌ”レ
ベルに反転するようになる。
基準電圧補正回路１２の構成を具体的レベルで例示して
スイッチング電源の全体を示した回路図である。すなわ
ち、直流電源電圧Ｖccの変化を検出する補助巻線電圧検
出回路１１は、平滑コンデンサＣ1 の正極とグランドＧ
ＮＤとの間に直列接続された分圧抵抗Ｒ2 ，Ｒ3 で構成
されている。その分圧抵抗Ｒ2 ，Ｒ3 の抵抗分割点から
の出力が検出電圧ＶDET となる。また、基準電圧補正回
路１２は、ＮＰＮ型のトランジスタＱ2 と抵抗Ｒ4 とか
ら構成されている。トランジスタＱ2 は、そのベースが
分圧抵抗Ｒ2 ，Ｒ3 の抵抗分割点に接続され、コレクタ
がコンパレータ７の反転入力端子（−）接続され、エミ
ッタが抵抗Ｒ4 を介してグランドＧＮＤに接続されてい
る。トランジスタＱ2 のコレクタ電流は検出電圧ＶDET
が上昇するに従って増加するため、コンパレータ７の反
転入力端子（−）に印加される基準電圧Ｖref は降下す
る。したがって、この基準電圧Ｖref と比較されるべき
ドレイン電流検出回路２による検出電圧Ｖ1 が標準より
低いレベルでもコンパレータ７の出力は“Ｌ”レベルか
ら“Ｈ”レベルに反転するようになる。逆に、トランジ
スタＱ2 のコレクタ電流は検出電圧ＶDET が降下するに
従って減少するため、コンパレータ７の反転入力端子
（−）に印加される基準電圧Ｖref は上昇する。したが
って、この基準電圧Ｖref と比較されるべきドレイン電
流検出回路２による検出電圧Ｖ1 が標準より高いレベル
でもコンパレータ７の出力は“Ｈ”レベルから“Ｌ”レ
ベルに反転するようになる。
【００１８】次に、以上のように構成されたスイッチン
グ電源の動作を説明する。直流入力電源１より入力電源
電圧ＶD が供給される。いま、半導体素子９におけるＰ
ＷＭ制御回路８よりスイッチングトランジスタＱ1 のゲ
ートに“Ｈ”レベルのＯＮ制御信号が供給されてスイッ
チングトランジスタＱ1 が導通しているとすると、直流
入力電源１からの電流はパルストランスＴの１次巻線ｎ
1 に流れる。パルストランスＴの２次巻線ｎ2 には誘起
電圧が生じ、これが整流平滑回路４における整流ダイオ
ードＤ2 によって整流され、平滑コンデンサＣ2 によっ
て平滑直流化され、一定の出力電圧ＶO として出力端子
６から出力される。補助巻線ｎ3 に誘起された電圧は、
直流電源回路１０における整流ダイオードＤ1 によって
整流され、平滑コンデンサＣ1 によって平滑直流化され
て、直流電源電圧ＶccとしてＰＷＭ制御回路８の電源入
力端子に印加される。
グ電源の動作を説明する。直流入力電源１より入力電源
電圧ＶD が供給される。いま、半導体素子９におけるＰ
ＷＭ制御回路８よりスイッチングトランジスタＱ1 のゲ
ートに“Ｈ”レベルのＯＮ制御信号が供給されてスイッ
チングトランジスタＱ1 が導通しているとすると、直流
入力電源１からの電流はパルストランスＴの１次巻線ｎ
1 に流れる。パルストランスＴの２次巻線ｎ2 には誘起
電圧が生じ、これが整流平滑回路４における整流ダイオ
ードＤ2 によって整流され、平滑コンデンサＣ2 によっ
て平滑直流化され、一定の出力電圧ＶO として出力端子
６から出力される。補助巻線ｎ3 に誘起された電圧は、
直流電源回路１０における整流ダイオードＤ1 によって
整流され、平滑コンデンサＣ1 によって平滑直流化され
て、直流電源電圧ＶccとしてＰＷＭ制御回路８の電源入
力端子に印加される。
【００１９】スイッチングトランジスタＱ1 のドレイン
電流はドレイン電流検出回路２において検出電圧Ｖ1 に
変換され、コンパレータ７の非反転入力端子（＋）に供
給される。この検出電圧Ｖ1 が基準電圧Ｖref 以下のと
きはコンパレータ７の出力は反転せず“Ｌ”レベルのま
まであるから、ＰＷＭ制御回路８からスイッチングトラ
ンジスタＱ1 のゲートへの出力状態も“Ｈ”レベルのＯ
Ｎ制御信号を保ち、スイッチングトランジスタＱ1 はＯ
Ｎ状態を維持する。
電流はドレイン電流検出回路２において検出電圧Ｖ1 に
変換され、コンパレータ７の非反転入力端子（＋）に供
給される。この検出電圧Ｖ1 が基準電圧Ｖref 以下のと
きはコンパレータ７の出力は反転せず“Ｌ”レベルのま
まであるから、ＰＷＭ制御回路８からスイッチングトラ
ンジスタＱ1 のゲートへの出力状態も“Ｈ”レベルのＯ
Ｎ制御信号を保ち、スイッチングトランジスタＱ1 はＯ
Ｎ状態を維持する。
【００２０】スイッチングトランジスタＱ1 を流れるド
レイン電流が増加してドレイン電流検出回路２による検
出電圧Ｖ1 が基準電圧Ｖref を超えるときは、コンパレ
ータ７の出力が“Ｈ”レベルに反転するため、ＰＷＭ制
御回路８はスイッチングトランジスタＱ1 のゲートに対
して“Ｌ”レベルのＯＦＦ制御信号を出力する状態に切
り換わり、スイッチングトランジスタＱ1 がＯＦＦ状態
に反転する。すると、パルストランスＴの１次巻線ｎ1
に電流が流れなくなるため、２次巻線ｎ2 への電力供給
が瞬間的に遮断される。そして、出力電流ＩO が所定値
を上回って増加するのを防止する。なお、このとき、直
流入力電源１からの電流はバイパス用抵抗Ｒ1 を通って
直流電源回路１０の平滑コンデンサＣ1 を充電するた
め、ＰＷＭ制御回路８への電源供給は保持される。
レイン電流が増加してドレイン電流検出回路２による検
出電圧Ｖ1 が基準電圧Ｖref を超えるときは、コンパレ
ータ７の出力が“Ｈ”レベルに反転するため、ＰＷＭ制
御回路８はスイッチングトランジスタＱ1 のゲートに対
して“Ｌ”レベルのＯＦＦ制御信号を出力する状態に切
り換わり、スイッチングトランジスタＱ1 がＯＦＦ状態
に反転する。すると、パルストランスＴの１次巻線ｎ1
に電流が流れなくなるため、２次巻線ｎ2 への電力供給
が瞬間的に遮断される。そして、出力電流ＩO が所定値
を上回って増加するのを防止する。なお、このとき、直
流入力電源１からの電流はバイパス用抵抗Ｒ1 を通って
直流電源回路１０の平滑コンデンサＣ1 を充電するた
め、ＰＷＭ制御回路８への電源供給は保持される。
【００２１】以上のようなＰＷＭ制御回路８によるスイ
ッチングトランジスタＱ1 のＯＮ／ＯＦＦ制御を通じ
て、出力電流ＩO を所定の閾値範囲に収めるように制限
している。
ッチングトランジスタＱ1 のＯＮ／ＯＦＦ制御を通じ
て、出力電流ＩO を所定の閾値範囲に収めるように制限
している。
【００２２】さて、直流入力電源１による入力電源電圧
ＶD が変化すると、それに追随して直流電源回路１０に
よる直流電源電圧Ｖccも変化する。その様子を図３に示
す。
ＶD が変化すると、それに追随して直流電源回路１０に
よる直流電源電圧Ｖccも変化する。その様子を図３に示
す。
【００２３】すなわち、入力電源電圧ＶD が上昇するの
に従って直流電源電圧Ｖccも上昇し、逆に、入力電源電
圧ＶD が降下するに従って直流電源電圧Ｖccも降下す
る。
に従って直流電源電圧Ｖccも上昇し、逆に、入力電源電
圧ＶD が降下するに従って直流電源電圧Ｖccも降下す
る。
【００２４】従来例においては、入力電源電圧ＶD が上
昇すると出力端子６からの出力電流ＩO の制限点が増加
方向に変動し、逆に、入力電源電圧ＶD が降下すると出
力電流ＩO の制限点が減少方向に変動していた（図６参
照）。本考案は、補助巻線電圧検出回路１１と基準電圧
補正回路１２との追加により、このような出力電流ＩO
の制限点の変動を防止する。
昇すると出力端子６からの出力電流ＩO の制限点が増加
方向に変動し、逆に、入力電源電圧ＶD が降下すると出
力電流ＩO の制限点が減少方向に変動していた（図６参
照）。本考案は、補助巻線電圧検出回路１１と基準電圧
補正回路１２との追加により、このような出力電流ＩO
の制限点の変動を防止する。
【００２５】すなわち、入力電源電圧ＶD が上昇したと
きは、直流電源回路１０による直流電源電圧Ｖccも比例
的に上昇するが、この直流電源電圧Ｖccの上昇が補助巻
線電圧検出回路１１による検出電圧ＶDET の上昇として
検出される。すなわち、分圧抵抗Ｒ2 ，Ｒ3 における抵
抗分割点での検出電圧ＶDET が上昇する。すると、トラ
ンジスタＱ2 のコレクタ電流が増加し、基準電圧Ｖref
が標準よりも降下する。その結果、ドレイン電流検出回
路２による検出電圧Ｖ1 が標準よりも低いレベルにおい
て相対的に基準電圧Ｖref を超えるようになり、コンパ
レータ７の出力を標準よりも早い時機において“Ｈ”レ
ベルに反転してＰＷＭ制御回路８からの出力をＯＦＦ制
御信号である“Ｌ”レベルに反転するため、スイッチン
グトランジスタＱ1 がＯＦＦとなる。すなわち、スイッ
チングトランジスタＱ1 を流れるドレイン電流のより低
いレベルにおいて１次巻線ｎ1 を流れる電流を遮断する
から、入力電源電圧ＶD が上昇しても出力電流ＩO の制
限点は上がらず一定値に保たれることになる。
きは、直流電源回路１０による直流電源電圧Ｖccも比例
的に上昇するが、この直流電源電圧Ｖccの上昇が補助巻
線電圧検出回路１１による検出電圧ＶDET の上昇として
検出される。すなわち、分圧抵抗Ｒ2 ，Ｒ3 における抵
抗分割点での検出電圧ＶDET が上昇する。すると、トラ
ンジスタＱ2 のコレクタ電流が増加し、基準電圧Ｖref
が標準よりも降下する。その結果、ドレイン電流検出回
路２による検出電圧Ｖ1 が標準よりも低いレベルにおい
て相対的に基準電圧Ｖref を超えるようになり、コンパ
レータ７の出力を標準よりも早い時機において“Ｈ”レ
ベルに反転してＰＷＭ制御回路８からの出力をＯＦＦ制
御信号である“Ｌ”レベルに反転するため、スイッチン
グトランジスタＱ1 がＯＦＦとなる。すなわち、スイッ
チングトランジスタＱ1 を流れるドレイン電流のより低
いレベルにおいて１次巻線ｎ1 を流れる電流を遮断する
から、入力電源電圧ＶD が上昇しても出力電流ＩO の制
限点は上がらず一定値に保たれることになる。
【００２６】上記とは逆に、入力電源電圧ＶD が降下し
たときは、直流電源電圧Ｖccも比例的に降下し、これが
補助巻線電圧検出回路１１による検出電圧ＶDET の降下
として検出される。すると、トランジスタＱ2 のコレク
タ電流が減少し、基準電圧Ｖref が標準よりも上昇す
る。その結果、ドレイン電流検出回路２による検出電圧
Ｖ1 が標準よりも高いレベルにおいて相対的に基準電圧
Ｖref 以下となり、コンパレータ７の出力を“Ｌ”レベ
ルに反転してＰＷＭ制御回路８からの出力をＯＮ制御信
号である“Ｈ”レベルに反転するため、スイッチングト
ランジスタＱ1 がＯＮとなる。すなわち、１次巻線ｎ1
に対して、それを流れる電流を一旦遮断した時点から標
準よりも早い時機において再び１次巻線ｎ1 に電流を流
すようになるから、入力電源電圧ＶD が降下しても出力
電流ＩO の制限点は下がらず一定値に保たれることにな
る。入力電源電圧ＶD の変化に対する出力電圧ＶO と出
力電流ＩO の制限点との関係を示す特性図を図４に示
す。入力電源電圧ＶD の変化にかかわらず出力電流ＩO
の制限点は変動しない。
たときは、直流電源電圧Ｖccも比例的に降下し、これが
補助巻線電圧検出回路１１による検出電圧ＶDET の降下
として検出される。すると、トランジスタＱ2 のコレク
タ電流が減少し、基準電圧Ｖref が標準よりも上昇す
る。その結果、ドレイン電流検出回路２による検出電圧
Ｖ1 が標準よりも高いレベルにおいて相対的に基準電圧
Ｖref 以下となり、コンパレータ７の出力を“Ｌ”レベ
ルに反転してＰＷＭ制御回路８からの出力をＯＮ制御信
号である“Ｈ”レベルに反転するため、スイッチングト
ランジスタＱ1 がＯＮとなる。すなわち、１次巻線ｎ1
に対して、それを流れる電流を一旦遮断した時点から標
準よりも早い時機において再び１次巻線ｎ1 に電流を流
すようになるから、入力電源電圧ＶD が降下しても出力
電流ＩO の制限点は下がらず一定値に保たれることにな
る。入力電源電圧ＶD の変化に対する出力電圧ＶO と出
力電流ＩO の制限点との関係を示す特性図を図４に示
す。入力電源電圧ＶD の変化にかかわらず出力電流ＩO
の制限点は変動しない。
【００２７】以上のように、入力電源電圧ＶD が変化し
ても、基準電圧Ｖref の補正を通じて出力電流ＩO の制
限点が変動しないようにしたので、２次側の整流ダイオ
ードＤ2 の電流定格やパルストランスＴのサイズを定格
負荷に対して大きめにする必要性がなくなり、その定格
負荷に合わせて設計することができる。
ても、基準電圧Ｖref の補正を通じて出力電流ＩO の制
限点が変動しないようにしたので、２次側の整流ダイオ
ードＤ2 の電流定格やパルストランスＴのサイズを定格
負荷に対して大きめにする必要性がなくなり、その定格
負荷に合わせて設計することができる。
【００２８】
【考案の効果】以上のように、本考案によれば、補助巻
線電圧検出回路と基準電圧補正回路とを付加することに
より、入力電源電圧が変化しても出力電流制限点が変動
しないようにしたので、２次側の整流ダイオードの電流
定格およびパルストランスのサイズを従来例のように必
要以上に大きくする必要性がなくなり、コストダウンを
図ることができるとともに電源サイズを小さくすること
ができる。
線電圧検出回路と基準電圧補正回路とを付加することに
より、入力電源電圧が変化しても出力電流制限点が変動
しないようにしたので、２次側の整流ダイオードの電流
定格およびパルストランスのサイズを従来例のように必
要以上に大きくする必要性がなくなり、コストダウンを
図ることができるとともに電源サイズを小さくすること
ができる。
【図１】本考案の一実施例に係るＰＷＭ制御用半導体素
子を用いたスイッチング電源の回路図である。
子を用いたスイッチング電源の回路図である。
【図２】実施例において補助巻線電圧検出回路と基準電
圧補正回路の構成を具体的レベルで例示してスイッチン
グ電源の全体を示した回路図である。
圧補正回路の構成を具体的レベルで例示してスイッチン
グ電源の全体を示した回路図である。
【図３】実施例において入力電源電圧の変化に対する直
流電源回路による直流電源電圧の変化を示す特性図であ
る。
流電源回路による直流電源電圧の変化を示す特性図であ
る。
【図４】実施例において入力電源電圧の変化に対する出
力電圧と出力電流の制限点との関係を示す特性図であ
る。
力電圧と出力電流の制限点との関係を示す特性図であ
る。
【図５】従来例に係るＰＷＭ制御用半導体素子を用いた
スイッチング電源の回路図である。
スイッチング電源の回路図である。
【図６】従来例において入力電源電圧の変化に対する出
力電圧と出力電流の制限点との関係を示す特性図であ
る。
力電圧と出力電流の制限点との関係を示す特性図であ
る。
１ 直流入力電源 ２ ドレイン電流検出回路 ３ １次側回路 ４ 整流平滑回路 ５ ２次側回路 ６ 出力端子 ７ コンパレータ ８ ＰＷＭ制御回路 ９ 半導体素子 １０ 直流電源回路 １１ 補助巻線電圧検出回路 １２ 基準電圧補正回路 Ｔ パルストランス ｎ1 １次巻線 ｎ2 ２次巻線 ｎ3 補助巻線 Ｑ1 スイッチングトランジスタ（パワーＭＯＳ−Ｆ
ＥＴ） Ｑ2 基準電圧補正用のトランジスタ Ｄ1 整流ダイオード Ｄ2 整流ダイオード Ｃ1 平滑コンデンサ Ｃ2 平滑コンデンサ Ｒ1 バイパス用抵抗 Ｒ2 分圧抵抗 Ｒ3 分圧抵抗 ＩO 出力電流 ＶO 出力電圧 ＶD 入力電源電圧 Ｖcc 直流電源電圧 Ｖref 基準電圧 Ｖ1 検出電圧 ＶDET 補助巻線電圧検出回路による検出電圧
ＥＴ） Ｑ2 基準電圧補正用のトランジスタ Ｄ1 整流ダイオード Ｄ2 整流ダイオード Ｃ1 平滑コンデンサ Ｃ2 平滑コンデンサ Ｒ1 バイパス用抵抗 Ｒ2 分圧抵抗 Ｒ3 分圧抵抗 ＩO 出力電流 ＶO 出力電圧 ＶD 入力電源電圧 Ｖcc 直流電源電圧 Ｖref 基準電圧 Ｖ1 検出電圧 ＶDET 補助巻線電圧検出回路による検出電圧
Claims (1)
- 【請求項１】 パルストランスの１次巻線とスイッチン
グ素子とを直列接続した１次側回路と、前記パルストラ
ンスの２次巻線と出力端子との間に整流平滑回路を介挿
してなる２次側回路と、前記スイッチング素子を流れる
電流を検出し検出電圧として出力する電流検出回路と、
前記検出電圧と基準電圧とを比較するコンパレータと、
検出電圧が基準電圧を超えるときのコンパレータ出力の
入力時に前記スイッチング素子にＯＦＦ制御信号を出力
し検出電圧が基準電圧以下のときのコンパレータ出力の
入力時にＯＮ制御信号を出力するＰＷＭ制御回路と、前
記パルストランスの補助巻線から直流電源電圧を生成し
て前記ＰＷＭ制御回路に電源供給する直流電源回路とを
備えたスイッチング電源において、 前記直流電源回路から出力される直流電源電圧の変化を
検出する補助巻線電圧検出回路と、この補助巻線電圧検
出回路による検出電圧に基づいて前記コンパレータの基
準電圧を補正する基準電圧補正回路とを付加したことを
特徴とするスイッチング電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264892U JP2584337Y2 (ja) | 1992-10-19 | 1992-10-19 | スイッチング電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264892U JP2584337Y2 (ja) | 1992-10-19 | 1992-10-19 | スイッチング電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0641386U JPH0641386U (ja) | 1994-05-31 |
| JP2584337Y2 true JP2584337Y2 (ja) | 1998-10-30 |
Family
ID=13495416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264892U Expired - Fee Related JP2584337Y2 (ja) | 1992-10-19 | 1992-10-19 | スイッチング電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584337Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200740089A (en) | 2006-03-07 | 2007-10-16 | Rohm Co Ltd | Capacitor charging apparatus |
| JP2010528574A (ja) * | 2007-05-25 | 2010-08-19 | トムソン ライセンシング | 電源 |
| JP2012235561A (ja) * | 2011-04-28 | 2012-11-29 | Mitsumi Electric Co Ltd | 直流電源装置 |
| KR101501854B1 (ko) * | 2013-12-20 | 2015-03-11 | 엘에스산전 주식회사 | 동기 정류기의 구동 장치 |
-
1992
- 1992-10-19 JP JP7264892U patent/JP2584337Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0641386U (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |