JPH053680A - Ｉｇｂｔインバータの過電流保護回路 - Google Patents
Ｉｇｂｔインバータの過電流保護回路Info
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- JPH053680A JPH053680A JP3154977A JP15497791A JPH053680A JP H053680 A JPH053680 A JP H053680A JP 3154977 A JP3154977 A JP 3154977A JP 15497791 A JP15497791 A JP 15497791A JP H053680 A JPH053680 A JP H053680A
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Abstract
(57)【要約】
【目的】ＩＧＢＴインバータの過電流保護回路の回路構
成の簡易化を図る。 【構成】ＩＧＢＴインバータの直流入力端負極側（また
は正極側）を通電する総合電流が所定の過電流設定値を
超過した状態を検出し前記ＩＧＢＴに対しそのゲート電
圧の所定値までの低減指令信号を出力する過電流検出回
路と、該ゲート電圧低減指令信号を入力とし該指令信号
を前記インバータの各相下側アーム（または上側アー
ム）の各ＩＧＢＴに対し一斉に分配印加する信号分配回
路と、前記ゲート電圧低減指令信号を入力とし該指令信
号の入力時点から所定の時間経過後に前記インバータの
各相上下アームの全ＩＧＢＴのゲートに対し一斉にゲー
ト遮断信号を印加するゲート遮断制御回路とを備えて成
り、前記インバータの過電流状態発生時には所定時間内
での段階的な電流低減遮断を行うものとする。
成の簡易化を図る。 【構成】ＩＧＢＴインバータの直流入力端負極側（また
は正極側）を通電する総合電流が所定の過電流設定値を
超過した状態を検出し前記ＩＧＢＴに対しそのゲート電
圧の所定値までの低減指令信号を出力する過電流検出回
路と、該ゲート電圧低減指令信号を入力とし該指令信号
を前記インバータの各相下側アーム（または上側アー
ム）の各ＩＧＢＴに対し一斉に分配印加する信号分配回
路と、前記ゲート電圧低減指令信号を入力とし該指令信
号の入力時点から所定の時間経過後に前記インバータの
各相上下アームの全ＩＧＢＴのゲートに対し一斉にゲー
ト遮断信号を印加するゲート遮断制御回路とを備えて成
り、前記インバータの過電流状態発生時には所定時間内
での段階的な電流低減遮断を行うものとする。
Description
【０００１】
【産業上の利用分野】本発明はＩＧＢＴをその主回路各
相上下アームのスイッチング素子としてブリッジ構成さ
れたインバータの過電流保護回路に関する。
相上下アームのスイッチング素子としてブリッジ構成さ
れたインバータの過電流保護回路に関する。
【０００２】
【従来の技術】従来のこの種の過電流保護回路としては
図４の回路図に例示するものが知られている。ここに図
４は直流入力を三相交流に変換するＩＧＢＴインバータ
を対象とする保護回路の構成を示すものである。図４に
おいて、ＰとＮとはそれぞれ正極と負極の直流入力端
子、ＵとＶとＷとはそれぞれ三相交流のＵ，Ｖ，Ｗ各相
の出力端子、Ｃｆは直流入力の平滑コンデンサ、Ｔ1 と
Ｔ3 とＴ5 とはそれぞれブリッジ構成における前記Ｕ，
Ｖ，Ｗ各相の上アームＩＧＢＴ、同様にＴ2 とＴ4 とＴ
6とはそれぞれ前記Ｕ，Ｖ，Ｗ各相の下アームＩＧＢ
Ｔ、ＧＤＵ1 〜ＧＤＵ6 は対応する前記各ＩＧＢＴのゲ
ート駆動回路である。
図４の回路図に例示するものが知られている。ここに図
４は直流入力を三相交流に変換するＩＧＢＴインバータ
を対象とする保護回路の構成を示すものである。図４に
おいて、ＰとＮとはそれぞれ正極と負極の直流入力端
子、ＵとＶとＷとはそれぞれ三相交流のＵ，Ｖ，Ｗ各相
の出力端子、Ｃｆは直流入力の平滑コンデンサ、Ｔ1 と
Ｔ3 とＴ5 とはそれぞれブリッジ構成における前記Ｕ，
Ｖ，Ｗ各相の上アームＩＧＢＴ、同様にＴ2 とＴ4 とＴ
6とはそれぞれ前記Ｕ，Ｖ，Ｗ各相の下アームＩＧＢ
Ｔ、ＧＤＵ1 〜ＧＤＵ6 は対応する前記各ＩＧＢＴのゲ
ート駆動回路である。
【０００３】次に１ａ〜１ｆはそれぞれ対応する前記各
ＩＧＢＴ個々の過電流検出・保護回路であり、対応する
ＩＧＢＴのエミッタ電流の電圧降下検出用抵抗Ｒと該電
圧降下値の判定と増幅とを行う演算増幅器ＯＰと該増幅
器の出力電圧をそのベースに受けて導通しそのコレクタ
・エミッタ間電圧，従って対応するＩＧＢＴのゲート電
圧を零となして該ＩＧＢＴのゲート遮断を行うトランジ
スタＴ（図示１ａではＴ7 表示）とから成る。
ＩＧＢＴ個々の過電流検出・保護回路であり、対応する
ＩＧＢＴのエミッタ電流の電圧降下検出用抵抗Ｒと該電
圧降下値の判定と増幅とを行う演算増幅器ＯＰと該増幅
器の出力電圧をそのベースに受けて導通しそのコレクタ
・エミッタ間電圧，従って対応するＩＧＢＴのゲート電
圧を零となして該ＩＧＢＴのゲート遮断を行うトランジ
スタＴ（図示１ａではＴ7 表示）とから成る。
【０００４】上記の如く従来の過電流保護回路は、イン
バータ主回路を構成する各ＩＧＢＴ毎に設けられ対応す
るＩＧＢＴのみを対象に独立した検出・保護動作を行う
複数の過電流検出・保護回路から成るものであった。
バータ主回路を構成する各ＩＧＢＴ毎に設けられ対応す
るＩＧＢＴのみを対象に独立した検出・保護動作を行う
複数の過電流検出・保護回路から成るものであった。
【０００５】
【発明が解決しようとする課題】一般にＩＧＢＴは通常
のバイポーラトランジスタに比しその過電流耐量は小で
あり、従ってＩＧＢＴを用いたインバータの出力短絡等
による過大電流通電時には該ＩＧＢＴを極めて短時間内
に，通常１０μｓ以内に，ゲート遮断する必要がある。
このため従来の過電流保護回路は前記の如く主回路構成
の各ＩＧＢＴ毎に専用の保護回路を設けた構成をなして
おり、斯様な過電流保護回路の回路構成の大形化がイン
バータ装置としての大形化と高価格化とを招いていた。
これに鑑み本発明は、その過電流保護機能の低下を来す
ことなくその回路構成の簡易化を図り得るＩＧＢＴイン
バータの過電流保護回路の提供を目的とするものであ
る。
のバイポーラトランジスタに比しその過電流耐量は小で
あり、従ってＩＧＢＴを用いたインバータの出力短絡等
による過大電流通電時には該ＩＧＢＴを極めて短時間内
に，通常１０μｓ以内に，ゲート遮断する必要がある。
このため従来の過電流保護回路は前記の如く主回路構成
の各ＩＧＢＴ毎に専用の保護回路を設けた構成をなして
おり、斯様な過電流保護回路の回路構成の大形化がイン
バータ装置としての大形化と高価格化とを招いていた。
これに鑑み本発明は、その過電流保護機能の低下を来す
ことなくその回路構成の簡易化を図り得るＩＧＢＴイン
バータの過電流保護回路の提供を目的とするものであ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＩＧＢＴインバータの過電流保護回路は、
ＩＧＢＴをその主回路各相上下アームのスイッチング素
子としてブリッジ構成されたインバータに関する過電流
保護回路であって、該インバータの直流入力端負極側を
通電する総合電流が所定の過電流設定値を超過した状態
を検出し前記ＩＧＢＴに対しそのゲート電圧の所定値ま
での低減指令信号を出力する過電流検出回路と、該ゲー
ト電圧低減指令信号を入力とし該指令信号を前記インバ
ータの各相下側アームの各ＩＧＢＴに対し一斉に分配印
加する信号分配回路と、前記ゲート電圧低減指令信号を
入力とし該指令信号の入力時点から所定の時間経過後に
前記インバータの各相上下アームの全ＩＧＢＴのゲート
に対し一斉にゲート遮断信号を印加するゲート遮断制御
回路とを備えて成り、前記インバータの過電流状態発生
時には所定時間内での段階的な電流低減遮断を行うもの
とし、或いはまた前記過電流検出回路を前記インバータ
の直流入力端負極側総合電流を検出対象とするものから
同じく直流入力端正極側総合電流を検出対象とするもの
に代え、且つ前記信号分配回路をその出力信号に関し前
記インバータの各相下側アームの各ＩＧＢＴを印加対象
とするものから同じく各相上側アームの各ＩＧＢＴを印
加対象とするものに代えるものとする。
に、本発明のＩＧＢＴインバータの過電流保護回路は、
ＩＧＢＴをその主回路各相上下アームのスイッチング素
子としてブリッジ構成されたインバータに関する過電流
保護回路であって、該インバータの直流入力端負極側を
通電する総合電流が所定の過電流設定値を超過した状態
を検出し前記ＩＧＢＴに対しそのゲート電圧の所定値ま
での低減指令信号を出力する過電流検出回路と、該ゲー
ト電圧低減指令信号を入力とし該指令信号を前記インバ
ータの各相下側アームの各ＩＧＢＴに対し一斉に分配印
加する信号分配回路と、前記ゲート電圧低減指令信号を
入力とし該指令信号の入力時点から所定の時間経過後に
前記インバータの各相上下アームの全ＩＧＢＴのゲート
に対し一斉にゲート遮断信号を印加するゲート遮断制御
回路とを備えて成り、前記インバータの過電流状態発生
時には所定時間内での段階的な電流低減遮断を行うもの
とし、或いはまた前記過電流検出回路を前記インバータ
の直流入力端負極側総合電流を検出対象とするものから
同じく直流入力端正極側総合電流を検出対象とするもの
に代え、且つ前記信号分配回路をその出力信号に関し前
記インバータの各相下側アームの各ＩＧＢＴを印加対象
とするものから同じく各相上側アームの各ＩＧＢＴを印
加対象とするものに代えるものとする。
【０００７】
【作用】ＩＧＢＴ等の半導体素子をスイッチング素子と
して用いる場合、そのスイッチング動作中のコレクタ・
エミッタ間の電圧ＶCEと通電電流Ｉとの同一時間軸上で
の積すなわち電力の時間積分値は前記素子の内部損失電
力量を示すものであり、従って前記の電圧と電流の何れ
か一方または両方の低減を図ることにより前記内部損失
に関連する前記素子の過電流耐量特性上の許容動作時間
の延長を図ることができる。
して用いる場合、そのスイッチング動作中のコレクタ・
エミッタ間の電圧ＶCEと通電電流Ｉとの同一時間軸上で
の積すなわち電力の時間積分値は前記素子の内部損失電
力量を示すものであり、従って前記の電圧と電流の何れ
か一方または両方の低減を図ることにより前記内部損失
に関連する前記素子の過電流耐量特性上の許容動作時間
の延長を図ることができる。
【０００８】本発明は、ＩＧＢＴを主回路スイッチング
素子とするブリッジ構成のインバータにおける過電流状
態をその負極側（または正極側）直流入力端通過総合電
流の増大変化より直ちに検出すると共に前記ＩＧＢＴの
通電電流を適当な低減値となす所定のゲート電圧の指定
信号を過電流検出信号として出力する１組の過電流検出
回路と、該検出回路の出力信号を受けてから所定の時間
後に前記インバータ主回路の全ＩＧＢＴに対してゲート
遮断信号を出力するゲート遮断制御回路とを設け、前記
過電流状態の発生時には、先ず、前記過電流検出回路の
出力信号を前記インバータの下アーム（または上アー
ム）の各ＩＧＢＴのゲートに信号分配回路を介して一斉
に与えて該上下両アームのＩＧＢＴを共に経由して通電
するインバータ電流の適当値までの低減を行い、これに
より前記各ＩＧＢＴにおける許容動作時間の延長を図
り、続いて前記ゲート遮断制御回路により全ＩＧＢＴに
対する所定時間後のゲート遮断を行って該各ＩＧＢＴに
対する過電流保護を行うものである。
素子とするブリッジ構成のインバータにおける過電流状
態をその負極側（または正極側）直流入力端通過総合電
流の増大変化より直ちに検出すると共に前記ＩＧＢＴの
通電電流を適当な低減値となす所定のゲート電圧の指定
信号を過電流検出信号として出力する１組の過電流検出
回路と、該検出回路の出力信号を受けてから所定の時間
後に前記インバータ主回路の全ＩＧＢＴに対してゲート
遮断信号を出力するゲート遮断制御回路とを設け、前記
過電流状態の発生時には、先ず、前記過電流検出回路の
出力信号を前記インバータの下アーム（または上アー
ム）の各ＩＧＢＴのゲートに信号分配回路を介して一斉
に与えて該上下両アームのＩＧＢＴを共に経由して通電
するインバータ電流の適当値までの低減を行い、これに
より前記各ＩＧＢＴにおける許容動作時間の延長を図
り、続いて前記ゲート遮断制御回路により全ＩＧＢＴに
対する所定時間後のゲート遮断を行って該各ＩＧＢＴに
対する過電流保護を行うものである。
【０００９】上記動作模様を以下に図２と図３とにより
説明する。先ず図２はＩＧＢＴインバータの主回路図で
あり、Ｔ1 〜Ｔ6 はＩＧＢＴ、ＳＷはインバータ出力側
の模擬短絡用のスイッチであり図示の場合は例としてＵ
とＶ各相間の短絡用となされている。またＶG1とＶCE1
及びＶG2とＶCE2 とはそれぞれ前記ＩＧＢＴのＴ1 とＴ
4 とにおけるゲート電圧とコレクタ・エミッタ間電圧を
示し、更にＩは前記スイッチＳＷの閉路により前記Ｔ1
とＴ4とを直列に通電する前記インバータの短絡電流で
ある。
説明する。先ず図２はＩＧＢＴインバータの主回路図で
あり、Ｔ1 〜Ｔ6 はＩＧＢＴ、ＳＷはインバータ出力側
の模擬短絡用のスイッチであり図示の場合は例としてＵ
とＶ各相間の短絡用となされている。またＶG1とＶCE1
及びＶG2とＶCE2 とはそれぞれ前記ＩＧＢＴのＴ1 とＴ
4 とにおけるゲート電圧とコレクタ・エミッタ間電圧を
示し、更にＩは前記スイッチＳＷの閉路により前記Ｔ1
とＴ4とを直列に通電する前記インバータの短絡電流で
ある。
【００１０】次に図３は上記諸元Ｉ，ＶG1，ＶG2，Ｖ
CE1 ，ＶCE2 の対時間動作波形図であり、前記インバー
タが時刻ｔo における前記スイッチＳＷの閉路により無
負荷状態から一相短絡状態に入った場合を示すものであ
る。すなわち、時刻ｔo における前記電流Ｉの急増は図
示していない前記過電流検出回路により検出されその出
力信号が時刻ｔ1 にてＶ相下アームＩＧＢＴのＴ4 に印
加され、該Ｔ4 のゲート電圧ＶG2が低減されると前記電
流Ｉも低減する。この場合Ｕ相上アームＩＧＢＴのＴ1
のゲート電圧ＶG1の変更制御は行われず、従って前記Ｔ
1 ，Ｔ2 のコレクタ・エミッタ間電圧ＶCE1 とＶCE2 と
は前記電流Ｉの変動を受けて図示の如く推移する。続い
て前記過電流検出回路の出力信号を時刻ｔ1 にて受けた
図示していないゲート遮断制御回路のゲート遮断信号が
時刻ｔ2 において前記Ｔ1 ，Ｔ2 の両ＩＧＢＴに同時に
印加され該両者のゲート電圧ＶG1とＶG2は共に零となさ
れ、前記電流Ｉも零となされて過電流保護動作は終了す
る。なお図示各相の上アームＩＧＢＴ，Ｔ3 とＴ5 及び
下アームＩＧＢＴ，Ｔ2 とＴ6 とはゲート電圧制御に関
しそれぞれ前記Ｔ1 及びＴ4 と同一の制御を同時一斉に
受けている。また時刻ｔ2 以降の図示電圧ＶCE1 とＶ
CE2 とは前記Ｔ1 ，Ｔ2 両者のゲート電圧零時の漏洩電
流特性で定まる値であって不確実であり点線表示として
いる。
CE1 ，ＶCE2 の対時間動作波形図であり、前記インバー
タが時刻ｔo における前記スイッチＳＷの閉路により無
負荷状態から一相短絡状態に入った場合を示すものであ
る。すなわち、時刻ｔo における前記電流Ｉの急増は図
示していない前記過電流検出回路により検出されその出
力信号が時刻ｔ1 にてＶ相下アームＩＧＢＴのＴ4 に印
加され、該Ｔ4 のゲート電圧ＶG2が低減されると前記電
流Ｉも低減する。この場合Ｕ相上アームＩＧＢＴのＴ1
のゲート電圧ＶG1の変更制御は行われず、従って前記Ｔ
1 ，Ｔ2 のコレクタ・エミッタ間電圧ＶCE1 とＶCE2 と
は前記電流Ｉの変動を受けて図示の如く推移する。続い
て前記過電流検出回路の出力信号を時刻ｔ1 にて受けた
図示していないゲート遮断制御回路のゲート遮断信号が
時刻ｔ2 において前記Ｔ1 ，Ｔ2 の両ＩＧＢＴに同時に
印加され該両者のゲート電圧ＶG1とＶG2は共に零となさ
れ、前記電流Ｉも零となされて過電流保護動作は終了す
る。なお図示各相の上アームＩＧＢＴ，Ｔ3 とＴ5 及び
下アームＩＧＢＴ，Ｔ2 とＴ6 とはゲート電圧制御に関
しそれぞれ前記Ｔ1 及びＴ4 と同一の制御を同時一斉に
受けている。また時刻ｔ2 以降の図示電圧ＶCE1 とＶ
CE2 とは前記Ｔ1 ，Ｔ2 両者のゲート電圧零時の漏洩電
流特性で定まる値であって不確実であり点線表示として
いる。
【００１１】前記の如きインバータ電流低減制御の先行
により過電流発生時の各ＩＧＢＴに関する許容動作時間
は、図示ｔ1 に対応する１０μｓ以内の値から図示ｔ2
に対応する数十μｓの値まで延長されてゲート遮断制御
に関する所要時間上の制約が軽減され、前記上下両アー
ムの全ＩＧＢＴに対する通常制御回路を介したゲート遮
断が可能となる。
により過電流発生時の各ＩＧＢＴに関する許容動作時間
は、図示ｔ1 に対応する１０μｓ以内の値から図示ｔ2
に対応する数十μｓの値まで延長されてゲート遮断制御
に関する所要時間上の制約が軽減され、前記上下両アー
ムの全ＩＧＢＴに対する通常制御回路を介したゲート遮
断が可能となる。
【００１２】
【実施例】以下本発明の実施例を図１に示す回路図に従
って説明する。なお図１においては従来技術の実施例を
示す図４の場合と同一機能の構成要素に対しては同一の
表示符号を附している。図１は前述の図４の回路図にお
ける回路１ａ〜１ｆ、すなわちインバータ主回路の上下
各相アームの各ＩＧＢＴ毎に設けられその通電電流の過
電流検出と対応するＩＧＢＴのみに対するゲート遮断制
御を行う過電流検出・保護回路に代え、該各回路１ａ〜
１ｆのそれぞれと同様の回路構成をなしその過電流検出
対象電流を前記インバータの直流入力端負極側を通電す
る総合電流となした過電流検出回路１と、ダイオードＤ
1 とＤ2 とＤ3 とから成り該各ダイオードのカソードを
共通に接続しまた各アノードを前記各相下側アームのＩ
ＧＢＴのＴ2 ，Ｔ4 ，Ｔ6 のゲートにそれぞれ接続した
構成をなす信号分配回路と、前記過電流検出回路１の出
力信号すなわちトランジスタＴ7 のコレクタ電圧を入力
とし該入力印加時点（図３の時刻ｔ1 ）より所定時間後
に（図３の時刻ｔ2 ）前記各相上下両アームの全ＩＧＢ
Ｔに対するゲート遮断信号を端子Ｕ1 ，Ｕ2 ，Ｖ1 ，Ｖ
2 ，Ｗ1 ，Ｗ 2 より出力するゲート遮断用の制御回路２
とを設け図示の如く接続したものである。なお該制御回
路２は、ＣＰＵ等を用いＰＷＭ演算等を行う通常のイン
バータ制御回路との共用を行っており特に別置はしてい
ない。
って説明する。なお図１においては従来技術の実施例を
示す図４の場合と同一機能の構成要素に対しては同一の
表示符号を附している。図１は前述の図４の回路図にお
ける回路１ａ〜１ｆ、すなわちインバータ主回路の上下
各相アームの各ＩＧＢＴ毎に設けられその通電電流の過
電流検出と対応するＩＧＢＴのみに対するゲート遮断制
御を行う過電流検出・保護回路に代え、該各回路１ａ〜
１ｆのそれぞれと同様の回路構成をなしその過電流検出
対象電流を前記インバータの直流入力端負極側を通電す
る総合電流となした過電流検出回路１と、ダイオードＤ
1 とＤ2 とＤ3 とから成り該各ダイオードのカソードを
共通に接続しまた各アノードを前記各相下側アームのＩ
ＧＢＴのＴ2 ，Ｔ4 ，Ｔ6 のゲートにそれぞれ接続した
構成をなす信号分配回路と、前記過電流検出回路１の出
力信号すなわちトランジスタＴ7 のコレクタ電圧を入力
とし該入力印加時点（図３の時刻ｔ1 ）より所定時間後
に（図３の時刻ｔ2 ）前記各相上下両アームの全ＩＧＢ
Ｔに対するゲート遮断信号を端子Ｕ1 ，Ｕ2 ，Ｖ1 ，Ｖ
2 ，Ｗ1 ，Ｗ 2 より出力するゲート遮断用の制御回路２
とを設け図示の如く接続したものである。なお該制御回
路２は、ＣＰＵ等を用いＰＷＭ演算等を行う通常のイン
バータ制御回路との共用を行っており特に別置はしてい
ない。
【００１３】また前記過電流検出回路１の出力信号すな
わちトランジスタＴ7 のコレクタ電圧は、過電流状態の
インバータ電流Ｉを適当値（図３の時刻ｔ1 〜ｔ2 間の
値）に低減させる値として指定されており演算増幅器Ｏ
Ｐにより制御される。インバータにおける過電流状態発
生時の前記諸回路による保護動作を図３との対比で説明
すれば、時刻ｔo で発生した過電流状態を検出した過電
流検出回路１の出力信号は時刻ｔ1 において前記各相下
アームＩＧＢＴのＴ2 ，Ｔ4 ，Ｔ6 のゲートに印加され
該各ゲートの電圧を通常運転時の値から図３の如く低減
させてインバータ電流Ｉを低減させ、続いて時刻ｔ2 に
おいて制御回路２からのゲート遮断信号を全ＩＧＢＴ，
Ｔ1 〜Ｔ6 に印加して前記電流Ｉを零となし所要の保護
動作を終了する。
わちトランジスタＴ7 のコレクタ電圧は、過電流状態の
インバータ電流Ｉを適当値（図３の時刻ｔ1 〜ｔ2 間の
値）に低減させる値として指定されており演算増幅器Ｏ
Ｐにより制御される。インバータにおける過電流状態発
生時の前記諸回路による保護動作を図３との対比で説明
すれば、時刻ｔo で発生した過電流状態を検出した過電
流検出回路１の出力信号は時刻ｔ1 において前記各相下
アームＩＧＢＴのＴ2 ，Ｔ4 ，Ｔ6 のゲートに印加され
該各ゲートの電圧を通常運転時の値から図３の如く低減
させてインバータ電流Ｉを低減させ、続いて時刻ｔ2 に
おいて制御回路２からのゲート遮断信号を全ＩＧＢＴ，
Ｔ1 〜Ｔ6 に印加して前記電流Ｉを零となし所要の保護
動作を終了する。
【００１４】なお図１の回路構成において、過電流検出
回路１の検出対象電流をインバータの直流入力端負極側
電流から同じく正極側電流に変更すること、及び初回の
ゲート電圧低減制御対象ＩＧＢＴを下アーム側Ｔ2 ，Ｔ
4，Ｔ6 より上アーム側Ｔ1 ，Ｔ3 ，Ｔ5 に変更するこ
とを前記検出回路１及び信号分配回路における接続極性
の変更等により行えば、図１におけると同様の過電流保
護機能をもつことができる。
回路１の検出対象電流をインバータの直流入力端負極側
電流から同じく正極側電流に変更すること、及び初回の
ゲート電圧低減制御対象ＩＧＢＴを下アーム側Ｔ2 ，Ｔ
4，Ｔ6 より上アーム側Ｔ1 ，Ｔ3 ，Ｔ5 に変更するこ
とを前記検出回路１及び信号分配回路における接続極性
の変更等により行えば、図１におけると同様の過電流保
護機能をもつことができる。
【００１５】
【発明の効果】本発明によれば、ＩＧＢＴをその主回路
各相上下アームのスイッチング素子としてブリッジ構成
されたインバータに関する過電流保護回路として、該イ
ンバータの直流入力端負極側（または正極側）を通電す
る総合電流が所定の過電流設定値を超過した状態を検出
し前記ＩＧＢＴに対しそのゲート電圧の所定値までの低
減指令信号を出力する過電流検出回路と、該ゲート電圧
低減指令信号を入力とし該指令信号を前記インバータの
各相下側アーム（または上側アーム）の各ＩＧＢＴに対
し一斉に分配印加する信号分配回路と、前記ゲート電圧
低減指令信号を入力とし該指令信号の入力時点から所定
の時間経過後に前記インバータの各相上下アームの全Ｉ
ＧＢＴのゲートに対し一斉にゲート遮断信号を印加する
ゲート遮断制御回路とを備え、前記インバータの過電流
状態発生時には所定時間内での段階的な電流低減遮断を
行うことにより、所要の過電流保護機能の低下を招くこ
となく、インバータ主回路を構成する各ＩＧＢＴ個別の
過電流検出・保護回路の設置が不要になること等による
所要回路構成の大幅な簡易化と低廉化とを図ることがで
きる。
各相上下アームのスイッチング素子としてブリッジ構成
されたインバータに関する過電流保護回路として、該イ
ンバータの直流入力端負極側（または正極側）を通電す
る総合電流が所定の過電流設定値を超過した状態を検出
し前記ＩＧＢＴに対しそのゲート電圧の所定値までの低
減指令信号を出力する過電流検出回路と、該ゲート電圧
低減指令信号を入力とし該指令信号を前記インバータの
各相下側アーム（または上側アーム）の各ＩＧＢＴに対
し一斉に分配印加する信号分配回路と、前記ゲート電圧
低減指令信号を入力とし該指令信号の入力時点から所定
の時間経過後に前記インバータの各相上下アームの全Ｉ
ＧＢＴのゲートに対し一斉にゲート遮断信号を印加する
ゲート遮断制御回路とを備え、前記インバータの過電流
状態発生時には所定時間内での段階的な電流低減遮断を
行うことにより、所要の過電流保護機能の低下を招くこ
となく、インバータ主回路を構成する各ＩＧＢＴ個別の
過電流検出・保護回路の設置が不要になること等による
所要回路構成の大幅な簡易化と低廉化とを図ることがで
きる。
【図１】本発明の実施例を示す回路図
【図２】短絡時動作説明用のＩＧＢＴインバータの主回
路図
路図
【図３】図２に対応する諸元の動作波形図
【図４】従来技術の実施例を示す回路図
１ 過電流検出回路
１（ａ〜ｆ） 過電流検出・保護回路
Ｄ（1 〜6 ） ダイオード
ＧＤＵ（1 〜6 ） ゲート駆動回路
Ｔ（1 〜6 ） ＩＧＢＴ
ＯＰ 演算増幅器
Ｒ 抵抗
Ｔ7 トランジスタ
Claims (2)
- 【請求項１】ＩＧＢＴをその主回路各相上下アームのス
イッチング素子としてブリッジ構成されたインバータに
関する過電流保護回路であって、該インバータの直流入
力端負極側を通電する総合電流が所定の過電流設定値を
超過した状態を検出し前記ＩＧＢＴに対しそのゲート電
圧の所定値までの低減指令信号を出力する過電流検出回
路と、該ゲート電圧低減指令信号を入力とし該指令信号
を前記インバータの各相下側アームの各ＩＧＢＴに対し
一斉に分配印加する信号分配回路と、前記ゲート電圧低
減指令信号を入力とし該指令信号の入力時点から所定の
時間経過後に前記インバータの各相上下アームの全ＩＧ
ＢＴのゲートに対し一斉にゲート遮断信号を印加するゲ
ート遮断制御回路とを備えて成り、前記インバータの過
電流状態発生時には所定時間内での段階的な電流低減遮
断を行うことを特徴とするＩＧＢＴインバータの過電流
保護回路。 - 【請求項２】請求項１記載のＩＧＢＴインバータの過電
流保護回路において、前記過電流検出回路を前記インバ
ータの直流入力端負極側総合電流を検出対象とするもの
から同じく直流入力端正極側総合電流を検出対象とする
ものに代え、且つ前記信号分配回路をその出力信号に関
し前記インバータの各相下側アームの各ＩＧＢＴを印加
対象とするものから同じく各相上側アームの各ＩＧＢＴ
を印加対象とするものに代えたことを特徴とするＩＧＢ
Ｔインバータの過電流保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154977A JP2995915B2 (ja) | 1991-06-27 | 1991-06-27 | Ｉｇｂｔインバータの過電流保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154977A JP2995915B2 (ja) | 1991-06-27 | 1991-06-27 | Ｉｇｂｔインバータの過電流保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053680A true JPH053680A (ja) | 1993-01-08 |
| JP2995915B2 JP2995915B2 (ja) | 1999-12-27 |
Family
ID=15596016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154977A Expired - Fee Related JP2995915B2 (ja) | 1991-06-27 | 1991-06-27 | Ｉｇｂｔインバータの過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2995915B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604670A (en) * | 1994-08-15 | 1997-02-18 | Kabushiki Kaisha Toshiba | Power converting apparatus and control device for a power converting apparatus |
| ES2109857A1 (es) * | 1993-12-27 | 1998-01-16 | Mitsubishi Electric Corp | Convertidor/inversor de energia electrica y aparato de control de la energia electrica que utiliza el mismo. |
| US6104149A (en) * | 1997-02-28 | 2000-08-15 | International Rectifier Corp. | Circuit and method for improving short-circuit capability of IGBTs |
| US6396721B1 (en) | 2000-02-03 | 2002-05-28 | Kabushiki Kaisha Toshiba | Power converter control device and power converter thereof |
-
1991
- 1991-06-27 JP JP3154977A patent/JP2995915B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2109857A1 (es) * | 1993-12-27 | 1998-01-16 | Mitsubishi Electric Corp | Convertidor/inversor de energia electrica y aparato de control de la energia electrica que utiliza el mismo. |
| US5604670A (en) * | 1994-08-15 | 1997-02-18 | Kabushiki Kaisha Toshiba | Power converting apparatus and control device for a power converting apparatus |
| US6104149A (en) * | 1997-02-28 | 2000-08-15 | International Rectifier Corp. | Circuit and method for improving short-circuit capability of IGBTs |
| US6396721B1 (en) | 2000-02-03 | 2002-05-28 | Kabushiki Kaisha Toshiba | Power converter control device and power converter thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2995915B2 (ja) | 1999-12-27 |
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