JPH0638694B2

JPH0638694B2 - 直列接続の制御ターンオフ半導体素子の同時導通防止のための方法と装置

Info

Publication number: JPH0638694B2
Application number: JP61286080A
Authority: JP
Inventors: ロレン・ハイネス・ウォーカー; ジョージズ・ロバート・ユージン・レザン
Original assignee: ゼネラル・エレクトリツク・カンパニイ
Priority date: 1985-12-06
Filing date: 1986-12-02
Publication date: 1994-05-18
Anticipated expiration: 2009-05-18
Also published as: SE8605196D0; CH673338A5; US4641231A; JPS62156576A; DE3640546A1; SE8605196L; SE463119B; DE3640546C2

Description

【発明の詳細な説明】発明の背景本発明は制御ターンオフ半導体素子の導通状態を判定す
るための装置および方法に関するものであり、直流母線
間に制御ターンオフ半導体素子を直列接続した電力変換
装置に適用したときに直列接続の素子の内の一方が非導
通になる前に他方の素子を導通させないようにした上記
の装置および方法に関するものである。

半導体素子の導電状態を知る必要のある場合は多い。た
とえば、システムの警報送出または全面的な停止のため
に導通状態を知る必要がある場合がある。より一般的な
例として、多くの電力変換装置では直流電源の母線間に
２個の半導体素子が直列に接続されており、この直列接
続は一般に「枝路」と呼ばれる。これらの半導体素子は
負荷に供給される電力を制御する役目を果す。この形式
の通常の変換装置は正負の直流母線の間に互いに並列に
接続された３本の枝路をそなえた３相変換装置である。
各枝路の半導体素子は直流母線から負荷に供給される電
力を制御するために所定の順序で導通させられる。１つ
の枝路内の両方の半導体素子が同時に導通すると、２つ
の直流母線の間が短絡状態となり、これをそのままにし
て置くと負荷、電源および／または半導体自身に重大な
損傷が生じることがある。半導体素子がその制御電極へ
の信号により選択的に導通および非導通にされる種類の
素子である場合には、現在知られているように、この種
の素子は遮断またはターンオフできる電流値が非常に限
られているので、上述の問題はより重大である。今日の
技術では普通のこの種の素子はゲート・ターンオフ（Ｇ
ＴＯ）サイリスタおよび電力トランジスタである。本出
願ではこのような素子を総称して「制御ターンオフ半導
体素子」と呼ぶことにする。

制御ターンオフ半導体素子の導通能力を判定するためい
くつかの方法と装置がある。たとえば、１９８５年１２
月６日出願の米国特許出願第８０５６４５号に記載され
ている方式では、変流器を用いて、制御ターンオフ半導
体素子に主電力を印加する前に制御ターンオフ半導体素
子の全体的な動作能力の判定を行っている。しかし、こ
の方式は主電力を印加した動作中に素子の導通状態を検
出するのにはあまり適していない。

直流母線間の前述したような直流短絡を避けるための１
つの簡単な方法は、各枝路内の一方の素子をターンオフ
するためのゲート・パルスとその枝路内の他方の素子を
ターンオンするためのゲート・パルスとの間を遅延を与
えることである。この遅延が半導体素子をターンオフす
るのに必要な時間より長ければ、短絡は通常防止され
る。この方法には動作が確実でないという欠点がある。
すなわち、第１の素子が実際にターンオフしたいという
確実な表示がない。更に、この方法は、すべての動作条
件下で第１の半導体素子がターンオフできるように遅延
時間を十分長くとらなければならないので、高性能シス
テムには適していない。

もう１つの方式はアノード検知法と呼ばれるものであ
る。この方式は、電流の方向および半導体素子のアノー
ド・カソード間電圧を監視するものである。電流の極性
が正の場合には、その半導体素子のターンオフはアノー
ド・カソード間電圧が正の電圧として現われることによ
って表示される。この方式では、このように各枝路内の
第１の半導体素子の両端間に上記の電圧が現われるまで
その枝路内の第２の半導体素子のゲート駆動を遅らせる
ことによって、直流電源の短絡を防止することができ
る。しかし、電流が負の場合、すなわちこの種のシステ
ムで通常設けられる逆並列接続のダイオードを介して電
流が流れる場合には、この方式は有効でない。すなわ
ち、この場合、ダイオードが導通しているので、検知さ
れる電圧は非常に小さい値にとどまる。第１の制御ター
ンオフ半導体素子が実際にターンオフする前に第２の制
御ターンオフ半導体素子がオンにゲート駆動された場
合、または第１の制御ターンオフ半導体素子が短絡故障
したときは、母線間に短絡が生じる。

発明の要約したがって、本発明の１つの目的は制御ターンオフ半導
体素子の故障試験のための改良された方法および装置を
提供することである。

本発明のもう１つの目的は半導体素子の制御電極の電圧
を検知することにより制御ターンオフ半導体素子の正し
くない動作状態を検知できるようにすることである。

本発明の更にもう１つの目的は制御ターンオフ半導体素
子を直列接続した形式の電力変換装置の直流母線間の短
絡を防止するための方法および装置を提供することであ
る。

本発明の付加的な目的は制御ターンオフ半導体素子を直
列接続した形式の電力変換装置において、制御電極の電
圧を検知して所定の枝路の半導体素子の不適切な時点で
の点弧を防止する禁止信号を発生することにより電力変
換装置の直流母線間の短絡を防止する方法および装置を
提供することである。

上記の諸目的および他の目的を達成するため、本発明で
は、アノード電極、カソード電極および制御電極を有す
る制御ターンオフ半導体素子の動作状態を判定する。適
当な信号を制御電極に加えてその導通状態を制御し、そ
の電極に存在する電圧（現存電圧と呼ぶ）を使って実際
の導通状態を判定する。本発明ではまた、半導体素子の
所望の動作状態を表わす第１の信号とともに半導体素子
の実際の動作状態を表わす第２の信号を使用する。第２
の信号はその制御電極の現存電圧の関数として発生され
る信号である。第２の信号が半導体素子の導通状態を示
し、かつ第１の信号が所望の非導通状態を示していると
き、第１の信号と第２の信号は適当に組み合わされて故
障表示を発生する。一対の直流母線の間に枝路を形成す
るようにこのような２個の制御ターンオフ半導体素子を
直列接続した場合の本発明の一実施例においては、枝路
内の一方の半導体素子の現存状態を表わす第２の信号を
この一方の半導体素子の所望の制御信号と組み合わせる
（交差結合する）ことにより、他方の半導体素子がまだ
導通しているときは一方の半導体素子を導通させないよ
うにする。

本発明の更に別の実施例では、今述べた交差結合方式を
更にアノード検知方式と組み合わせて、直流短絡を防止
する更に改良されたより確実な方式が提供される。この
実施例では、交差結合された第２の信号と所望の条件を
表わす信号との組み合わせに対する別の１つの入力とし
てアノード検知出力信号が用いられる。

上述の交差結合を用いた実施例のいずれにも適用可能な
付加的な改良形では、ラッチ（たとえばフリップフロッ
プ）回路を用いて半導体素子を、その予定導通期間の
間、導通状態に維持することにより、偽のターンオフ動
作を防止する。

本発明は特許請求の範囲に規定しているが、図面を参照
した以下の説明により本発明をより良く理解されよう。

発明の詳しい説明まず第１図には直流電源から負荷に電力を供給するため
の典型的な３相電圧源インバータが示されている。この
ようなインバータは本発明を用いるのに適したものであ
るが、本発明はこれに限定されるものではない。本発明
は電流源変換装置にも適用可能である。但し、故障信号
の使い方は異なることがある。図示するように、変換装
置１０は３本の枝路を有し、制御ターンオフ半導体素子
Ｇ１乃至Ｇ６とこれらにそれぞれ逆並列接続したダイオ
ードＤ１乃至Ｄ６を含む。第１の枝路は直列接続した素
子Ｇ１およびＧ２とそれぞれの並列のダイオードＤ１お
よびＤ２によって形成される。同様に、素子Ｇ３および
Ｇ４とそれぞれの並列のダイオードＤ３およびＤ４は第
２の枝路を形成し、素子Ｇ５およびＧ６とそれぞれの並
列のダイオードＤ５およびＤ６は第３の枝路を形成す
る。直流電源１２が正の母線１６および負の母線１８を
介して変換装置１０に接続される。直流電源１２はたと
えば交流電源に接続された全波整流ブリッジで構成する
ことができる。負荷１４は導線２２，２３および２５に
よって変換装置１０の出力に接続されている。負荷１４
は適当な任意のものでよく、たとえば交流電動機であ
る。各制御ターンオフ半導体素子は、標準的な呼び方に
よれば、アノード電極、カソード電極および制御電極を
有する。この分野で通例行なわれているように、適当な
制御器２０によって信号を制御電極に印加することによ
り、適切な時点に制御ターンオフ半導体素子Ｇ１乃至Ｇ
６をオン・オフして、電源１２から負荷１４に供給され
る電力を制御する。

第１図から明らかなように、１つの枝路内の両方の制御
ターンオフ半導体素子（たとえばＧ１およびＧ２）が同
時にオンになる（導通する）と、母線１６と母線１８の
間に短絡が生じ、その結果、半導体素子、電源および／
または負荷が破損することがある。

次に第２図は制御ターンオフ半導体素子の動作状態を判
定するための本発明の装置および方法の基本的な形式を
例示するとともに、この基本的な形式を使って第１図で
説明したような母線間に直列接続された２個の制御ター
ンオフ半導体素子の同時導通を防止する装置および方法
をも例示する。第２図には、母線１６と母線１８との間
に直列接続された制御ターンオフ半導体素子Ｇ１および
Ｇ２を示す。ダイオードＤ１およびＤ２が普通行なわれ
ているように逆並列に接続されている。

以下の説明では「１」および「０」の２進表示を用い
る。これは論理動作の説明の便宜のための一形式であっ
て、ディジタル的な構成だけを想定していることを示す
ものではない。ディジタル論理とアナログ論理の等価性
については良く知られている。

素子Ｇ１のアノードは母線１６に接続されており、カソ
ードは節点２１に接続されている。節点２１からの線２
２が負荷に接続される。節点２１は素子Ｇ２のアノード
にも接続されており、素子Ｇ２のカソードは負の母線１
８に接続されている。２個の素子Ｇ１およびＧ２のゲー
トすなわち制御電極２４および２７は一対の比較器３０
および３２の反転入力にそれぞれ接続されている。比較
器３０の非反転入力は適当な電圧基準３４を介して節点
２１に接続されている。このため、ゲート電極２４が充
分負になっているとき、比較器３０の出力（節点３５）
に２進１の信号が現われて素子Ｇ１が非導通状態にある
ことを表示する。同様に、比較器３２の反転入力は素子
Ｇ２の制御電極２７に接続され、非反転入力は適当な負
の電圧基準３６に接続されている。素子Ｇ２のゲート２
７が充分に負になっているとき比較器３２の出力すなわ
ち節点３９は２進１となり、素子Ｇ２が導通していない
ことを表わす。

節点３５に得られる比較器３０の出力はまずアンド・ゲ
ート４２の反転入力に与えられる。アンド・ゲート４２
の第２の反転入力は線４６に接続されている。線４６の
信号（Ｇ１オン）は適当な制御手段（たとえば第１図の
制御器２０）から与えられ、通常は制御器によって指令
される素子Ｇ１の所望の導通時間にわたって持続するパ
ルスである。したがって線４９に得られるアンド・ゲー
ト４２の出力信号が２進１になるのは、節点３５が２進
０であって素子Ｇ１が導通していることを示していて、
かつ線４６に信号が存在していない期間の間だけであ
る。このような状態になるのは、素子Ｇ１が導通すべき
でないときに素子Ｇ１が導通しているときである。

線４９の信号は低域通過フィルタ（これはアナログ形式
でもディジタル形式でもよい）に与えられる。線５２に
送出されるフィルタ出力は素子Ｇ１が導通すべきでない
ときに導通しているということを示す故障信号である。
この故障信号は可視警報または音声警報を動作させる等
の所望の目的に使うか、または希望する場合には半導体
素子への入力電力を除去する等の救済動作に使うことが
できる。低域通過フィルタ５０の唯一の機能はたとえば
スイッチング動作中等に生じ得る正の性質の偽の（スプ
リアス）信号または過渡信号を除去することにより虚偽
の表示を防止することである。

同様に、節点３９に得られる比較器３２の出力はアンド
・ゲート４４の反転入力に与えられる。アンド・ゲート
４４の第２の入力には素子Ｇ２の所望の導通モードを表
わす線４８の信号「Ｇ２オン」が与えられる。アンド・
ゲート４４の出力は低域通過フィルタ５４に与えられ
る。低域通過フィルタ５４の出力は非導通状態であるべ
きときに素子Ｇ２が導通していることを表わす線５６の
故障信号である。このように、素子Ｇ１およびＧ２の正
しくない導通を表示する比較的簡単な方法が提供され
る。

第１のブリッジ形変換装置のようなシステムの枝路内の
２個の制御ターンオフ半導体素子の同時導通の防止に関
する本発明の一面でも、２個の比較器３０および３２の
出力と線４６および４８の信号が用いられるが、これら
は交差結合した構成で用いられる。前に述べた約束によ
れば、線４６および４８の２進１信号はそれぞれ各制御
ターンオフ半導体素子の所望の導通状態を表わす。また
前に述べたように、各制御ターンオフ半導体素子が非導
通であるときは比較器３０および３２の各々の出力は２
進１となり、導通しているときは２進０となる。第２図
に示すように、節点３５の信号はアンド・ゲート６０に
１つの入力として（必要な場合には適当な隔離回路６１
を介して）与えられる。アンド・ゲート６０の他方の入
力は線４８の信号である。したがって、比較器３０の出
力信号が２進１となって素子Ｇ１が導通していないこと
を示すときは、ゲート６０は線４８の信号を適当なゲー
ト駆動回路２８に自由に通過させる。ゲート駆動回路２
８は適当な大きさの信号を素子Ｇ２の制御電極２７に与
えて、素子Ｇ２をターンオフさせる。しかし比較器３０
の出力が２進０で素子Ｇ１が導通していることを示して
いる場合には、比較器３０からアンド・ゲート６０に与
えられる信号は線４８の信号の通過を妨げる禁止信号と
なる。したがって、駆動回路２８は素子Ｇ２にゲート駆
動信号を送出することができない。

比較器３２の出力（節点３９）は交差結合されて、アン
ド・ゲート６２の一方の入力に（この場合も必要であれ
ば隔離回路５９を介して）与えられる。ゲート６２の他
方の入力は線４６の素子Ｇ１に対するゲート駆動信号で
ある。アンド・ゲート６２の出力は駆動回路２６へ与え
られ、駆動回路２６の出力は前述した通り素子Ｇ１を導
通させるための信号である。素子Ｇ２が導通している場
合、比較器３２からの２進０信号はゲート６２を禁止
し、線４６の信号の通過を禁止する。したがって、素子
Ｇ１は導通状態とならない。この交差結合構成によっ
て、２本の母線１６および１８の間の枝路内の２個の制
御ターンオフ半導体素子の一方を導通させることは他方
の素子が導通状態になっている限り禁止されることが理
解されよう。

第３図は第２図の回路の制御ターンオフ半導体素子とし
て使用されるゲート・ターンオフ（ＧＴＯ）サイリスタ
に適用可能な代表的な波形をいくつか示したものであ
る。第３図の各波形は同じ時間軸で示してあり、カソー
ドを基準としている。そして第３図の各波形は順方向電
流の場合、すなわち素子のアノードからカソードに電流
が流れる場合のターンオフ時間を示す。

素子のターンオフは時点ｔ_０に負のゲート（制御電極）
電流Ｉ_Ｇに印加して増加させることによって開始される
（第３図の一番下の波形に示されている）。ゲート電流
Ｉ_Ｇが制御ターンオフ半導体素子の電圧阻止を開始する
のに充分な値に達する時点ｔ_１までアノード電圧とアノ
ード電流は変化しない。時点ｔ_１にアノード電流Ｉ_Ａは
下降し始め、アノード電圧Ｖ_Ａが上昇し始める。ゲート
電圧は時点ｔ_１にゲート・カソード接合のアバランシェ
電圧まで上昇し、この時点では接合から逆方向ゲート電
流を引き出すことはもはやできない。電圧阻止の時点ｔ
_１はゲート電圧のこの上昇を検知することによって判定
することができる。時点ｔ_１は制御電圧すなわちゲート
電圧Ｖ_Ｇが基準電圧Ｖ_１を超える時点である。

枝路の電流が負の場合、すなわち制御ターンオフ半導体
素子ではなくてダイオードに電流が流れる場合、ＧＴＯ
サイリスタに対するターンオフ・パルスによりアノード
電圧が上昇することはない。したがって、本明細書で開
示する第３図のゲート検知方法だけが有効である。この
場合の波形を第４図に示す。アノード電圧および電流は
ターンオフ信号の影響を受けないので図示していない。
この場合のゲート電流は短時間の間（ｔ_０からｔ_１ま
で）だけ逆方向に流れることができる。ゲートに対する
直前の「オン電流」によって生じたキャリアを掃き出し
さえすればよいからである。カソードに対するゲートの
電圧Ｖ_Ｇは時点ｔ_１にＶ_１より大きい値にステップ状に
変化する。これにより、阻止状態を検認するためのアノ
ード電圧がなくても、ＧＴＯが阻止状態にあることが示
される。これが本発明の方法の主な利点である。時点ｔ
_１後に短時間待つことにより、ターンオン・パルス印加
された第１の制御ターンオフ半導体素子がその逆並列ダ
イオードの回復時に電圧を阻止することを確信して、直
列接続された他方の制御ターンオフ半導体素子に制御器
からターンオフ・パルスを印加することができる。前に
述べたように、第３図乃至第５図の波形はＧＴＯサイリ
スタに対するものである。バイポーラ・トランジスタに
対する波形は非常に類似しているが、他の形式の素子も
若干類似した波形で表わされる。

第５図の波形はターンオフしようとしている制御ターン
オフ半導体素子が故障している（順方向電圧を阻止する
能力を失なっている）場合、または何らかの理由でター
ンオフし損なった場合を示す。この場合、ゲート電圧は
常に小さくＶ_１を超えないので、制御器は直列接続され
た他方の半導体素子をターンオンすることを禁止する。
アノードがカソードに短絡されている故障したゲート・
ターンオフ・サイリスタでは常にアノードがゲートに短
絡されているということができる。素子が全面的にター
ンオフし損なった場合の本発明の効果は、インバータに
よる出力の発生を停止することであり、直流母線には何
ら故障が生せず、遮断器またはヒューズの切断等のより
重大な動作を必要とするような障害電流が生じない。
（たとえば過温度上昇により）制御ターンオフ半導体素
子が一時点にターンオフし損なった場合、その後に障害
電流が生じないようにする本発明によって素子を永久的
破損から守ることができる。したがって、インバータは
短い冷却期間の後に再始動することができ、ヒューズ等
の部品を交換する必要はない。

本発明の別の変形の利点について第６図を参照して説明
する。第３図の実施例では、前に本発明の背景のところ
で述べたようにターンオフの検知をアノード検知法によ
って行う場合、センサの閾値が値Ｖ_２に設定されている
と（第３図の一番上の波形）、電圧阻止の時点は時点ｔ
_２が検知される。これはターンオフが生じたことを検知
するためのより良好な時点を表わす。他方の制御ターン
オフ半導体素子はその両方間の電圧がゼロに近づいたと
きにターンオンする方が良い。このゼロ電圧の時点は時
点ｔ_１よりも時点ｔ_２によって一層良く表わされる。時
点ｔ_１だけを使う場合には、他方の制御ターンオフ半導
体素子のゲート駆動に一定の遅延を設けることが望まし
い。時点ｔ_２を使うことにより、遅延をなくして他方の
素子のゲート駆動をできる限り早く行うことができる。
したがって、第６図に示す実施例では上記の両方の方法
を使用する。すなわち、第３図で説明した制御電極検知
法と他方の素子について最良のターンオン時点を与える
アノード検知法とを組み合わせて用いる。

第６図で素子Ｇ１およびＧ２（ならびにダイオードＤ１
およびＤ２）の左側にある部分は２つの相違点以外は第
２図で説明したものと同じである。第１の相違点はアン
ド・ゲート４２および４４、低域通過フィルタ５０およ
び５４、ならびに出力線５２および５６が除かれている
ことである。これらがこの実施例では何の役目も果たし
ていないためである。更に、２入力アンド・ゲート６０
および６２がそれぞれ３入力アンド・ゲート６０′およ
び６２′に置き換えられている。これは第６図の残りの
部分からこれらのゲートに入る付加的な作動／禁止信号
を受けるためである。

次に第６図の上部を見ると、破線ブロック８０の中に第
１の比較器８２が設けられており、その反転入力は素子
Ｇ１のアノードに接続されている。第２の（非反転）入
力は適当な電圧基準８４を介して素子Ｇ１のカソードに
接続されている。したがって、アノード電圧が所定値、
たとえば第３図の上の波形の電圧Ｖ_２より小さいときだ
け、比較器８２は２進１の信号を送出する。電流検知機
能として第２の比較器９０が設けられ、この比較器には
節点２１の電圧を表わす入力、および変流器８８のよう
な適当な電流検知素子からの第２の入力が与えられる。
したがって、負荷に向う方向に線２２の電流が流れると
き、比較器９０の出力は２進１となる。２個の比較器８
２および９０の出力はアンド・ゲート８６の入力とな
る。アノード電圧が所定値（Ｖ_２）より低く、電流が順
方向のとき、アンド・ゲート８６はその出力が反転され
ているため線９１に２進０を送出する。その他のときは
いつでもアンド・ゲート８６の出力は２進１となる。こ
の出力は（必要な場合には隔離回路９２を介して）交差
結合によりアンド・ゲート６０′の第３の入力として与
えられる。したがって、電流が正でアノード電圧が所定
値Ｖ_２（第３図）より低いとき、アンド・ゲート６０′
は不作動にされる。同様に、詳細には示していないが、
ブロック８０′は隔離回路９４を介して出力信号をアン
ド・ゲート６２′の第３の入力に与える。この場合の唯
一の相違点は変流器８８から信号を受けるブロック８
０′の中の比較器が反転入力を介して信号を受けること
であり、これは線２２の電流が逆方向になっているこ
と、すなわち負荷からダイオードＤ１を通って流れるこ
とを表わす。

第７図は第２図および第６図の実施例に加えることので
きる変形を示す。第７図で制御ターンオフ半導体素子Ｇ
およびダイオードＤは第２図および第６図の同様な素子
をそれぞれ表わす。同様に、駆動回路１００は第２図お
よび第６図の駆動回路２６および２８のいずれかを表わ
し、アンド・ゲート１０２は第２図のアンド・ゲート６
０および６２、ならびに第６図の６０′および６２′の
いずれかを表わす。アンド・ゲート１０２は前の場合と
同様に線１０６を介して「オン」信号を受け、線１０８
は付加的な作動／禁止信号の印加を表わす。

第７図の実施例と前述の実施例との相違点は、アンド・
ゲートと駆動回路との間にラッチ回路またはフリップフ
ロップ１１０を設けた点である。本実施例ではアンド・
ゲート１０２からの論理１信号によってフリップフロッ
プ１１０がセット状態にされ、フリップフロップがリセ
ットされるまで駆動回路１００が作動される。フリップ
フロップのリセットはインバータ１１２を介して線１０
６に接続されたＲ入力に適当な信号を印加することによ
って行なわれる。したがって、線１０６の信号が素子Ｇ
の非導通を要求しているときフリップフロップ１１０は
リセットされる。

このラッチ機能は、制御ターンオフ半導体素子がターン
オフするように命じられたとき直ちにターンオフできな
い場合に望ましい。この機能は制御ターンオフ半導体素
子が非導通状態または阻止状態にある間に故障し場合に
も有利である。この後者の場合、故障によって直ちに短
絡が生じ、この短絡は故障した制御ターンオフ半導体素
子で是正することはできない。第２図の実施例を使った
例で、素子Ｇ２が正しく導通し、素子Ｇ１がオフ状態に
なるように命令されているにも拘わらず故障して導通し
始めたと仮定する。この場合、比較器３０は直ちに出力
信号を発生し、この出力信号によってアンド・ゲート６
０が不作動にされて、素子Ｇ２をターンオフさせ、これ
により短絡状態が除かれる。これは、制御ターンオフ半
導体素子Ｇ２のターンオフ時間が故障電流の立上り時間
に対して充分短く、これにより故障電流が良品の素子
（この例ではＧ２）のターンオフ定格を超える前に故障
電流を遮断することができる場合に望ましい応答であ
る。しかし、素子のターンオフが遅い場合または電源イ
ンダクタンスが小さい場合には、良品の制御ターンオフ
半導体素子は故障電流がその最大ターンオフ定格を超え
てしまった後までターンオフすることができず、良品の
素子が破損してしまうおそれがある。

上記の発生は第７図のフリップフロップ１１０を設けた
ことにより防止される。交差結合された信号は半導体素
子のターンオンを禁止することはできるが、一旦ターン
オンされて導通している素子への「オン」信号を遮断す
ることはできない。上記の他に、図示したようにフリッ
プフロップを挿入することにより、スプリアス信号等に
よる異常なターンオフ動作が減少する。

以上、現在本発明の好ましい実施例と考えられるものに
ついて説明してきたが、当業者がこれの変形を考えるこ
とは容易である。したがって、本発明は図示し説明した
特定の実施例に限定されるものではなく、本発明の趣旨
と範囲に合致するこのようなすべての変形は特許請求の
範囲に包含されるものである。

【図面の簡単な説明】

第１図は本発明を適用することのできる代表的な３相電
力変換装置の概略回路図である。第２図は本発明の好ま
しい基本的な形式を例示するとともに、本発明を電力変
換装置に適用して変換装置の直流母線間の短絡を防止す
るようにした場合を例示する概略回路図である。第３図
乃至第５図は本発明の理解の助けとなる波形を示す波形
図である。第６図は本発明の別の実施例を示す概略回路
図である。第７図は第２図および第６図の実施例に加え
得る変形を示す概略回路図である。

Claims

【特許請求の範囲】

【請求項１】一対の直流母線の間の枝路内に含まれてい
て、各々アノード電極、カソード電極および制御電極を
持つ第１および第２の直列接続された制御ターンオフ半
導体素子を有する形式の電力変換装置で使用するため
の、上記半導体素子の一方が導通している間は他方の半
導体素子を導通させることを防止する方法において、
（ａ）上記半導体素子の制御電極に選択的に信号を供給
することにより上記半導体素子を導通させるステップ、
（ｂ）上記半導体素子のそれぞれの導通状態を表わす禁
止信号をそれぞれの上記半導体素子の制御電極の現存電
圧の関数として発生するステップ、および（ｃ）上記半
導体素子の一方が導通していることを示す上記の対応す
る禁止信号に応答して上記半導体素子の他方に対する制
御信号の印加を禁止するステップを含むことを特徴とす
る方法。
【請求項２】特許請求の範囲第（１）項記載の方法にお
いて、上記禁止信号が所定値を超えるそれぞれの対応す
る上記半導体素子の制御電極の電圧に応答して発生され
る方法。
【請求項３】特許請求の範囲第（１）項記載の方法にお
いて、それぞれの上記半導体素子のアノードのカソード
に対する電圧が所定値を超えたときにそれぞれの電圧信
号を発生するステップ、上記半導体素子を通る電流が所
定の方向に流れているときに電流信号を発生するステッ
プ、上記電圧信号と上記電流信号を論理的に組み合わせ
ることによりそれぞれの上記半導体素子に関連した作動
信号を発生するステップ、および上記半導体素子の一方
に関連して作動信号がない場合に上記半導体素子の他方
に対する制御信号の印加を更に禁止するステップを含む
方法。
【請求項４】特許請求の範囲第（２）項記載の方法にお
いて、それぞれの上記半導体素子のアノードのカソード
に対する電圧が所定値を超えたときにそれぞれの電圧信
号を発生するステップ、上記半導体素子を通る電流が所
定の方向に流れているときに電流信号を発生するステッ
プ、上記電圧信号と上記電流信号を論理的に組み合わせ
ることによりそれぞれの上記半導体素子に関連した作動
信号を発生するステップ、および上記半導体素子の一方
に関連して作動信号がない場合に上記半導体素子の他方
に対する制御信号の印加を更に禁止するステップを含む
方法。
【請求項５】特許請求の範囲第（１）項記載の方法にお
いて、一旦上記半導体素子の一方が導通状態になれば、
命令された導通期間の間、上記禁止ステップを無効にす
るステップを含む方法。
【請求項６】特許請求の範囲第（３）項記載の方法にお
いて、上記半導体素子の一方が一旦導通状態になれば、
命令された導通期間の間、上記禁止ステップを無効にす
るステップを含んでいる方法。
【請求項７】負荷へ供給する電力を制御するために直流
母線間に接続された、それぞれアノード電極、カソード
電極および制御電極を持つ第１および第２の直列接続さ
れた制御ターンオフ半導体素子を有する形式の電力変換
システムで直流母線間の短絡を防止する装置において、
（ａ）上記第１および第２の半導体素子にそれぞれ制御
信号を選択的に与えて導通させる第１および第２の手
段、（ｂ）上記第１および第２の半導体素子のそれぞれ
の制御電極の電圧がその半導体素子の導通状態を表わす
値であることを表わす第１および第２の禁止信号をそれ
ぞれ発生する第１および第２の手段、（ｃ）上記第２の
禁止信号に応答して、上記第１の半導体素子の制御電極
に対する制御信号の印加を防止する第１の禁止手段、お
よび（ｄ）上記第１の禁止信号に応答して、上記第２の
半導体素子の制御電極に対する制御信号の印加を防止す
る第２の禁止手段を備えている装置。
【請求項８】特許請求の範囲第（７）項記載の装置にお
いて、上記半導体素子の導通状態を表わす上記電圧値が
所定値より小さい値である装置。
【請求項９】特許請求の範囲第（７）項記載の装置にお
いて、上記禁止信号を発生する上記第１および第２の手
段の各々が比較回路を含み、該比較回路の第１の入力は
対応する上記制御電極の電圧を表わす信号であり、第２
の入力は所定の電圧値を表わす信号である装置。
【請求項１０】特許請求の範囲第（７）項記載の装置に
おいて、上記第１の禁止手段が、第１の入力として上記
第２の禁止信号を受け、第２の入力として上記第１の半
導体素子の所望の導通状態を表わす信号を受けるアンド
機能回路で構成され、第２の禁止手段が、第１の入力と
して上記第１の禁止信号を受け、第２の入力として上記
第２の半導体素子の所望の導通状態を表わす信号を受け
るアンド機能回路で構成されている装置。
【請求項１１】特許請求の範囲第（７）項記載の装置に
おいて、上記第１および第２の半導体素子の各々に対し
て、各々の上記半導体素子のアノードのカソードに対す
る電圧を検知して、上記電圧が所定値を超えたとき電圧
信号を発生する手段、上記半導体素子を通る電流が所定
の方向に流れているか否かを判定して、それに応じて電
流信号を発生する手段、上記電圧信号と上記電流信号を
論理的に組み合わせることにより作動信号を発生する手
段、および上記第１および第２の半導体素子に関連した
上記作動信号をそれぞれ上記第２および第１の禁止手段
に交差結合し、それぞれの上記作動信号がないときは上
記禁止手段を以後禁止する手段を含んでいる装置。
【請求項１２】特許請求の範囲第（８）項記載の装置に
おいて、上記第１および第２の半導体素子の各々に対し
てそれぞれの上記半導体素子のアノードのカソードに対
する電圧を検知して、上記電圧が所定値を超えたとき電
圧信号を発生する手段、上記半導体素子を通る電流が所
定の方向に流れているか否かを判定して、それに応じて
電流信号を発生する手段、上記電圧信号と上記電流信号
を論理的に組み合わせることにより作動信号を発生する
手段、および上記第１および第２の半導体素子に関連し
た上記作動信号をそれぞれ上記第２および第１の禁止手
段に交差結合し、それぞれの上記作動信号がないときは
上記禁止手段を以後禁止する手段を含んでいる装置。
【請求項１３】特許請求の範囲第（７）項記載の装置に
おいて、上記第１および第２の禁止手段の動作をそれぞ
れ停止させて、命令された導通期間の間、対応する上記
半導体素子に対するそれぞれの制御信号の供給を維持す
るように動作する第１および第２のラッチ手段を含んで
いる装置。
【請求項１４】特許請求の範囲第（１１）項記載の装置
において、上記第１および第２の禁止手段の動作をそれ
ぞれ停止させて、命令された導通期間の間、対応する上
記半導体素子に対するそれぞれの制御信号の供給を維持
するように動作する第１および第２のラッチ手段を含ん
でいる装置。