JP2829684B2 - 電力変換器のゲートパルス異常検出回路 - Google Patents
電力変換器のゲートパルス異常検出回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、サイリスタ等のスイッ
チング素子を使用して電力変換を行なう電力変換器のゲ
ートパルス異常検出回路に関する。
チング素子を使用して電力変換を行なう電力変換器のゲ
ートパルス異常検出回路に関する。
【０００２】
【従来の技術】サイリスタ等のスイッチング素子をブリ
ッジ接続して構成される電力変換器のゲートパルスの異
常検出を行なうゲートパルス異常検出回路としては特開
昭63-64565号公報に記載された発明がある。この発明で
はゲートパルスが欠相した場合におけるゲートパルスの
異常を検出するように構成されている。
ッジ接続して構成される電力変換器のゲートパルスの異
常検出を行なうゲートパルス異常検出回路としては特開
昭63-64565号公報に記載された発明がある。この発明で
はゲートパルスが欠相した場合におけるゲートパルスの
異常を検出するように構成されている。
【０００３】しかし、ゲートパルスが電力変換器の各ア
ームを構成するスイッチング素子に正常に供給されてい
ないすべての場合についてまで考慮されていない。すな
わち、従来の電力変換器のゲートパルス異常検出回路で
は電力変換器の各アームにゲートパルスを供給する自動
パルス移相器が正常に動作している条件下でしかゲート
パルスの異常を検出することができない。
ームを構成するスイッチング素子に正常に供給されてい
ないすべての場合についてまで考慮されていない。すな
わち、従来の電力変換器のゲートパルス異常検出回路で
は電力変換器の各アームにゲートパルスを供給する自動
パルス移相器が正常に動作している条件下でしかゲート
パルスの異常を検出することができない。
【０００４】
【発明が解決しようとする課題】サイリスタ等のスイッ
チング素子を直列接続（ブリッジ接続）して構成された
電力変換器では、電流断続時に各アームを構成するスイ
ッチング素子のいずれかが何らかの原因で誤点弧する
と、その素子に過大電圧が印加され、破壊される畏れが
ある。このために電力変換器の各アームを構成するスイ
ッチング素子としてのサイリスタに広幅パルスが使用さ
れている。
チング素子を直列接続（ブリッジ接続）して構成された
電力変換器では、電流断続時に各アームを構成するスイ
ッチング素子のいずれかが何らかの原因で誤点弧する
と、その素子に過大電圧が印加され、破壊される畏れが
ある。このために電力変換器の各アームを構成するスイ
ッチング素子としてのサイリスタに広幅パルスが使用さ
れている。
【０００５】電力変換器の各アームを構成するスイッチ
ング素子に正常にゲートパルスが供給されない場合には
下記の問題が生じる。すなわち、ゲートパルスが欠相し
た場合には転流失敗を引き起こす可能性があり、またゲ
ートパルスが連続して出力されると、電源装置を構成す
る電力変換器の出力電圧が電力変換器の出力し得る最大
電圧まで瞬時に上昇し、電源装置に接続される負荷及び
電源システムにとって重大な故障につながる。
ング素子に正常にゲートパルスが供給されない場合には
下記の問題が生じる。すなわち、ゲートパルスが欠相し
た場合には転流失敗を引き起こす可能性があり、またゲ
ートパルスが連続して出力されると、電源装置を構成す
る電力変換器の出力電圧が電力変換器の出力し得る最大
電圧まで瞬時に上昇し、電源装置に接続される負荷及び
電源システムにとって重大な故障につながる。
【０００６】一方、従来の電力変換器のゲートパルス異
常検出回路では、既述したように自動パルス移相器が正
常に動作しているという条件下でしか故障検出ができ
ず、自動パルス移相器が異常状態となり、電力変換器の
各アームを構成するスイッチング素子に正常にゲートパ
ルスが供給されない状況になっても故障検出ができない
という問題があった。
常検出回路では、既述したように自動パルス移相器が正
常に動作しているという条件下でしか故障検出ができ
ず、自動パルス移相器が異常状態となり、電力変換器の
各アームを構成するスイッチング素子に正常にゲートパ
ルスが供給されない状況になっても故障検出ができない
という問題があった。
【０００７】本発明は、このような事情に鑑みてなされ
たものであり、ゲートパルスの電力変換器の各アームを
構成するスイッチング素子への供給状態の異常を確実に
検出することができる電力変換器のゲートパルス異常検
出回路を提供することを目的とする。
たものであり、ゲートパルスの電力変換器の各アームを
構成するスイッチング素子への供給状態の異常を確実に
検出することができる電力変換器のゲートパルス異常検
出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の電力変換器のゲ
ートパルス異常検出回路は、サイリスタ等のスイッチン
グ素子が三相ブリッジ接続されてなる電力変換器のゲー
トパルス異常検出回路において、三相ブリッジ接続され
た各相の上側アーム及び下側アームを構成するスイッチ
ング素子にそれぞれ、供給されるゲートパルスを検出す
るゲートパルス検出手段と、該ゲートパルス検出手段に
より検出される前記各相の上側アームに供給されるゲー
トパルスの論理和をとる第１の論理和演算手段と、前記
ゲートパルス検出手段により検出される前記各相の下側
アームに供給されるゲートパルスの論理和をとる第２の
論理和演算手段と、前記第１、第２の論理和演算手段の
出力信号の排他的論理和をとる排他的論理和演算手段と
を有し、該排他的論理和演算手段の出力信号に基づいて
ゲートパルスの異常判定を行なうことを特徴とする。
また本発明の電力変換器のゲートパルス異常検出回路
は、サイリスタ等のスイッチング素子が三相ブリッジ接
続されてなる電力変換器のゲートパルス異常検出回路に
おいて、三相ブリッジ接続された各相の上側アーム及び
下側アームを構成するスイッチング素子にそれぞれ、供
給されるゲートパルスを検出するゲートパルス検出手段
と、該ゲートパルス検出手段により検出される前記各相
の上側アームに供給されるゲートパルスの論理和をとる
第１の論理和演算手段と、前記ゲートパルス検出手段に
より検出される前記各相の下側アームに供給されるゲー
トパルスの論理和をとる第２の論理和演算手段と、前記
第１、第２の論理和演算手段の出力信号の排他的論理和
をとる排他的論理和演算手段と、該排他的論理和演算手
段の出力部に接続される時間遅延回路とを有し、該時間
遅延回路の出力信号に基づいてゲートパルスの異常判定
を行なうことを特徴とする。
ートパルス異常検出回路は、サイリスタ等のスイッチン
グ素子が三相ブリッジ接続されてなる電力変換器のゲー
トパルス異常検出回路において、三相ブリッジ接続され
た各相の上側アーム及び下側アームを構成するスイッチ
ング素子にそれぞれ、供給されるゲートパルスを検出す
るゲートパルス検出手段と、該ゲートパルス検出手段に
より検出される前記各相の上側アームに供給されるゲー
トパルスの論理和をとる第１の論理和演算手段と、前記
ゲートパルス検出手段により検出される前記各相の下側
アームに供給されるゲートパルスの論理和をとる第２の
論理和演算手段と、前記第１、第２の論理和演算手段の
出力信号の排他的論理和をとる排他的論理和演算手段と
を有し、該排他的論理和演算手段の出力信号に基づいて
ゲートパルスの異常判定を行なうことを特徴とする。
また本発明の電力変換器のゲートパルス異常検出回路
は、サイリスタ等のスイッチング素子が三相ブリッジ接
続されてなる電力変換器のゲートパルス異常検出回路に
おいて、三相ブリッジ接続された各相の上側アーム及び
下側アームを構成するスイッチング素子にそれぞれ、供
給されるゲートパルスを検出するゲートパルス検出手段
と、該ゲートパルス検出手段により検出される前記各相
の上側アームに供給されるゲートパルスの論理和をとる
第１の論理和演算手段と、前記ゲートパルス検出手段に
より検出される前記各相の下側アームに供給されるゲー
トパルスの論理和をとる第２の論理和演算手段と、前記
第１、第２の論理和演算手段の出力信号の排他的論理和
をとる排他的論理和演算手段と、該排他的論理和演算手
段の出力部に接続される時間遅延回路とを有し、該時間
遅延回路の出力信号に基づいてゲートパルスの異常判定
を行なうことを特徴とする。
【０００９】更に本発明の電力変換器のゲートパルス異
常検出回路は、サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、三相ブリッジ接続された各相の上側
アーム及び下側アームを構成するスイッチング素子にそ
れぞれ、供給されるゲートパルスを検出するゲートパル
ス検出手段と、該ゲートパルス検出手段により検出され
る前記各相の上側アームに供給されるゲートパルスの論
理和をとる第１の論理和演算手段と、前記ゲートパルス
検出手段により検出される前記各相の下側アームに供給
されるゲートパルスの論理和をとる第２の論理和演算手
段と、前記第１、第２の論理和演算手段の出力信号の排
他的論理和をとる排他的論理和演算手段と、前記各相毎
に前記ゲートパルス検出手段により検出される前記各相
の上側アーム及び下側アームを構成するスイッチング素
子に供給されるゲートパルスの論理積をとる複数の論理
積演算手段と、該複数の論理積演算手段の出力信号の論
理和をとる第３の論理和演算手段とを有し、前記排他的
論理和演算手段及び第３の論理和演算手段の出力信号に
基づいてゲートパルスの異常判定を行なうことを特徴と
する。
常検出回路は、サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、三相ブリッジ接続された各相の上側
アーム及び下側アームを構成するスイッチング素子にそ
れぞれ、供給されるゲートパルスを検出するゲートパル
ス検出手段と、該ゲートパルス検出手段により検出され
る前記各相の上側アームに供給されるゲートパルスの論
理和をとる第１の論理和演算手段と、前記ゲートパルス
検出手段により検出される前記各相の下側アームに供給
されるゲートパルスの論理和をとる第２の論理和演算手
段と、前記第１、第２の論理和演算手段の出力信号の排
他的論理和をとる排他的論理和演算手段と、前記各相毎
に前記ゲートパルス検出手段により検出される前記各相
の上側アーム及び下側アームを構成するスイッチング素
子に供給されるゲートパルスの論理積をとる複数の論理
積演算手段と、該複数の論理積演算手段の出力信号の論
理和をとる第３の論理和演算手段とを有し、前記排他的
論理和演算手段及び第３の論理和演算手段の出力信号に
基づいてゲートパルスの異常判定を行なうことを特徴と
する。
【００１０】また本発明の電力変換器のゲートパルス異
常検出回路は、サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、三相ブリッジ接続された各相の上側
アーム及び下側アームを構成するスイッチング素子にそ
れぞれ、供給されるゲートパルスを検出するゲートパル
ス検出手段と、該ゲートパルス検出手段により検出され
る前記各相の上側アームに供給されるゲートパルスの論
理和をとる第１の論理和演算手段と、前記ゲートパルス
検出手段により検出される前記各相の下側アームに供給
されるゲートパルスの論理和をとる第２の論理和演算手
段と、前記第１、第２の論理和演算手段の出力信号の排
他的論理和をとる排他的論理和演算手段と、前記各相毎
に前記ゲートパルス検出手段により検出される前記各相
の上側アーム及び下側アームを構成するスイッチング素
子に供給されるゲートパルスの論理積をとる複数の論理
積演算手段と、該複数の論理積演算手段の出力信号の論
理和をとる第３の論理和演算手段と、前記排他的論理和
演算手段の出力部に接続される第１の時間遅延回路と、
前記第３の論理和演算手段の出力部に接続される第２の
時間遅延回路とを有し、第１、第２の時間遅延回路の出
力信号に基づいてゲートパルスの異常判定を行なうこと
を特徴とする。
常検出回路は、サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、三相ブリッジ接続された各相の上側
アーム及び下側アームを構成するスイッチング素子にそ
れぞれ、供給されるゲートパルスを検出するゲートパル
ス検出手段と、該ゲートパルス検出手段により検出され
る前記各相の上側アームに供給されるゲートパルスの論
理和をとる第１の論理和演算手段と、前記ゲートパルス
検出手段により検出される前記各相の下側アームに供給
されるゲートパルスの論理和をとる第２の論理和演算手
段と、前記第１、第２の論理和演算手段の出力信号の排
他的論理和をとる排他的論理和演算手段と、前記各相毎
に前記ゲートパルス検出手段により検出される前記各相
の上側アーム及び下側アームを構成するスイッチング素
子に供給されるゲートパルスの論理積をとる複数の論理
積演算手段と、該複数の論理積演算手段の出力信号の論
理和をとる第３の論理和演算手段と、前記排他的論理和
演算手段の出力部に接続される第１の時間遅延回路と、
前記第３の論理和演算手段の出力部に接続される第２の
時間遅延回路とを有し、第１、第２の時間遅延回路の出
力信号に基づいてゲートパルスの異常判定を行なうこと
を特徴とする。
【００１１】
【作用】上記構成の電力変換器のゲートパルス異常検出
回路においては、ゲートパルス検出手段により三相ブリ
ッジ接続された各相の上側アーム及び下側アームを構成
するスイッチング素子にそれぞれ、供給されるゲートパ
ルスが検出される。次いで第１の論理和演算手段により
ゲートパルス検出手段により検出される前記各相の上側
アームに供給されるゲートパルスの論理和がとられ、ま
た前記ゲートパルス検出手段により検出される前記各相
の下側アームに供給されるゲートパルスの論理和第２の
論理和演算手段がとられる。更に排他的論理和演算手段
により前記第１、第２の論理和演算手段の出力信号の排
他的論理和がとられ、この排他的論理和演算手段の出力
信号に基づいてゲートパルスの異常判定が行なわれる。
回路においては、ゲートパルス検出手段により三相ブリ
ッジ接続された各相の上側アーム及び下側アームを構成
するスイッチング素子にそれぞれ、供給されるゲートパ
ルスが検出される。次いで第１の論理和演算手段により
ゲートパルス検出手段により検出される前記各相の上側
アームに供給されるゲートパルスの論理和がとられ、ま
た前記ゲートパルス検出手段により検出される前記各相
の下側アームに供給されるゲートパルスの論理和第２の
論理和演算手段がとられる。更に排他的論理和演算手段
により前記第１、第２の論理和演算手段の出力信号の排
他的論理和がとられ、この排他的論理和演算手段の出力
信号に基づいてゲートパルスの異常判定が行なわれる。
【００１２】更に上記構成の電力変換器のゲートパルス
異常検出回路においては、ゲートパルス検出手段により
三相ブリッジ接続された各相の上側アーム及び下側アー
ムを構成するスイッチング素子にそれぞれ、供給される
ゲートパルスが検出される。次いで第１の論理和演算手
段によりゲートパルス検出手段により検出される前記各
相の上側アームに供給されるゲートパルスの論理和がと
られ、第２の論理和演算手段によりゲートパルス検出手
段により検出される前記各相の下側アームに供給される
ゲートパルスの論理和がとられる。更に排他的論理和演
算手段により前記第１、第２の論理和演算手段の出力信
号の排他的論理和がとられる。
異常検出回路においては、ゲートパルス検出手段により
三相ブリッジ接続された各相の上側アーム及び下側アー
ムを構成するスイッチング素子にそれぞれ、供給される
ゲートパルスが検出される。次いで第１の論理和演算手
段によりゲートパルス検出手段により検出される前記各
相の上側アームに供給されるゲートパルスの論理和がと
られ、第２の論理和演算手段によりゲートパルス検出手
段により検出される前記各相の下側アームに供給される
ゲートパルスの論理和がとられる。更に排他的論理和演
算手段により前記第１、第２の論理和演算手段の出力信
号の排他的論理和がとられる。
【００１３】一方、複数の論理積演算手段により前記各
相毎に前記ゲートパルス検出手段により検出される前記
各相の上側アーム及び下側アームを構成するスイッチン
グ素子に供給されるゲートパルスの論理積がとられる。
この複数の論理積演算手段の出力信号は第３の論理和演
算手段により論理和がとられる。そして前記排他的論理
和演算手段及び第３の論理和演算手段の出力信号に基づ
いてゲートパルスの異常判定が行なわれる。
相毎に前記ゲートパルス検出手段により検出される前記
各相の上側アーム及び下側アームを構成するスイッチン
グ素子に供給されるゲートパルスの論理積がとられる。
この複数の論理積演算手段の出力信号は第３の論理和演
算手段により論理和がとられる。そして前記排他的論理
和演算手段及び第３の論理和演算手段の出力信号に基づ
いてゲートパルスの異常判定が行なわれる。
【００１４】したがって、パルスアンプ等のゲートパル
ス形成部の異常を検出すると同時に、パルス移相器等の
点弧位相決定回路の異常も検出することができ、電力変
換器の各アームを構成するスイッチング素子に供給され
るゲートパルスの供給状態が異常であることに起因する
電源及び負荷の故障を未然に防止することができる。
ス形成部の異常を検出すると同時に、パルス移相器等の
点弧位相決定回路の異常も検出することができ、電力変
換器の各アームを構成するスイッチング素子に供給され
るゲートパルスの供給状態が異常であることに起因する
電源及び負荷の故障を未然に防止することができる。
【００１５】また上記構成の電力変換器のゲートパルス
異常検出回路においては、前記排他的論理和演算手段及
び第３の論理和演算手段の双方の出力部に設けられた時
間遅延回路の出力信号に基づいてゲートパルスの異常判
定が行なわれる。
異常検出回路においては、前記排他的論理和演算手段及
び第３の論理和演算手段の双方の出力部に設けられた時
間遅延回路の出力信号に基づいてゲートパルスの異常判
定が行なわれる。
【００１６】したがって、各ゲートパルスの出力タイミ
ングの僅かな誤差や急激な点弧位相変化に起因する誤動
作を防止することができる。
ングの僅かな誤差や急激な点弧位相変化に起因する誤動
作を防止することができる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図３には本発明が適用される電源システムの構成
が示されている。同図において、電源システムは電力変
換器用変圧器１と、負荷装置３に電力を供給する電力変
換器２と、電力変換器２の出力を制御する制御部４と、
電力変換器２に供給されるゲートパルスの供給状態の異
常を検出するパルス異常検出回路５とを有している。
する。図３には本発明が適用される電源システムの構成
が示されている。同図において、電源システムは電力変
換器用変圧器１と、負荷装置３に電力を供給する電力変
換器２と、電力変換器２の出力を制御する制御部４と、
電力変換器２に供給されるゲートパルスの供給状態の異
常を検出するパルス異常検出回路５とを有している。
【００１８】上記構成からなる電源システムは、電力変
換器用変圧器１から供給される交流電力を電力変換器２
により直流に変換し、負荷装置３に電力を供給する。こ
れと同時に制御部４においては検出された電力変換器２
の出力電圧、出力電流及び電流指令値に基づいて電力変
換器２の各アームを構成するスイッチング素子の点弧位
相角を決定し、上記各スイッチング素子に広幅のゲート
パルスを供給する。
換器用変圧器１から供給される交流電力を電力変換器２
により直流に変換し、負荷装置３に電力を供給する。こ
れと同時に制御部４においては検出された電力変換器２
の出力電圧、出力電流及び電流指令値に基づいて電力変
換器２の各アームを構成するスイッチング素子の点弧位
相角を決定し、上記各スイッチング素子に広幅のゲート
パルスを供給する。
【００１９】一方、電力変換器２にゲートパルスが正常
に供給されない場合には、パルス異常検出回路５により
電力変換器２の各スイッチング素子に供給されるゲート
パルスの供給状態の異常が検出される。
に供給されない場合には、パルス異常検出回路５により
電力変換器２の各スイッチング素子に供給されるゲート
パルスの供給状態の異常が検出される。
【００２０】次にゲートパルスの検出部の構成を図５に
示す。同図において、制御部４より供給されるゲートパ
ルスは、パルスアンプ６０、パルストランス６２、整流
回路７１を介して電力変換器２の各スイッチング素子に
供給される。ここでパルスアンプ６０、パルストランス
６２、整流回路７１は、電力変換器２に内蔵されてい
る。ゲートパルスの検出は、パルストランス６２の出力
端に設けられたホトカプラ６５で電気的に絶縁した状態
で検出するように構成されている。ホトカプラ６５のホ
トトランジスタ６５のエミッタ抵抗６６で検出されたゲ
ートパルスは後述する論理回路によりゲートパルスの供
給状態の異常が検出される。このホトカプラ６５及びホ
トトランジスタ６５のエミッタ抵抗６６は図３における
パルス異常検出回路５に含まれるものである。図５では
電力変換器２の１相の片側のアームのスイッチング素子
に供給されるゲートパルスを検出する回路についてしか
示されていないが、この回路（ゲートパルス検出部）は
電力変換器２の全てのスイッチング素子について設けら
れており、同一の構成であるので省略してある。
示す。同図において、制御部４より供給されるゲートパ
ルスは、パルスアンプ６０、パルストランス６２、整流
回路７１を介して電力変換器２の各スイッチング素子に
供給される。ここでパルスアンプ６０、パルストランス
６２、整流回路７１は、電力変換器２に内蔵されてい
る。ゲートパルスの検出は、パルストランス６２の出力
端に設けられたホトカプラ６５で電気的に絶縁した状態
で検出するように構成されている。ホトカプラ６５のホ
トトランジスタ６５のエミッタ抵抗６６で検出されたゲ
ートパルスは後述する論理回路によりゲートパルスの供
給状態の異常が検出される。このホトカプラ６５及びホ
トトランジスタ６５のエミッタ抵抗６６は図３における
パルス異常検出回路５に含まれるものである。図５では
電力変換器２の１相の片側のアームのスイッチング素子
に供給されるゲートパルスを検出する回路についてしか
示されていないが、この回路（ゲートパルス検出部）は
電力変換器２の全てのスイッチング素子について設けら
れており、同一の構成であるので省略してある。
【００２１】パルスアンプ６０の出力端には、動作を目
視できるように発光ダイオード６３が挿入されている
が、この場合に発光ダイオード６３に逆並列に保護ダイ
オードを挿入する必要がある。図５の回路構成ではこの
保護ダイオードの代わりにホトカプラ６５を設けたもの
である。
視できるように発光ダイオード６３が挿入されている
が、この場合に発光ダイオード６３に逆並列に保護ダイ
オードを挿入する必要がある。図５の回路構成ではこの
保護ダイオードの代わりにホトカプラ６５を設けたもの
である。
【００２２】電力変換器２の各相のアームを構成するス
イッチング素子にゲートパルスが正常に供給される場合
のゲートパルスのタイミングを図４に示す。同図から明
らかなように上記のすべてのスイッチング素子にゲート
パルスが正常に供給されていれば、常にＵｐ，Ｖｐ，Ｗ
ｐ相（Ｕ，Ｖ，Ｗ相の上側アーム）のいずれかの相に必
ずゲートパルスが供給されている。これはＵｎ，Ｖｎ，
Ｗｎ相についても同様である。
イッチング素子にゲートパルスが正常に供給される場合
のゲートパルスのタイミングを図４に示す。同図から明
らかなように上記のすべてのスイッチング素子にゲート
パルスが正常に供給されていれば、常にＵｐ，Ｖｐ，Ｗ
ｐ相（Ｕ，Ｖ，Ｗ相の上側アーム）のいずれかの相に必
ずゲートパルスが供給されている。これはＵｎ，Ｖｎ，
Ｗｎ相についても同様である。
【００２３】一方、Ｕｐ相とＵｎ相、Ｖｐ相とＶｎ相、
Ｗｐ相とＷｎ相にはそれぞれ、同時にゲートパルスが供
給されることがない。以上の事実に着目して構成された
本発明に係る電力変換器のゲートパルス異常検出回路の
一実施例の構成を図１に示す。 同図において、ゲート
パルス異常検出回路は、ゲートパルス検出部により検出
された電力変換器２のＵｐ，Ｖｐ，Ｗｐ相のスイッチン
グ素子に供給されるゲートパルスの論理和をとる論理和
回路１０と、ゲートパルス検出部により検出された電力
変換器２のＵｎ，Ｖｎ，Ｗｎ相のスイッチング素子に供
給されるゲートパルスの論理和をとる論理和回路１２
と、論理和回路１０、１２の出力信号の排他的論理和を
とる排他的論理和回路１４とを有している。論理和回路
１０、１２と、排他的論理和回路１４によりゲートパル
ス欠相、すなわちゲートパルスがいずれかの相に供給さ
れていない状態（本来、供給されるべきタイミングで）
が検出されると、故障信号が出力される。
Ｗｐ相とＷｎ相にはそれぞれ、同時にゲートパルスが供
給されることがない。以上の事実に着目して構成された
本発明に係る電力変換器のゲートパルス異常検出回路の
一実施例の構成を図１に示す。 同図において、ゲート
パルス異常検出回路は、ゲートパルス検出部により検出
された電力変換器２のＵｐ，Ｖｐ，Ｗｐ相のスイッチン
グ素子に供給されるゲートパルスの論理和をとる論理和
回路１０と、ゲートパルス検出部により検出された電力
変換器２のＵｎ，Ｖｎ，Ｗｎ相のスイッチング素子に供
給されるゲートパルスの論理和をとる論理和回路１２
と、論理和回路１０、１２の出力信号の排他的論理和を
とる排他的論理和回路１４とを有している。論理和回路
１０、１２と、排他的論理和回路１４によりゲートパル
ス欠相、すなわちゲートパルスがいずれかの相に供給さ
れていない状態（本来、供給されるべきタイミングで）
が検出されると、故障信号が出力される。
【００２４】上記構成で電源装置が運転中に論理和回路
１０、１２の出力信号が例えば、ローレベルになった状
態を故障信号として出力するようにすると、電源装置が
運転されていない場合にも故障信号が出力されてしま
い、不都合である。そこで排他的論理和回路１４の出力
がハイレベルになった場合、すなわち、論理和回路１０
と論理和回路１２の出力信号が不一致の場合にゲートパ
ルス欠相の故障信号を出力することによりゲートパルス
欠相の異常検出を確実に行なうことができる。
１０、１２の出力信号が例えば、ローレベルになった状
態を故障信号として出力するようにすると、電源装置が
運転されていない場合にも故障信号が出力されてしま
い、不都合である。そこで排他的論理和回路１４の出力
がハイレベルになった場合、すなわち、論理和回路１０
と論理和回路１２の出力信号が不一致の場合にゲートパ
ルス欠相の故障信号を出力することによりゲートパルス
欠相の異常検出を確実に行なうことができる。
【００２５】またゲートパルス異常検出回路は、ゲート
パルス検出部により検出された電力変換器２のＵｐ相と
Ｕｎ相、Ｖｐ相とＶｎ相、Ｗｐ相とＷｎ相の論理積をと
る論理積回路１６、１８、２０と、論理積回路１６、１
８、２０の各出力信号の論理和をとる論理和回路２２と
を有している。論理和回路２２の出力信号は、ゲートパ
ルスが正常に電力変換器２の各スイッチング素子に供給
されている場合にはローレベルとなるが、制御部４によ
るゲートパルスの出力指令がないにもかかわらず、ゲー
トパルスが電力変換器２のいずれかのスイッチング素子
に供給された場合にはハイレベルとなる。このように論
理積回路１６、１８、２０と、論理和回路２２とにより
制御部４によるゲートパルスの出力指令がないにもかか
わらず、ゲートパルスが電力変換器２のいずれかのスイ
ッチング素子に供給された場合のゲートパルスの異常が
検出される。
パルス検出部により検出された電力変換器２のＵｐ相と
Ｕｎ相、Ｖｐ相とＶｎ相、Ｗｐ相とＷｎ相の論理積をと
る論理積回路１６、１８、２０と、論理積回路１６、１
８、２０の各出力信号の論理和をとる論理和回路２２と
を有している。論理和回路２２の出力信号は、ゲートパ
ルスが正常に電力変換器２の各スイッチング素子に供給
されている場合にはローレベルとなるが、制御部４によ
るゲートパルスの出力指令がないにもかかわらず、ゲー
トパルスが電力変換器２のいずれかのスイッチング素子
に供給された場合にはハイレベルとなる。このように論
理積回路１６、１８、２０と、論理和回路２２とにより
制御部４によるゲートパルスの出力指令がないにもかか
わらず、ゲートパルスが電力変換器２のいずれかのスイ
ッチング素子に供給された場合のゲートパルスの異常が
検出される。
【００２６】このように本実施例によれば、パルスアン
プ等のゲートパルス生成部の異常、すなわち、ゲートパ
ルス欠相を検出すると共に、自動パルス移相器等の電力
変換器を構成するスイッチング素子の点弧位相決定回路
の異常も検出することができ、それ故、ゲートパルス異
常に起因する電源及び負荷の故障を未然に防止すること
ができる。
プ等のゲートパルス生成部の異常、すなわち、ゲートパ
ルス欠相を検出すると共に、自動パルス移相器等の電力
変換器を構成するスイッチング素子の点弧位相決定回路
の異常も検出することができ、それ故、ゲートパルス異
常に起因する電源及び負荷の故障を未然に防止すること
ができる。
【００２７】次に本発明に係る電力変換器のゲートパル
ス異常検出回路の他の実施例の構成を図２に示す。本実
施例が図１に示した実施例と構成上、異なるのは、図１
に示したゲートパルス異常検出回路における排他的論理
和回路１４及び論理和回路２２にそれぞれ、時間遅延回
路３０、４０を付加した点であり、他の構成は全く同様
である。
ス異常検出回路の他の実施例の構成を図２に示す。本実
施例が図１に示した実施例と構成上、異なるのは、図１
に示したゲートパルス異常検出回路における排他的論理
和回路１４及び論理和回路２２にそれぞれ、時間遅延回
路３０、４０を付加した点であり、他の構成は全く同様
である。
【００２８】本実施例によれば、ゲートパルス欠相検出
において、各ゲートパルスの出力タイミングの僅かな誤
差により論理和回路１０、１２の出力信号にスリットが
でき、ゲートパルス異常検出回路が誤動作するのを、時
間遅延回路３０によりゲートパルスの検出タイミングを
遅延させることにより防止することができる。
において、各ゲートパルスの出力タイミングの僅かな誤
差により論理和回路１０、１２の出力信号にスリットが
でき、ゲートパルス異常検出回路が誤動作するのを、時
間遅延回路３０によりゲートパルスの検出タイミングを
遅延させることにより防止することができる。
【００２９】また制御部４によるゲートパルスの出力指
令がないにもかかわらず、ゲートパルスが電力変換器２
のいずれかのスイッチング素子に供給された場合のゲー
トパルスの異常の検出については点弧位相が急激に進ん
だ場合にゲートパルス異常検出回路が誤動作するのを時
間遅延回路４０でゲートパルスの検出タイミングを遅延
させることにより防止することができる。
令がないにもかかわらず、ゲートパルスが電力変換器２
のいずれかのスイッチング素子に供給された場合のゲー
トパルスの異常の検出については点弧位相が急激に進ん
だ場合にゲートパルス異常検出回路が誤動作するのを時
間遅延回路４０でゲートパルスの検出タイミングを遅延
させることにより防止することができる。
【００３０】このように本実施例によれば各ゲートパル
スの僅かな誤差や急激な点弧位相変化に起因する誤動作
の防止を図ったゲートパルス異常検出回路を実現でき
る。
スの僅かな誤差や急激な点弧位相変化に起因する誤動作
の防止を図ったゲートパルス異常検出回路を実現でき
る。
【００３１】ゲートパルス検出部の他の実施例を図６に
示す。本実施例が図５に示す実施例と構成上、異なるの
は、パルストランス１２の１次側に設けられた検出巻線
６２ｍと、検出巻線６２ｍの出力信号を整流する整流回
路６７と、整流回路６７の出力信号を検出するトランジ
スタ６８と抵抗６９とからなるエミッタフォロアとを設
けた点である。
示す。本実施例が図５に示す実施例と構成上、異なるの
は、パルストランス１２の１次側に設けられた検出巻線
６２ｍと、検出巻線６２ｍの出力信号を整流する整流回
路６７と、整流回路６７の出力信号を検出するトランジ
スタ６８と抵抗６９とからなるエミッタフォロアとを設
けた点である。
【００３２】ゲートパルス検出部の他の実施例を図７に
示す。本実施例が図５に示す実施例と構成上、異なるの
は、パルストランス６２の出力信号を整流回路７１によ
り全波整流した後の実際に電力変換器２のサイリスタ７
２に流れる電流によりフォトカプラ７４を駆動し、ゲー
トパルスを検出するように構成した点である。
示す。本実施例が図５に示す実施例と構成上、異なるの
は、パルストランス６２の出力信号を整流回路７１によ
り全波整流した後の実際に電力変換器２のサイリスタ７
２に流れる電流によりフォトカプラ７４を駆動し、ゲー
トパルスを検出するように構成した点である。
【００３３】本実施例によれば、パルスアンプ６０にロ
イヤー発振器を使用したとしても、ゲートパルス異常検
出回路に入力されるゲートパルスにはスリットがほとん
ど無く、ゲートパルスの供給状態の異常検出をより正確
に行なうことができる。
イヤー発振器を使用したとしても、ゲートパルス異常検
出回路に入力されるゲートパルスにはスリットがほとん
ど無く、ゲートパルスの供給状態の異常検出をより正確
に行なうことができる。
【００３４】また本実施例ではパルストランス６０や整
流回路７１の動作が異常状態になった場合にも異常信号
を出力するので、より確実に電源保護を行なうことがで
きる。
流回路７１の動作が異常状態になった場合にも異常信号
を出力するので、より確実に電源保護を行なうことがで
きる。
【００３５】
【発明の効果】以上に説明したように、本発明の電力変
換器のゲートパルス異常検出回路によれば、ゲートパル
ス検出手段により検出される電力変換器の各相の上側ア
ームに供給されるゲートパルスの論理和をとる第１の論
理和演算手段と、ゲートパルス検出手段により検出され
る前記各相の下側アームに供給されるゲートパルスの論
理和をとる第２の論理和演算手段と、前記第１、第２の
論理和演算手段の出力信号の排他的論理和をとる排他的
論理和演算手段と、前記各相毎に前記ゲートパルス検出
手段により検出される前記各相の上側アーム及び下側ア
ームを構成するスイッチング素子に供給されるゲートパ
ルス論理積をとる複数の論理積演算手段と、該複数の論
理積演算手段の出力信号の論理和をとる第３の論理和演
算手段とを有し、前記排他的論理和演算手段及び第３の
論理和演算手段の出力信号に基づいてゲートパルスの異
常判定を行なうように構成したので、ゲートパルスの電
力変換器の各アームを構成するスイッチング素子への供
給状態の異常を確実に検出することができ、それ故ゲー
トパルスの供給異常に起因する電源及び負荷の故障を未
然に防止することができる。
換器のゲートパルス異常検出回路によれば、ゲートパル
ス検出手段により検出される電力変換器の各相の上側ア
ームに供給されるゲートパルスの論理和をとる第１の論
理和演算手段と、ゲートパルス検出手段により検出され
る前記各相の下側アームに供給されるゲートパルスの論
理和をとる第２の論理和演算手段と、前記第１、第２の
論理和演算手段の出力信号の排他的論理和をとる排他的
論理和演算手段と、前記各相毎に前記ゲートパルス検出
手段により検出される前記各相の上側アーム及び下側ア
ームを構成するスイッチング素子に供給されるゲートパ
ルス論理積をとる複数の論理積演算手段と、該複数の論
理積演算手段の出力信号の論理和をとる第３の論理和演
算手段とを有し、前記排他的論理和演算手段及び第３の
論理和演算手段の出力信号に基づいてゲートパルスの異
常判定を行なうように構成したので、ゲートパルスの電
力変換器の各アームを構成するスイッチング素子への供
給状態の異常を確実に検出することができ、それ故ゲー
トパルスの供給異常に起因する電源及び負荷の故障を未
然に防止することができる。
【図１】本発明に係る電力変換器のゲートパルス異常検
出回路の一実施例の構成を示す回路図である。
出回路の一実施例の構成を示す回路図である。
【図２】本発明に係る電力変換器のゲートパルス異常検
出回路の他の実施例の構成を示す回路図である。
出回路の他の実施例の構成を示す回路図である。
【図３】本発明が適用される電源システムの構成を示す
ブロック図である。
ブロック図である。
【図４】電力変換器の各相のアームを構成するスイッチ
ング素子にゲートパルスが正常に供給される場合のゲー
トパルスのタイミングを示すタイミングチャートであ
る。
ング素子にゲートパルスが正常に供給される場合のゲー
トパルスのタイミングを示すタイミングチャートであ
る。
【図５】本発明に係る電力変換器のゲートパルス異常検
出回路のゲートパルス入力部の一実施例の構成を示す回
路図である。
出回路のゲートパルス入力部の一実施例の構成を示す回
路図である。
【図６】本発明に係る電力変換器のゲートパルス異常検
出回路のゲートパルス入力部の他の実施例の構成を示す
回路図である。
出回路のゲートパルス入力部の他の実施例の構成を示す
回路図である。
【図７】本発明に係る電力変換器のゲートパルス異常検
出回路のゲートパルス入力部の他の実施例の構成を示す
回路図である。
出回路のゲートパルス入力部の他の実施例の構成を示す
回路図である。
１ 電力変換器用変圧器 ２ 電力変換器 ３ 負荷装置 ４ 制御部 ５ パルス異常検出回路 １０ 論理和回路 １２ 論理和回路 １４ 排他的論理和回路 １６ 論理積回路 １８ 論理積回路 ２０ 論理積回路 ２２ 論理和回路 ３０ 時間遅延回路 ４０ 時間遅延回路 ６０ パルスアンプ ６１ ホトカプラ ６２ パルストランス ７１ 整流回路 ７２ サイリスタ
Claims (4)
- 【請求項１】 サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、 三相ブリッジ接続された各相の上側アーム及び下側アー
ムを構成するスイッチング素子にそれぞれ、供給される
ゲートパルスを検出するゲートパルス検出手段と、 該ゲートパルス検出手段により検出される前記各相の上
側アームに供給されるゲートパルスの論理和をとる第１
の論理和演算手段と、 前記ゲートパルス検出手段により検出される前記各相の
下側アームに供給されるゲートパルスの論理和をとる第
２の論理和演算手段と、 前記第１、第２の論理和演算手段の出力信号の排他的論
理和をとる排他的論理和演算手段とを有し、該排他的論
理和演算手段の出力信号に基づいてゲートパルスの異常
判定を行なうことを特徴とする電力変換器の異常検出回
路。 - 【請求項２】 サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、 三相ブリッジ接続された各相の上側アーム及び下側アー
ムを構成するスイッチング素子にそれぞれ、供給される
ゲートパルスを検出するゲートパルス検出手段と、 該ゲートパルス検出手段により検出される前記各相の上
側アームに供給されるゲートパルスの論理和をとる第１
の論理和演算手段と、 前記ゲートパルス検出手段により検出される前記各相の
下側アームに供給されるゲートパルスの論理和をとる第
２の論理和演算手段と、 前記第１、第２の論理和演算手段の出力信号の排他的論
理和をとる排他的論理和演算手段と、 該排他的論理和演算手段の出力部に接続される時間遅延
回路とを有し、該時間遅延回路の出力信号に基づいてゲ
ートパルスの異常判定を行なうことを特徴とする電力変
換器の異常検出回路。 - 【請求項３】 サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、 三相ブリッジ接続された各相の上側アーム及び下側アー
ムを構成するスイッチング素子にそれぞれ、供給される
ゲートパルスを検出するゲートパルス検出手段と、 該ゲートパルス検出手段により検出される前記各相の上
側アームに供給されるゲートパルスの論理和をとる第１
の論理和演算手段と、 前記ゲートパルス検出手段により検出される前記各相の
下側アームに供給されるゲートパルスの論理和をとる第
２の論理和演算手段と、 前記第１、第２の論理和演算手段の出力信号の排他的論
理和をとる排他的論理和演算手段と、 前記各相毎に前記ゲートパルス検出手段により検出され
る前記各相の上側アーム及び下側アームを構成するスイ
ッチング素子に供給されるゲートパルスの論理積をとる
複数の論理積演算手段と、 該複数の論理積演算手段の出力信号の論理和をとる第３
の論理和演算手段とを有し、前記排他的論理和演算手段
及び第３の論理和演算手段の出力信号に基づいてゲート
パルスの異常判定を行なうことを特徴とする電力変換器
の異常検出回路。 - 【請求項４】 サイリスタ等のスイッチング素子が三相
ブリッジ接続されてなる電力変換器のゲートパルス異常
検出回路において、 三相ブリッジ接続された各相の上側アーム及び下側アー
ムを構成するスイッチング素子にそれぞれ、供給される
ゲートパルスを検出するゲートパルス検出手段と、 該ゲートパルス検出手段により検出される前記各相の上
側アームに供給されるゲートパルスの論理和をとる第１
の論理和演算手段と、 前記ゲートパルス検出手段により検出される前記各相の
下側アームに供給されるゲートパルスの論理和をとる第
２の論理和演算手段と、 前記第１、第２の論理和演算手段の出力信号の排他的論
理和をとる排他的論理和演算手段と、 前記各相毎に前記ゲートパルス検出手段により検出され
る前記各相の上側アーム及び下側アームを構成するスイ
ッチング素子に供給されるゲートパルスの論理積をとる
複数の論理積演算手段と、 該複数の論理積演算手段の出力信号の論理和をとる第３
の論理和演算手段と、 前記排他的論理和演算手段の出力部に接続される第１の
時間遅延回路と、 前記第３の論理和演算手段の出力部に接続される第２の
時間遅延回路とを有し、第１、第２の時間遅延回路の出
力信号に基づいてゲートパルスの異常判定を行なうこと
を特徴とする電力変換器の異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341061A JP2829684B2 (ja) | 1991-12-24 | 1991-12-24 | 電力変換器のゲートパルス異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341061A JP2829684B2 (ja) | 1991-12-24 | 1991-12-24 | 電力変換器のゲートパルス異常検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276735A JPH05276735A (ja) | 1993-10-22 |
| JP2829684B2 true JP2829684B2 (ja) | 1998-11-25 |
Family
ID=18342883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341061A Expired - Fee Related JP2829684B2 (ja) | 1991-12-24 | 1991-12-24 | 電力変換器のゲートパルス異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829684B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101277868B1 (ko) * | 2011-11-08 | 2013-06-21 | 주식회사 포스코아이씨티 | 인버터 제어장치 및 제어방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185496U (ja) * | 1986-05-15 | 1987-11-25 |
-
1991
- 1991-12-24 JP JP3341061A patent/JP2829684B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05276735A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |